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DE4305119C2 - MOS-Speichereinrichtung zur seriellen Informationsverarbeitung - Google Patents

MOS-Speichereinrichtung zur seriellen Informationsverarbeitung

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DE4305119C2
DE4305119C2 DE4305119A DE4305119A DE4305119C2 DE 4305119 C2 DE4305119 C2 DE 4305119C2 DE 4305119 A DE4305119 A DE 4305119A DE 4305119 A DE4305119 A DE 4305119A DE 4305119 C2 DE4305119 C2 DE 4305119C2
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Ernst Ing Grad Lingstaedt
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Microchip Technology Munich GmbH
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Eurosil Electronic GmbH
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Description

Die Erfindung betrifft eine MOS-Speichereinrichtung zur seriellen Informationsverarbeitung gemäß dem Oberbe­ griff des Patentanspruches 1.
Die Fig. 1 zeigt eine solche bekannte MOS-Speicherein­ richtung zur seriellen Informationsverarbeitung, die eine Schieberegisterzelle darstellt, in die Daten über eine EEPROM-Zelle eingelesen werden können. Diese Schieberegisterstufe besteht in bekannter Weise aus zwei Transferelementen TG1 und TG2 sowie aus zwei In­ verterstufen INV1 und INV2, die gemäß der Fig. 1 in Reihe geschaltet sind, wobei der Eingang IN des ersten Transferelementes TG1 den Dateneingang und der Ausgang OUT der zweiten Inverterstufe INV2 den Datenausgang darstellt. Ein weiteres Transferelement TG3 dient zur Rückkopplung des Datenausganges auf den das erste Transferelement TG1 mit der ersten Inverterstufe INV1 verbindenden Schaltungsknoten K1. Hierdurch werden die in diesen Schaltungsknoten K1 eingetakteten oder einge­ lesenen Daten gehalten. Die Transferelemente TG1 bis TG3 sind als CMOS-Transmissionsgatter aufgebaut, die Inverterstufen INV1 und INV2 in bekannter Weise als CMOS-Inverter. Das erste und zweite Transmissionsgatter TG1 und TG2 werden mit Hilfe der Taktsignale CLOCK und CLOCKB gegensinnig angesteuert, während das dritte Transmissionsgatter TG3 mittels den Taktsignalen HOLD und HOLDB angesteuert wird.
Der Schaltungsknoten K1 ist mit einer EEPROM-Zelle ver­ bunden, die mit einem n-Kanal-Floating-Gate-Transistor EE1 und einem zugehörigen n-Kanal-READ-Transistor N1 aufgebaut ist. Ferner ist dieser Schaltungsknoten K1 über einen p-Kanal-Transistor P1 an das Bezugspotential VDD angeschlossen. Die Betriebsspannungsquelle VSS ver­ sorgt sowohl den Source- und Substrat-Anschluß des READ-Transistors N1 und den Substrat-Anschluß des Floa­ ting-Gate-Transistors EE1 als auch die Transmissions­ gatter TG1 bis TG3 und die Inverterstufen INV1 und INV2. Die Gate-Elektrode des READ-Transistors N1 als auch des Floating-Gate-Transistors EE1 sind nach außen geführt, wobei zum Auslesen der Information aus der EEPROM-Zelle der Gate-Elektrode dieses READ-Transistors N1 ein READ-Signal zugeführt wird.
Die Schieberegisterstufe mit EEPROM-Zelle nach Fig. 1 kann zum Aufbau eines Schieberegisters mit n-Zellen verwendet werden, bei dem die Daten seriell ins Schie­ beregister eingegeben werden. Zur Erzeugung der Pro­ grammierspannung für die EEPROM-Zellen ist ein HV (High Voltage)-Generator vorgesehen, der mit dem Schieberegi­ ster auf einem integrierten Schaltkreis (IC) integriert ist. Diese Programmierspannung wird über die Steuer­ eingänge den EEPROM-Zellen zugeführt, die ansonsten die logischen Pegel führen.
Im folgenden soll die Funktionsweise eines solchen Schieberegisters, nämlich das Auslesen der Daten aus der EEPROM-Zelle in eine Schieberegisterstufe anhand der Fig. 1 im Zusammenhang mit einem möglichen Ausle­ seschema nach Fig. 2 erläutert werden, wobei der Aus­ lesevorgang mit dem dort dargestellten internen Takt CLK erfolgt, während der Systemtakt CLOCK bzw. CLOCKB auf der logischen "0" bzw. der logischen "1" liegt, so daß das Transmissionsgatter TG1 während des gesamten Auslesevorganges gesperrt bleibt. Im Betrieb arbeitet diese Schaltung nach Fig. 1 mit Logikpegeln von 0/- 5 V, wobei der Wert 0 V die logische "1" (H-Pegel) und der Wert -5 V die logische "0" (L-Pegel) darstellt. Zum Auslesen der Information aus der EEPROM-Zelle wird zu­ nächst ein SET-Signal nach Fig. 2 gesetzt, das den Transistor P1 leitend schaltet, mit der Folge, daß der Schaltungsknoten K1 auf dem logischen Pegel "1" liegt. Anschließend wird zur Erzeugung eines Aus­ lesereferenzstromes der p-Kanal-Transistor P1 mit einem Zwischenpegel (in Fig. 2 nicht dargestellt) des SET- Signals leitend gesteuert. Daraufhin steuert ein READ- Impuls den READ-Transistor N1 leitend. Je nachdem, ob der Floating-Gate-Transistor EE1 mit einer logischen "1" programmiert ist (entspricht also einer positiven Schwellwertspannung) oder mit einer logischen "0" (entspricht einer negativen Schwellwertspannung), sperrt oder leitet dieser Floating-Gate-Transistor EE1. Bleibt dieser Floating-Gate-Transistor EE1 gesperrt, bleibt der Schaltungsknoten K1 auf dem Pegel der logi­ schen "1", während im anderen Fall, also bei leitendem Floating-Gate-Transistor EE1 der Schaltungsknoten K1 auf den Pegel der Betriebsspannung VSS, also auf den Pegel der logischen "0" gezogen wird. Nachfolgend wird der an dem Schaltungsknoten K1 ausgelesene logische Pe­ gel durch das HOLD- bzw. HOLDB-Signal mittels des Transmissionsgatters TG3 wieder auf den Schal­ tungsknoten K1 rückgekoppelt und damit die Information im Schieberegister gespeichert.
Da sämtliche EEPROM-Gate-Elektroden einer solchen Schieberegisterzelle auf gleichem Potential liegen, be­ steht der Nachteil, daß zur vollständigen Programmie­ rung zwei Programmierzyklen erforderlich sind. Im er­ sten Programmierzyklus werden alle EEPROM-Gate-Elektro­ den auf den Pegel der logischen "1", also auf 0 V ge­ legt und gleichzeitig wird die Eingangsspannung VSS auf die mit einem HV-Generator erzeugte Programmierspannung von -18 V gezogen. Dies hat zur Folge, daß alle Floa­ ting-Gate-Transistoren EE1, deren Drain auf -18 V lie­ gen, geschrieben, also mit einer logischen "1" program­ miert werden. In einem zweiten Programmierzyklus werden alle EEPROM-Gate-Elektroden mit der Programmierspannung von -18 V versorgt. Nun werden alle Floating-Gate-Tran­ sistoren, deren Drain-Elektrode auf dem Pegel der logi­ schen "1" liegen, also auf 0 V, gelöscht.
Nun gibt es Anwendungen, die nur eine geringe Lei­ stungsaufnahme aus der Betriebsspannungsversorgung zu­ lassen. So kann beispielsweise eine externe Kapazität, die vorher möglicherweise lediglich von einer Solar­ zelle aufgeladen werden konnte, als Betriebsspannungs­ versorgung für ein solches EEPROM-IC dienen.
Die Leistungsaufnahme hängt unter anderem von der Pro­ grammierzeit und dem erforderlichen Strom für die Pro­ grammierung ab. Insbesondere steigt die erforderliche Ladungsmenge, wenn für die Programmierung aller EEPROM- Zellen mehrere Programmierschritte erforderlich sind.
Der Vollständigkeit halber sei auf die US 5168 463 verwiesen, die ein Schieberegister beschreibt, deren einzelne Stufen aus zwei antiparallel geschalteten Invertern sowie einer nichtflüchtigen Speicherzelle aufgebaut sind. In einem Notfall, beispielsweise bei einem Ausfall der Energieversorgung, wird der Inhalt der Schieberegisterzelle in die nichtflüchtige Speicherzelle ausgelesen und dort gespeichert.
Die Aufgabe der Erfindung besteht darin, eine MOS-Spei­ chereinrichtung der eingangs genannten Art anzugeben, die eine Programmierung in einem einzigen Zyklus zu­ läßt.
Diese Aufgabe wird durch das kennzeichnende Merkmal des Patentanspruches 1 gelöst. Hiernach wird die Gate-Elek­ trode des Floating-Gate-Transistors der EEPROM-Zelle an den Ausgang der ersten Inverterstufe angeschlossen. Hierdurch wird der an der Drain-Elektrode des Floating- Gate-Transistors liegende logische Pegel invertierend auf dessen Gate-Elektrode geführt. Somit werden während eines einzigen Programmierzyklus' gleichzeitig die EEPROM-Zellen geschrieben, deren Drain-Elektroden nach vorherigem Eintakten auf dem Pegel der logischen "0" liegen, während diejenigen EEPROM-Zellen, deren Drain- Elektrode auf dem Pegel der logischen "1" liegen, ge­ löscht werden. Diese erfindungsgemäße MOS-Speicherein­ richtung reduziert die Gesamtprogrammierzeit als auch den Gesamtprogrammierstrom im Vergleich zum Stand der Technik auf die Hälfte.
Bei einer vorteilhaften Weiterbildung der erfindungsge­ mäßen MOS-Speichereinrichtung sind eine erste und zwei­ te Versorgungsspannung vorgesehen, wobei die erste Ver­ sorgungsspannung einerseits der Source- und dem Sub­ strat-Anschluß des READ-Transistors und andererseits dem Substrat-Anschluß des Floating-Gate-Transistors der EEPROM-Zelle angelegt wird und die zweite Versorgungs­ teilspannung die Transmissionsgatter als auch die bei­ den Inverterstufen versorgt. Hierdurch kann eine varia­ ble Spannungsdifferenz zwischen der Gate- und Source- Elektrode des Floating-Gate-Transistors angelegt wer­ den, so daß die Bestimmung der Verschiebung der Schwellwertspannung der EEPROM-Zelle möglich wird, um einen bestimmten Wert der Schwellwertverschiebung und damit eine vorgegebene Datenerhaltungszeit zu garantie­ ren.
Weiterhin kann gemäß einer bevorzugten Ausführungsform der Erfindung der das HOLDB-Signal umsetzende P-MOS- Transistor des dritten Transferelementes zur Erzeugung eines Auslesereferenzstromes verwendet werden. Dies führt zu dem Vorteil, daß nur für drei Takte ein strom­ minimaler Gleichstrompfad zur Erzeugung des HOLDB- Signals benötigt wird. Ansonsten finden im gesamten EEPROM-IC während des Auslesens nur Umladevorgänge statt.
Schließlich kann in einer weiteren vorteilhaften Wei­ terbildung der erfindungsgemäßen MOS-Speichereinrich­ tung diese zum Aufbau eines Schieberegisters mit n-Zel­ len verwendet werden, wobei die n-te Zelle über eine Inverterstufe mit der ersten Zelle rückgekoppelt ist. Dies führt in vorteilhafter Weise dazu, daß im Standby- Modus sowohl alle geschriebenen EEPROM-Zellen extern weiter schwach geschrieben als auch alle gelöschten EEPROM-Zellen extern weiter schwach gelöscht werden. Diese Maßnahme eliminiert das Problem der Datenerhal­ tung von EEPROM-Zellen.
Im folgenden soll die Erfindung anhand von Ausführungs­ beispielen im Zusammenhang mit den Figuren dargestellt und erläutert werden. Es zeigt
Fig. 1 eine bekannte MOS-Schieberegisterstufe mit einer EEPROM-Zelle,
Fig. 2 ein Ausleseschema zur Erläuterung der Funkti­ onsweise der Speichereinrichtung nach Fig. 1,
Fig. 3 eine MOS-Schieberegisterstufe mit EEPROM-Zel­ le gemäß der Erfindung,
Fig. 4 ein weiteres Ausführungsbeispiel der erfin­ dungsgemäßen Speichereinrichtung und
Fig. 5 ein Schieberegister gemäß der Erfindung.
In den Figuren sind einander funktionell entsprechende Bauelemente mit den gleichen Bezugszeichen versehen.
Die erfindungsgemäße Schaltung nach Fig. 3 unterschei­ det sich von derjenigen bekannten Schaltung nach Fig. 1 lediglich durch die Verbindung der Gate-Elektrode des Floating-Gate-Transistors EE2 mit dem Ausgang der er­ sten Inverterstufe INV1. Die folgenden Erläuterungen beziehen sich daher lediglich auf die durch diesen Un­ terschied beruhenden funktionellen Folgen. Durch diese Inverterstufe INV1 werden die an der Drain-Elektrode des Floating-Gate-Transistors EE1 liegenden logischen Pegel invertierend auf die Gate-Elektrode des Floating- Gate-Transistors EE1 geschaltet. Zum Schreiben der EEPROM-Zelle wird der Pegel der logischen "0" auf den Wert der Programmierspannung von -18 V gezogen. Liegt nun der Schaltungsknoten K1, also die Drain-Elektrode des Floating-Gate-Transistors EE1 auf diesem Pegel der Programmierspannung, liegt an dessen Gate-Elektrode der Pegel der logischen "1", also 0 V an. Liegt dagegen der Schaltungsknoten K1, also die Drain-Elektrode auf dem Pegel der logischen "1", also auf 0 V, wird dessen Gate-Elektrode der Pegel der Programmierspannung von -18 V zugeführt. Dies bedeutet jedoch, daß die EEPROM- Zelle gelöscht wird. Somit werden während eines einzi­ gen Programmierzyklus′ gleichzeitig diejenigen EEPROM- Zellen geschrieben, deren Drain-Elektrode nach vorheri­ gem Eintakten auf dem Pegel der logischen "0" liegt, während diejenigen EEPROM-Zellen, deren Drain-Elektroden auf dem Pegel der logischen "1" liegen, gelöscht wer­ den. Hierdurch wird die Gesamtprogrammierzeit als auch der erforderliche Gesamtprogrammierstrom im Vergleich zu der Schaltung nach Fig. 1 auf die Hälfte reduziert. Bei dieser Schaltung wird der Auslesereferenzstrom nicht mittels des Transistors P1 wie bei der Schaltung nach Fig. 1 erzeugt, sondern mit dem p-Kanal-Tran­ sistor des Transmissionsgatters TG3, der hierzu mit dem einen Zwischenpegel gemäß der Fig. 2 aufweisenden HOLDB-Signal gesteuert wird.
Ein Nachteil der Schieberegisterstufe nach Fig. 3 be­ steht darin, daß es nicht möglich ist, den Wert der Schwellwertverschiebung festzustellen. Es muß eine be­ stimmte Schwellwertverschiebung gewährleistet sein, um eine vorgegebene Datenerhaltungszeit zu garantieren. Hierzu wird die Versorgungsspannung VSS, wie sie in der Schaltung nach Fig. 3 vorgesehen ist, gemäß Fig. 4 in zwei Versorgungsspannungen VSS1 und VSS2 aufgeteilt. Die erste Versorgungsspannung VSS1 wird sowohl dem Source- und dem Substrat-Anschluß des READ-Transistors N1 als auch dem Substrat-Anschluß des Floating-Gate- Transistors EE1 zugeführt. Dagegen versorgt die zweite Versorgungsspannung VSS2 die Transmissionsgatter TG1 bis TG3 sowie die beiden Inverterstufen INV1 und INV2. Die Funktionsweise entspricht im wesentlichen derjeni­ gen der Schaltung nach Fig. 3 mit der Maßgabe, daß zur Programmierung als auch für die Lesefunktion die beiden Versorgungsspannungen VSS1 und VSS2 auf gleichem Poten­ tial liegen. Dabei bleibt der Vorteil der Programmie­ rung in einem einzigen Programmierzyklus erhalten.
Zur Bestimmung des Schwellwertes der EEPROM-Zelle wer­ den die beiden Versorgungsspannungen VSS1 und VSS2 auf unterschiedliche Spannungspegel gesetzt, so daß deren Spannungsdifferenz als Gate-Source-Spannung an den Floating-Gate-Transistor EE1 der EEPROM-Zelle angelegt werden kann.
Die Ermittlung der Werte der Schwellwertverschiebungen der EEPROM-Zellen eines mit der Schieberegisterstufe nach Fig. 4 aufgebauten Schieberegisters wird folgen­ dermaßen durchgeführt.
In einem ersten Schritt wird in bekannter Weise eine logische "1" in die EEPROM-Zelle geschrieben. Nun kann der Inhalt der EEPROM-Zelle mit einer variablen Gate- Source-Spannung VGS ausgelesen werden. Typischerweise wird für die Gate-Source-Spannung VGS = VSS2 - VSS1 = +2 V gewählt, beispielsweise bleibt die erste Versor­ gungsteilspannung VSS1 auf dem Pegel der logischen "0", also -5 V und die zweite Versorgungsteilspannung VSS2 wird auf einen Pegel von -3 V gesetzt. Der logische Pe­ gel an der Drain-Elektrode des Floating-Gate-Tran­ sistors EE1 wird invertierend über die Inverterstufe INV1 dessen Gate-Elektrode zugeführt, dort liegt also der Pegel der logischen "0" an, entspricht also dem Spannungspegel der Versorgungsspannung VSS2 (-3 V). Mit dem READ-Impuls ist der READ-Transistor N1 durchge­ schaltet, so daß die Source-Elektrode des Floating- Gate-Transistors auf dem Pegel der ersten Versorgungs­ spannung VSS1, also auf -5 V liegt. Somit ergibt sich eine Gate-Source-Spannung VGS von +2 V. Nun kann geprüft werden, ob alle eingeschriebenen Bits auf dem Pegel der logischen "1" bleiben, ob also der n-Kanal- Floating-Gate-Transistor EE1 der EEPROM-Zelle trotz po­ sitiver Gate-Source-Spannung VGS sperrt.
In einem zweiten Schritt werden alle geschriebenen Bits gelöscht, also die logische "0" programmiert. Ausge­ lesen wird mit einer negativen Gate-Source-Spannung VGS = VSS2 - VSS1 von typischerweise -2 V. Die Spannungs­ pegel der beiden Versorgungsspannungen werden so ge­ wählt, daß die erste Versorgungsspannung VSS1 auf dem Pegel der logischen "0", also auf -5 V liegt, während der Pegel für die zweite Versorgungsspannung VSS2 auf einen Pegel von -7 V eingestellt wird. Somit liegt beim Auslesevorgang an dem Floating-Gate-Transistor EE1 der EEPROM-Zelle eine Gate-Source-Spannung VGS von -2 V an. Bleibt nun beim Auslesen die logische "0" erhalten, so leitet der Floating-Gate-Transistor EE1 der EEPROM- Zellen trotz negativer Gate-Source-Spannung.
Die Prüfung, ob eine logische "1" bzw. eine logische "0" erhalten bleibt, erfolgt einfach durch serielles Austakten der Bits aus dem mit den Schieberegisterstu­ fen nach Fig. 5 aufgebauten Schieberegister.
Die für ein solches Schieberegister erforderliche Chip­ fläche ist annähernd gleich groß wie bei einem Schiebe­ register, das mit Schieberegisterstufen nach Fig. 3 aufgebaut ist.
Die Verwendung der Schieberegisterstufe nach Fig. 5 zum Aufbau eines dynamischen Schieberegisters ermög­ licht einen extrem niedrigen Stromverbrauch während des Lesevorganges, da bei leitendem Floating-Gate-Tran­ sistor EE1 während des Auslesevorganges unmittelbar nachdem der Knoten K1 auf eine logische "0" auch der OUT-Ausgang auf die logische "0" geht und damit den p- Kanal-Transistor des Transmissionsgatters TG3 abschal­ tet.
Die Programmierung eines Floating-Gate-Transistors er­ folgt unter Ausnutzung des Tunneleffekts nach Fowler- Nordheim, in dem Elektronen von der Drain-Elektrode zu dem Floating-Gate und umgekehrt ein Tunneloxid durchtunneln. Zum Programmieren einer solchen EEPROM- Zelle werden für einige 10 ms zwischen der Gate- und Drain-Elektrode eine Gate-Drain-Spannung Vgd = ± 18 V gelegt.
Im Standby-Modus verursacht diese Gate-Drain-Spannung Vgd ebenfalls einen Tunnelstrom. Dieser extrem niedrige Tunnelstrom kann über eine sehr lange Zeitdauer von Mo­ naten oder Jahren zur Umladung der EEPROM-Zelle führen. Dies ist immer dann der Fall, wenn im Standby-Modus an der geschriebenen Zelle, d. h. also bei positiver Schwellenspannung die Gate-Drain-Spannung Vgd = -(VDD - VSS), also negativ ist oder an einer gelöschten EEPROM- Zelle, also bei negativer Schwellenspannung die Gate- Drain-Spannung Vgd = (VDD - VSS) positiv ist. Auch ohne extern angelegte Spannung, also bei einer Gate-Drain- Spannung Vgd = 0 V, findet über einen sehr langen Zeit­ bereich eine Entladung statt. Dies liegt daran, daß die Ladungen, die sich auf dem Floating-Gate befinden, ein entgegengesetztes Feld zum aktuellen Speicherzustand erzeugen, d. h. daß bei einer geschriebenen Zelle ein sehr schwaches Feld mit Löschpolarität, dagegen bei ei­ ner gelöschten Zelle ein sehr schwaches Feld mit Schreibpolarität existiert.
Wird nun ein Schieberegister mit n-Zellen gemäß der Fig. 5 mit Schieberegisterstufen nach Fig. 4 oder Fig. 3 aufgebaut, wird schaltungstechnisch dafür gesorgt, daß im Standby-Modus sowohl alle geschriebenen EEPROM- Zellen extern weiter, allerdings sehr schwach geschrie­ ben werden, als auch alle gelöschten EEPROM-Zellen ex­ tern weiter, allerdings auch sehr schwach gelöscht wer­ den. Dies erfolgt einerseits dadurch, daß die an der n- ten Zelle des Schieberegisters seriell ausgetakteten Daten über eine Inverterstufe INV3 auf die erste Zelle gegeben werden und andererseits dadurch, daß die Gate- Elektroden der EEPROM-Zellen nach den Fig. 3 und 4 jeweils an den Ausgang der ersten Inverterstufe INV1 angeschlossen sind.
Zum Einschreiben einer logischen "1" in die EEPROM- Zelle wird die Drain-Elektrode des Floating-Gate-Tran­ sistors EE1 auf -18 V gelegt, entspricht also der logi­ schen "0" und dessen Gate-Elektrode auf 0 V, entspricht also der logischen "1". Da der n-Kanal-Floating-Gate- Transistor EE1 eine positive Schwellwertspannung auf­ weist, bleibt er während des Lesevorganges gesperrt, d. h. die Drain-Elektrode liegt auf 0 V, entspricht also der logischen "1", während die Gate-Elektrode auf -5 V liegt, entspricht also der logischen "0". Durch das er­ neute invertierte Einlesen mittels der Inverterstufe INV3 gemäß der Fig. 5 während des seriellen Austaktens des Schieberegisters liegt die Drain-Elektrode auf -5 V, also auf dem Pegel der logischen "0" und die Gate-Elektrode auf 0 V, also auf dem Pegel der logi­ schen "1". Mit dieser Gate-Drain-Spannung Vgd ist die EEPROM-Zelle in gleicher Richtung bezüglich des aktuel­ len Speicherzustandes vorgespannt. Diese äußere Span­ nung Vgd wirkt dem oben beschriebenen inneren Feld ent­ gegen. Somit wird ein hoher Schwellwert auch im Lang­ zeitbereich garantiert. Entsprechend wird auch bei ei­ ner gelöschten EEPROM-Zelle garantiert, daß nach dem seriellen Austakten eine Gate-Drain-Spannung Vgd an dem Floating-Gate-Transistor EE1 anliegt, deren Feld eben­ falls dem inneren Feld entgegenwirkt.
Zusammenfassend kann daher festgestellt werden, daß an der Drain-Elektrode jeder geschriebenen EEPROM-Zelle eine logische "0" und an der Gate-Elektrode eine logi­ sche "1" als auch an der Drain-Elektrode jeder gelösch­ ten EEPROM-Zelle eine logische "1" und an deren Gate- Elektrode eine logische "0" anliegt.
Damit werden Langzeitdatenverluste vermieden, zeitauf­ wendige Testprozeduren für die Gewährleistung einer Mindestdatenerhaltungszeit entfallen und die Ausbeute bei der Herstellung solcher EEPROM-IC′s erhöht sich be­ trächtlich.

Claims (4)

1. MOS-Speichereinrichtung zur seriellen Informations­ verarbeitung mit einem ersten und zweiten Transferele­ ment (TG1, TG2), wobei diese beiden Transferelemente über eine erste Inverterstufe (INV1) verbunden sind und dem zweiten Transferelement (TG2) eine zweite Inverter­ stufe (INV2) nachgeschaltet ist, sowie einer EEPROM- Zelle, die einen Floating-Gate-Transistor (EE1) und einen READ-Transistor (N1) aufweist, wobei die Drain- Elektrode des Floating-Gate-Transistors (EE1) mit dem Ausgang des ersten Transferelementes (TG1) und mit dem Eingang der ersten Inverterstufe (INV1) verbunden ist, dadurch gekennzeichnet, daß die Gate-Elektrode des Floating-Gate-Transistors an den Ausgang der ersten In­ verterstufe (INV1) angeschlossen ist.
2. MOS-Speichereinrichtung nach Anspruch 1 mit einem dritten Transferelement (TG3), das den Ausgang der zweiten Inverterstufe (INV2) auf die Drain-Elektrode des Floating-Gate-Transistors (EE1) rückkoppelt, gekennzeichnet durch folgende Merkmale:
  • a) es ist eine erste und zweite Versorgungsspannung (VSS1, VSS2) vorgesehen,
  • b) die erste Versorgungsspannung (VSS1) liegt ei­ nerseits an dem Source-Anschluß und Substrat-An­ schluß des READ-Transistors (N1) und andererseits an dem Substrat-Anschluß des Floating-Gate-Tran­ sistors (EE1) an und
  • c) die zweite Versorgungsspannung (VSS2) versorgt die drei Transferelemente (TG1, TG2, TG3) sowie die beiden Inverterstufen (INV1, INV2).
3. MOS-Speichereinrichtung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß zur Erzeugung eines Auslesereferenzstromes dem p-Kanal-Transistor des drit­ ten Transferelementes (TG3) ein HOLDB-Signal zugeführt wird, das neben einem H- und L-Pegel einen Zwischenpe­ gel aufweist.
4. Verwendung der MOS-Speichereinrichtung nach einem der vorangehenden Ansprüche zum Aufbau eines Schiebere­ gisters mit n-Zellen, wobei die n-te Zelle über eine Inverterstufe (INV3) mit der ersten Zelle rückgekoppelt ist.
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