DE4229837C2 - Verfahren zur Herstellung eines Speicherkondensators für eine Halbleiter-Speicherzelle - Google Patents

Description

Die vorliegende Erfindung betrifft Verfahren zur Herstellung eines Speicherkondensators für eine Halbleiter-Speicherzelle, wobei der Kondensator eine Speicherelektrode mit einer Vielzahl von Mikrogräben, beziehungsweise Mikrozylindern aufweist.

Eine solche Halbleiter-Speicherzelle weist zusätzlich zum Spei­ cherkondensator einen Übertragungstransistor mit auf einem Halbleitersubstrat gebildeten Source- und Drainbereichen auf, wobei eine Gateelektrode des Übertragungstransistors benachbart zu den Source- und Drainbereichen angeordnet ist und die Spei­ cherelektrode des Kondensators mit dem Sourcebereich verbunden ist. Zur Vervollständigung des Speicherkondensators ist die Speicherelektrode durch eine dielektrische Schicht bedeckt, auf welcher eine Plattenelektrode angeordnet ist.

Ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) weist eine Vielzahl solcher Speicherzellen auf, von denen jede einen Übertragungstransistor und einen Speicherkondensator umfaßt. Folglich wächst die durch den DRAM eingenommene Fläche mit ei­ nem Anwachsen der Anzahl der Speicherzellen. Um ein solches An­ wachsen der eingenommenen Fläche bei gleicher Speicherkapazität zu vermeiden, ist es erforderlich, die Speicherkapazität in ei­ nem begrenzten Bereich, der von den entsprechenden Speicherkon­ densatoren belegt ist, ohne ein Anwachsen der eingenommenen Fläche entsprechend zu einem Anwachsen der Anzahl der Speicher­ zellen zu erhöhen. Um diese Anforderung zu erfüllen, sind eine Anzahl von Kondensatorstrukturen vorgeschlagen worden, wie ge­ stapelte Kondensatoren oder Grabenkondensatoren. Der gestapelte Kondensator ist aufgrund der Einfachheit seines Herstellungs­ verfahrens und seiner hohen Immunität gegenüber Fehlern durch Fremdkörpereinwirkung im Vergleich zum Grabenkondensator insbe­ sondere für Megabite-DRAM′S vorgeschlagen worden. Der obenge­ nannten Anforderung wird dabei dadurch entsprochen, daß die Oberfläche der Speicherelektrode vergrößert oder die effektive Dicke der dielektrischen Schicht des Kondensators vermindert und dielektrische Gütesubstanzen verwendet werden. Die erfin­ dungsgemäßen Verfahren sind allerdings nicht auf eine Verminde­ rung der effektiven Dicke der dielektrischen Schicht oder eine Erhöhung der Dielektrizitätskonstante gerichtet, sondern auf eine Vergrößerung der Oberfläche der Speicherelektrode.

In "Extended Abstracts of the 21st Conference on Solid State Devices and Materials (SSMD)", 1989, Seiten 137 bis 140 ist ein Verfahren offenbart, bei dem zur Vergrößerung der Oberfläche die Speicherelektrode graviert wird. Dabei wird Polysilicium auf selektiv oxidiertem n-Typ Siliciumsubstrat durch chemische Dampfablagerung bei Niederdruck (LPCVD) aufgetragen und das aufgetragene Polysilicium durch Phosphordiffusion mit POCl₃ als Quelle dotiert. Anschließend wird eine Mischung aus aufge­ schleudertem Glas (SOG) und einer Abdeckschicht auf dem dotier­ ten Polysilicium aufgetragen und anschließend erhitzt. Durch selektives Ätzen des SOG in einer gepufferten HF-Lösung ver­ bleiben nur die Abdeckpartikel auf dem Polysilicium. Unter Ver­ wendung dieser dispergierten Abdeckpartikel als Ätzmaske kann das Polysilicium trocken geätzt werden und anschließend können die Abdeckpartikel entfernt und das Polysilicium zur Bildung der Speicherelektrode strukturiert werden.

Als Ergebnis erhält man eine vergrößerte Oberfläche der Spei­ cherelektrode, in dem eine gravierte Speicherelektrode gebildet wird. Die Vergrößerung der Oberfläche wird weiterhin durch Steuerung der Größe Abdeckpartikel und der Ätzzeit des Polysi­ liciums erreicht. Die Größe der Abdeckpartikel kann durch das Mischungsverhältnis von Abdeckmaterial und SOG und durch die Dicke der auf dem Polysilicium aufgetragenen Mischung gesteuert werden. Bei dieser bekannten Technik ergeben sich allerdings Schwierigkeiten bei der Reproduzierbarkeit des Gravieren der Speicherelektrode und bei der Zuverlässigkeit, da die Abdeck­ partikel keine gleichmäßige Größe haben und die Steuerung der Beschichtungsdicke der Mischung aufgrund des Mischungsverhält­ nisses von Abdeckmaterial und SOG erfolgt. Eine weitere Schwie­ rigkeit ist, daß das Gravierverfahren zur Vergrößerung der Oberfläche relativ komplex ist.

Bei einem ähnlichen, nachveröffentlichten Stand der Technik nach DE 41 13 776 A1 werden innerhalb eines BPSG-Films mittels eines Dotierstoffes Blasen in dem Film gebildet. Durch an­ schließendes Ätzen des BPSG-Films werden die Blasen geöffnet, wodurch Teile einer unterhalb des Films liegenden leitenden Schicht zum anisotropen Ätzen dieser Schicht freigelegt werden.

Eine weitere bekannte Technik zur Vergrößerung der Oberfläche einer Speicherelektrode ist in IEDM 1990, Seiten 655-658, oder SSDM, 1990, Seiten 873- 876 und SSDM, 1990, Seiten 869-872 offenbart, wobei eine Speicherzelle eine hemispherische Kornspeicherelektrode aufweist. Diese Technik beruht darauf, daß während des Auftragens von Polysilizium durch LPCVD das Polysilizium unter einer bestimmten Bedingung eine unebene Oberfläche mit Siliziumdellen oder hemispherischen Körnern aufweist. Weiterhin offenbart dieser Stand der Technik, daß eine solche unebene Oberfläche aktiv in einem engen Temperaturbereich (5°C) auftritt, die benachbart zu einer Übergangstemperatur des Polysiliziums vom nichtkristallinen zum kristallinen Zustand ist, wobei die Oberfläche der Speicherelektrode auf das doppelte von konventionellen Polysilizium-Speicherelektroden vergrößert wird. Da diese Technik durch Verwendung existierender Einrichtungen innerhalb des Temperaturbereiches von 5°C gut steuerbar ist, ist das Herstellungsverfahren einfach und weist eine zuverlässige Wiederholbarkeit auf. Allerdings wird die Oberfläche der Speicherelektrode nur auf das doppelte einer konventionellen Speicherelektrode vergrößert. Daher ist die Anwendung dieser Technik bei Speichereinrichtungen mit hoher Dichte wie bei DRAM′s von 10 oder 100 Megabit schwierig, da eine hohe Vergrößerung der Speicherkapazität in einem beschränkten, schmalen Bereich schwierig ist.

Aus der DE 42 22 584 ist ein Verfahren zur Herstellung von Halbleiterbausteinen bekannt, das die Merkmale ii) bis v), be­ ziehungsweise iii) bis v) der Patentansprüche 1 beziehungswei­ se 8 beschreibt. Bei diesem nachveröffentlichten Stand der Technik wird ein Hyperfeinstrukturierungsverfahren dargestellt, bei dem auf einem Substrat aufeinanderfolgend eine zu ätzende Schicht, eine aus halbkugelförmigen Teilchen gebildete Schicht und ein Maskierungsschicht aufgebracht werden. Anschließend werden Erhöhungen der aus den halbkugelförmigen Teilchen beste­ henden Schicht unter Verwendung der Maskierungsschicht abgeätzt, um die zu ätzende Schicht freizulegen und diese anschließend zu ätzen. Aufgrund der abwechselnden Erhöhungen und Vertiefungen der aus den halbkugelförmigen Teilchen bestehenden Schicht kann eine über Hyperfeinstruktur von etwa 0,1 µm erzielt werden.

Bei dem aus IBM Technical Disclosure Bulletin, Vol. 33, Nr. 9, Febru­ ar 1991, Seiten 436 und 437 bekannten Verfahren zur Herstellung von Mikrogräben zur Vergrößerung einer Kondensatorfläche, wer­ den die Mikrogräben in einer Polysiliciumschicht erzeugt, in dem auf deren Oberfläche eine Siliciumoxidschicht thermisch aufgewachsen wird. Diese ist sehr dünn und wird im Zeitraum von Sekunden aufgewachsen. In der Anfangsphase des Aufwachsens soll die Siliciumschicht insbesondere im Bereich von Korngrenzen langsamer wachsen. Dadurch ergeben sich unterschiedliche Dicken der Siliciumoxidschicht. Werden beispielsweise nur die Teile der Oxidschicht mit geringer Dicke entfernt, können in diesen Bereichen anschließend die Mikrogräben in die Polysilicium­ schicht eingeätzt werden. Dabei ist zu beachten, daß Korngren­ zen unregelmäßig ausgebildeter und angeordneter Körner (Kristallite) einer Polysiliciumschicht verwendet werden, um eine dünne Oxidschicht in sehr kurzer Zeit mit unterschiedli­ cher Dicke auf der Polysiliciumschicht aufzuwachsen. Es ergibt sich eine ungleichmäßige Verteilung der Mikrogräben, welche ei­ nen nicht vorhersehbaren Durchmesser aufweisen. Im Vergleich zu den unabhängigen Ansprüchen 1 und 8 der Anmeldung, werden bei dem letztgenannten Stand der Technik die Schritte iii) bis v) durchgeführt.

Der Erfindung liegt die Aufgabe zugrunde, einen Speicherkonden­ sator mit hoher Zuverlässigkeit und hoher Speicherkapazität pro Flächeneinheit reproduzierbar herzustellen.

Diese Aufgabe wird durch die Merkmale der Patentansprüche 1 und 8 gelöst. Aufgrund der Strukturierung der Oberfläche der Poly­ siliciumschicht wird eine auf dieser Oberfläche aufgetragene Schicht eine ungleichmäßige Dicke aufweisen. Wird diese aufge­ tragene Schicht rückgeätzt, so werden insbesondere die Spitzen oder obersten Oberflächen der Körner freigelegt, während ein Rest der rückgeätzten Schicht im unteren Bereich der Seitenwän­ de der Körner bleibt. Der verbleibende Rest der rückgeätzten Schicht wird bei einem Ausführungsbeispiel als Ätzmaske zur Bildung von Mikrogräben, beziehungsweise Mikrozylindern verwen­ det. Bei dem anderen Ausführungsbeispiel wird die von dem ver­ bleibenden Rest der rückgeätzten Schicht freigegebene Spitze der Körner weiterbehandelt und anschließend oxidiert, wobei die oxidierte Spitze der Körner in den folgenden Verfahrensschrit­ ten als Ätzmaske eingesetzt wird.

Vorteilhafte Weiterbildungen der Erfindung werden durch die Merkmale der entsprechenden Unteransprüche offenbart.

Im folgenden werden vorteilhafte Ausführungsformen der Erfin­ dung anhand der in der Zeichnung beigefügten Figuren näher er­ läutert und beschrieben.

Es zeigen:

Fig. 1 eine Draufsicht auf eine DRAM-Speicherzelle;

Fig. 2 einen Querschnitt entlang der Linie II-II aus Fig. 1;

Fig. 3A bis 3C Herstellungsverfahren der in Fig. 2 dargestellten Struktur;

Fig. 4A eine vergrößerte Darstellung einer Ausführungsform eines abgerundeten Bereichs (100) der Fig. 3B;

Fig. 4B und 4C Darstellungen eines Herstellungsverfahrens eines Speicherkondensators, wobei in Fig. 4A dargestellte hemispherische Körner kontinuierlich gebildet werden;

Fig. 5A eine vergrößerte Darstellung einer weiteren Ausführungsform von gerundeten Bereichen (100) nach Fig. 3B;

Fig. 5B und 5C beispielhafte Darstellungen eines Herstellungsverfahrens eines Speicherkondensators, bei dem die in Fig. 5A dargestellten hemispherischen Körner voneinander beabstandet sind;

Fig. 6 eine Draufsicht auf eine weitere Ausführungsform einer DRAM-Speicherzelle;

Fig. 7 einen Querschnitt entlang der Linie 3-3 aus Fig. 6;

Fig. 8A bis 8D eine beispielhafte Darstellung eines Herstellungsverfahrens der Struktur aus Fig. 7;

Fig. 9A eine vergrößerte Darstellung einer Ausführungsform mit einem gerundeten Bereich (500) nach Fig. 8D;

Fig. 9B und 9C beispielhafte Darstellungen eines Herstellungsverfahrens einer Speicherelektrode, wobei die in Fig. 9A dargestellten hemispherischen Körner kontinuierlich gebildet sind;

Fig. 10A eine vergrößerte Darstellung einer weiteren Ausführungsform des gerundeten Bereichs (500) nach Fig. 8C;

Fig. 10B und 10C beispielhafte Darstellungen eines Herstellungsverfahrens eines Speicherkondensators, bei dem die in Fig. 10A dargestellten hemispherischen Körner voneinander beabstandet sind;

Fig. 11A bis 11D eine weitere Darstellung eines Herstellungsverfahrens der Struktur nach Fig. 7;

Fig. 12A eine vergrößerte Darstellung eines gerundeten Bereiches entsprechend zur Fig. 11B;

Fig. 12B bis 12I beispielhafte Darstellungen eines Herstellungsverfahrens eines Speicherkondensators, wobei die in Fig. 12A hemispherischen Körner voneinander beabstandet sind;

Fig. 13A bis 13F weitere exemplarische Darstellungen eines Herstellungsverfahrens eines Speicherkondensators gemäß der Erfindung;

Fig. 14A bis 14H weitere beispielhafte Darstellungen eines Herstellungsverfahrens eines Speicherkondensators gemäß der Erfindung, und

Fig. 15 eine Draufsicht zur Darstellung des in Fig. 14C verwendeten Ätzmusters.

Gemäß Fig. 1 und 2 ist eine abgelegte Oxidschicht 12 zur Bestimmung eines Speicherzellenbereiches auf einem p-Typ Halbleitersubstrat 10 gebildet. Das Halbleitersubstrat 10 kann ein p-Typ Grabenbereich sein. Ein Transfertransistor ist in einem Aktivbereich gebildet. Der Transistor weist einen N- Typ Sourcebereich 16 benachbart zu der Feldoxidschicht 12, einen N-Typ Drainbereich 20, der vom Sourcebereich 16 durch einen N-Kanal-Bereich 18 getrennt ist, und eine Gateelektrode 24, die auf einer Gateoxidschicht 22 über dem Kanalbereich 18 und benachbart zu den Source- und Drainbereichen 16 und 20 gebildet ist. Der Aktivbereich 14 ist auf einer Hauptoberfläche des Halbleitersubstrates 10 gebildet, die von der Feldoxidschicht 12 umgeben ist. Die Gateelektrode 24 ist mit einer Wortleitung 26 verbunden. Eine Wortleitung 28, die mit einer Gateelektrode eines Transfertransistors in einem benachbarten Aktivbereich verbunden ist, ist auf der Feldoxidschicht 12 gebildet. Die Gateelektrode 24 ist durch eine Isolationsoxidschicht 30 von der Wortleitung 28 isoliert. Die Isolationsoxidschicht 30 weist eine Öffnung 32 zum Freilegen eines Teils des Sourcebereiches 16 auf. Eine erste Elektrode einer Speicherelektrode 36 kontaktiert den Sourcebereich 16 in einem Sourcekontaktbereich 34 durch die Öffnung 32 und definiert den Speicherkondensatorbereich 38, der sich über die benachbarte Gateelektrode 24 und die Wortleitung 28 erstreckt. Gemäß der vorliegenden Erfindung weist ein oberer Bereich der Speicherelektrode 36 eine Anzahl von Mikrogräben oder Mikrozylindern auf, um die Oberfläche der Speicherelektroden zu vergrößern, wie im folgenden im Detail beschrieben wird. Eine dielektrische Schicht 40 ist auf der Oberfläche der Speicherelektrode 36 und eine Plattenelektrodenschicht 42 ist auf der dielektrischen Schicht 40 gebildet. Demgemäß weist der Speicherkondensator 44 die Speicherelektrode 36, die dielektrische Schicht 40 und die Plattenelektrodenschicht 42 auf. Eine Schutzschicht 46 ist auf der zweiten Elektrode der Plattenelektrode 42 und einem freigelegten Bereich der Isolationsoxidschicht 30 gebildet. Die Schutzschicht 46 weist eine Öffnung 50 auf, die benachbart zum Drainbereich 20 des Transfertransistors angeordnet ist und die einen hochdotierte N⁺-Bereich 48 freilegt, der sich über die Oberfläche des Halbleitersubstrates 10 erstreckt. Ein aus einem leitfähigen Material gebildete Bitleitung 42 kontaktiert den N⁺-Bereich 48 in einem Bitleitungskontaktbereich 54 durch die Öffnung 50 und kreuzt die Wortleitungen 26, 28, wobei sie sich über die Schutzschicht 46 bandförmig erstreckt. Eine zweite Schutzschicht (nicht dargestellt) bedeckt die Bitleitung 52.

Wie vorstehend beschrieben weist eine DRAM- Speicherzelle einen Transistor und einen Kondensator auf. Der Kondensator ist ein gestapelter Kondensator mit einer Speicherelektrode mit einer Vielzahl von Mikrogräben auf einer Fläche von 0,4·1,2 µm², die von dem Speicherkondensatorbereich 38 eingenommen wird. Allerdings soll angemerkt werden, daß die vorliegende Erfindung nicht restriktiv im Hinblick auf eine Vergrößerung der Fläche der Speicherelektrode ist.

Gemäß Fig. 3A bis 3C, 4A bis 4C und 5A bis 5C wird ein Herstellungsverfahren der DRAM- Speicherzelle im Detail beschrieben. Da allerdings die Betriebsweise der DRAM-Speicherzelle wohl bekannt ist, wird auf eine detaillierte Beschreibung der Betriebsweise verzichtet.

Gemäß Fig. 3A ist ein Paar von Transfertransistoren auf einem Halbleitersubstrat dargestellt. Auch wenn das Herstellungsverfahren gut bekannt ist, wird es im folgenden kurz beschrieben.

Das Substrat 10 ist eine P-Typ Wanne mit einer Konzentration 4 bis 5·10¹⁶ Atomen/cm³, die in einem P-Typ Siliziumwafer mit einer Kristalloberfläche (1,0,0) und einer Konzentration von 1×10¹⁵ Atomen/cm³ gebildet ist. Die Feldoxidschicht 12 ist mit einer Dicke von 300 nm auf einem Teil des Substrates 10 zur Definierung des Aktivbereiches 14 gebildet. Dann wird eine Gateoxidschicht 22 mit einer Dicke von 15 nm auf dem Halbleitersubstrat in dem Aktivbereich 14 durch bekannte Trockenoxidation mit O₂ gebildet und eine Phosphor dotierte Polysiliziumschicht wird auf dem Halbleitersubstrat 10 aufgetragen, um die Gateelektrode 24 zu bilden. Nach Auftragen des Polysiliziums werden die Gateelektrode 24 oder die Wortleitung 26 und die Wortleitung 28 durch konventionelles Photoätzen strukturiert. Durch das Strukturierverfahren wird die Gateoxidschicht außerhalb eines tieferen Bereiches der Gateelektrode 24 und der Wortleitungen 26 und 28 entfernt, um das Substrat 10 im Aktivbereich 14 freizulegen. Dann werden Phosphorionen mit einer Dosis von 1,6×10¹³ Ionen/cm² unter 60 KeV implantiert, um die Source- und Drainbereiche 16 und 20 zu bilden. Nach der Phosphorionenimplantation wird eine SiO₂-Isolationsschicht 30 von 270 nm Dicke gleichmäßig durch LPCVD bei ungefähr 820°C aufgetragen, um die Gateelektrode 24, die Wortleitungen 26, 28 und die Ionen implantierten Source- und Drainbereiche 16 und 20 zu isolieren.

Gemäß Fig. 3B wird nach Bilden der Isolationsoxidschicht 30 die Öffnung 32 zum Freilegen eines Teils der Oberfläche des Sourcebereiches 16 durch die Isolationsoxidschicht 30 durch konventionelles Photoätzen gebildet. Nach Entfernen des Photolacks, der zur Bildung der Öffnung 32 verwendet wurde, wird eine Polysiliziumschicht 56 von 250 nm mit einer Anzahl von hemispherischen Körnern auf ihrer Oberfläche auf dem Substrat gebildet, die mit dem Sourcekontaktbereich 34 durch die Öffnung 32 in Kontakt steht. Eine eine solche Oberflächenstruktur aufweisende Polysiliziumschicht kann durch LPCVD aufgetragen werden, unter Verwendung von Helium gepufferten SiH₄ (20%) bei 550°C unter atmosphärischen Druck von einem Bar (siehe IEEE Trans. on Electron Devices, Vol. ED-36, Nr. 2, Seiten 351 bis 353, 1989, oder SSDM, Seiten 863 bis 876, 1990). Bevorzugt ist der Durchmesser oder die Höhe der hemispherischen Körner ungefähr 0,07 bis 0,15 µm. Nach Bilden der Polysiliziumschicht 56 werden Arsenionen mit einer Dosis von 3×10¹⁵ Ionen/cm² unter 100 KeV implantiert, um die Polysiliziumschicht 56 zu dotieren. Auch wenn die Polysiliziumschicht 56 mit Phosphorverunreinigungen dotiert werden kann, ist es vorteilhaft, Arsenverunreinigungen zu dotieren, um eine gute Mikrograbenstruktur auf der Polysiliziumschicht 56 zu bilden. Dann wird eine Maskenschicht 58 aus SiO₂ von 30 nm Dicke auf der dotierten Polysiliziumschicht 56 durch bekannte chemische Dampfabscheidung (CVD) abgelagert. Eine dielektrische Substanz mit einer hohen Dielektrizitätskonstante wie Si₃N₄ oder Ta₂O₅ kann als Maskenschicht 58 verwendet werden. Allerdings bei Betrachtung des Ätzverfahrens zur Bildung der Mikrogräben vorteilhaft, eine dielektrische Substanz mit einer hohen Selektivität bezüglich Polysilizium/dielektrische Substanz zu verwenden. Nach Ablagerung der Maskenschicht 58 wird ein Strukturierverfahren durchgeführt, um die Speicherkondensatorfläche 38 durch konventionelles Photoätzen zu bestimmen. Als Ergebnis weist die strukturierte Polysiliziumschicht 56 die in Fig. 3B gezeigten Mikrogräben auf und die strukturierte Maskenschicht 58 aus SiO₂ ist gebildet.

Im folgenden wird ein Ätzverfahren zur Bildung von Mikrogräben gemäß der Erfindung im Detail im Hinblick auf die Fig. 4A bis 4C und 5A bis 5C beschrieben. Fig. 4A und 5A sind vergrößerte Darstellungen verschiedener Ausführungsformen eines gerundeten Bereiches 100, wie er in Fig. 3B beschrieben wurde.

Fig. 5A zeigt die Anordnung der Körner in dem Fall, in dem der Abstand S zwischen den hemispherischen Körnern größer als zweimal die Dicke X der Maskenschicht 58 aus SiO₂ (das heißt, S 2X), ist und Fig. 4A zeigt die Anordnung der Körner in dem Fall, in dem die Entfernung S gleich Null ist.

In der Praxis, wenn die Polysiliziumschicht 56 durch LPCVD in einem Temperaturbereich abgeschieden wird, in dem die Polysiliziumschicht 56 aus dem nichtkristallinen in den kristallinen Zustand übergeht, wird der Abstand S zwischen den Körnern eine Mischung aus den Zuständen S = 0 und S < X. Das heißt, die Anordnung der in den Fig. 4A und 5A gezeigten Körner kann zur gleichen Zeit erfolgen.

Gemäß Fig. 4A wird ein SiO₂-Rückätzprozeß zur Bildung einer Seitenwand bei dem bekannten LDD MOSFET (MOSFET mit leichtdotierten Drain)- Herstellungsverfahren bezüglich der Polysiliziumoxidschicht 58 durchgeführt, um bei der Dicke X(= 30 nm) das Ätzen einzustellen. Ist die SiO₂-Schicht 58 aufgetragen, ist das Ergebnis des Rückätzverfahrens, das die Ätzmaske 62 verbleibt und die oberen Bereiche 66 der Körner entsprechend zur Fig. 4B freigelegt sind, da die SiO₂-Schicht dicker in den Tälern zwischen den Polysiliziumkörnern aufgetragen worden ist. Dann wird ein anisotropes Ätzen mit Selektivität von 40 im Hinblick auf Polysilizium/SiO₂ durchgeführt, um Vertiefungen von 0,2 µm Dicke zu bilden. Ein solches Ätzen wird bei einer Leistung von 200 Watt durchgeführt, wobei ein hemisphärischer Druck von 350 Millibar und ein Mischungsgas aus HBR (Wasserstoffbromid) : Cl₂ = 40 SCCM : 120 SCCM verwendet wird. Als Ergebnis werden Vertiefungen in der Form eines auf dem Kopf stehenden T gebildet mit zylindrischen Zwischenwänden im Polysilizium gemäß Fig. 4C und hemisphärischen Bereichen 64 entsprechend zu den freiliegenden Körnern 66 sind auf den Bodenflächen der Vertiefungen gebildet, wodurch die Oberfläche der Speicherelektrode 36 weiter anwächst. Nach Bilden solcher Mikrogräben, wird eine Si₃N₄-Schicht von ungefähr 7 nm Dicke auf der Oberfläche der Speicherelektrode durch konventionelles CVD gebildet und eine dielektrische Schicht 40 einer N-O-Struktur (oder einer O-N-O-Struktur, wenn eine natürlich oxidierte SiO₂-Schicht hinzugefügt wird) von einer ungefähr 2 nm dicken SiO₂-Schicht, die durch Wärmeoxidation der Oberfläche der Si₃N₄-Schicht erhalten wird, wird aufgetragen. Dann wird eine dotierte Polysiliziumschicht auf der dielektrischen Schicht 40 durch eine bekannte Technik gebildet und die dotierte Polysiliziumschicht wird durch bekanntes Photoätzen strukturiert, um die Plattenelektrode 42 zu bilden.

Im Falle der Fig. 5A bis 5C wird nach Rückätzen der Maskenschicht 58 eine Ätzmaskenschicht 62 auf den Seitenwänden der entsprechenden Körner 60 gemäß Fig. 5B gebildet und die oberen Bereiche 66 der Körner 60 und die Oberflächenbereiche 68 der Polysiliziumschicht 56, die zwischen den Körnern 60 abgelagert ist, werden freigelegt. Darauffolgend wird ein Ätzen im Nanometerbereich durchgeführt und als Ergebnis wird eine Speicherelektrode 36 mit einer Vielzahl von Mikrozylindern 70 gemäß Fig. 5C gebildet. Auch in diesem Fall werden die hemisphärischen Bereiche 64, die der Form der freigelegten oberen Bereiche 66 entsprechen, auf der Bodenfläche der Zylinder 70 gebildet. Allerdings werden die Bodenflächen 80 außerhalb der Mikrozylinder 70 tiefer geätzt als die hemisphärischen Bereiche 64. Folglich kann die Herstellung der Mikrogräben oder Mikrozylinder durch ein selbstausgerichtetes Ätzverfahren ohne Verwendung eines Photolacks erreicht werden, wodurch der Herstellungsprozeß vereinfacht wird.

In dem Fall, in dem die Strukturen der Fig. 4A und Fig. 5A gemischt sind, kann eine Anzahl von Mikrozylindern und von Mikrogräben nach einem anisotropen Ätzen erhalten werden.

Danach werden die dielektrische Schicht 40 mit N-O oder O-N-O-Struktur und die Plattenelektrode 42 auf der Oberfläche der Speicherelektrode 36 nach einem vorbestimmten Verfahren gebildet.

Das Verfahren zur Herstellung eines gestapelten Kondensators mit einer SiO₂-Ätzmaskenschicht 62 auf der Oberfläche der Speicherelektrode 36 ist beschrieben worden. Da allerdings die Ätzmaskenschicht 62 nicht die Rolle der dielektrischen Schicht übernehmen kann, wird die Ätzmaskenschicht 62 bevorzugt entfernt. Die SiO₂- Ätzmaskenschicht 62 kann durch eine gepufferte HF- Lösung nach dem anisotropen Ätzverfahren entfernt werden.

Im allgemeinen werden beim anistropen Ätzen scharfe Kanten an den geätzten Kantenbereichen zurückgelassen. Die scharfen Kanten können auch um andere Bereiche als die Eckenbereiche, die durch anistropes Ätzen beschädigt wurden, gebildet werden. Die Existenz solcher scharfen Kanten verhindert eine ausreichende Zuverlässigkeit der die Speicherelektrode 36 bedeckenden, dünnen dielektrischen Schicht 40 und weiterhin wird die Durchbruchsspannung des Speicherkondensators gesenkt.

Ein Verfahren zum Abrunden der scharfen Kanten kann vor Auftragen der dielektrischen Schicht 40 und nach Entfernen der Ätzmaskenschicht 62 durchgeführt werden (im Fall eines gestapelten Kondensators ohne Ätzmaskenschicht 62). Eine SiO₂-Schicht von ungefähr 1 nm Dicke wird auf der Speicherelektrode 36 durch Eintauchen des Substrates in eine Mischlösung von HCL : H₂O₂ : H₂O = 1 : 1 : 6 bei einer Temperatur von 60°C bis 80°C durchgeführt. Danach werden die scharfen Kanten der während des chemischen Oxidationsprozeß gebildeten Oxidschicht mit der gepufferten HF-Lösung entfernt.

Die Ausführungsform gemäß der vorliegenden Erfindung bildet eine 250 nm dicke Polysiliziumschicht 56 mit hemisphärischen Körnern und ätzt die Vertiefungen bis eine Tiefe von 200 nm. Allerdings sei angemerkt, daß die vorliegende Erfindung nicht auf diesen numerischen Werten beschränkt ist. Durch Vergrößerung der Dicke der Polysiliziumschicht 56 und durch tieferes Ätzen der Gräben abhängig von der Selektivität des Polysiliziums/dielektrische Substanz, kann die Oberfläche der Speicherelektrode 36 weiter anwachsen.

Gemäß Fig. 3C wird die oben beschriebene Plattenelektrode 42 dargestellt. Der nächste Verfahrensschritt betrifft ein Rückflußverfahren zum Auftragen einer Schutzschicht wie BPSG (Borphosphorsilikatglas) oder PSG auf dem Substrat 10, um die Einrichtung einzuebnen. Dann wird Öffnung 50 durch eine bekannte Technik wie in Fig. 2 gebildet und ein N⁺-Bereich 48 wird durch die Öffnung 59 gebildet. Dann wird eine Bitleitung 52 aus Aluminium gebildet, die mit dem N⁺-Bereich 48 in Kontakt ist.

Bei der Ausführungsform der Erfindung überlappt Bitleitung 52 und erstreckt sich über den Transfertransistor und den gestapelten Kondensator 44 und die Gateelektrode des Transfertransistors ist aus Polysilizium. Allerdings ist die Erfindung nicht auf eine solche Struktur beschränkt. Außerdem kann das die erste Elektrode bildende Polysilizium durch ein rekristallisiertes Silizium ersetzt werden.

Weiterhin kann die Erfindung zur Bildung einer Vertiefung in einem Halbleitersubstrat und dann zur Bildung eines gestapelten Kondensators in der Vertiefung verwendet werden.

Wird weiterhin ein Speicherkondensator mit hoher Speicherkapazität in einem beschränkten Bereich auf einen isolierten Substrat erfordert, kann der Kondensator durch Bilden einer Speicherelektrode mit einer Vielzahl von Mikrogräben auf dem isolierten Substrat gebildet werden, wobei eine dielektrische Schicht auf diesem und einer Plattenelektrode auf der dielektrischen Schicht abgelagert wird.

Die Struktur der Speicherelektrode und deren Herstellungsverfahren sind gemäß der Erfindung anhand von Beispielen dargestellt worden. Allerdings sind verschiedene andere Ausführungsformen möglich. Beispielhaft seien die folgenden verschiedenen Ausführungsformen der Erfindung erwähnt.

Beispiel 1

Gemäß Fig. 6 und 7 ist eine weitere Ausführungsform der DRAM-Speicherzelle dargestellt. Eine Feldoxidschicht 12 zur Bestimmung eines speicherzellenbereiches ist auf einem P-Typ Halbleitersubstrat 10 aufgetragen. Das Halbleitersubstrat 10 kann ein P-Typ Grabenbereich sein. Ein Transfertransistor weist einen N-Typ Sourcebereich 16 benachbart zur Feldoxidschicht 12, einen N-Typ Drainbereich 20, der getrennt durch einen N-Kanalbereich 18 vom Sourcebereich 16 angeordnet ist, eine Gateoxidschicht 22 auf dem Kanalbereich 18 und eine auf der Gateoxidschicht 22 aufgetragene Gateelektrode 24 benachbart zum Source- und Drainbereich 16 und 20 aufweisen. Der Transistor ist in einem Aktivbereich 14 auf einer Hauptoberfläche des Halbleitersubstrates 10 gebildet, die von der Feldoxidschicht 12 umgeben ist. Die Gateelektrode 24 ist mit einer Wortleitung 26 verbunden. Eine Wortleitung 28, die mit einer Gateelektrode eines in einem benachbarten Aktivbereich gebildeten Transfertransistor verbunden ist, ist auf der Feldoxidschicht 12 gebildet. Die Gateelektrode 24 ist von der Wortleitung 28 durch eine erste Isolationsschicht 30 isoliert. Die erste Isolationsschicht 30 weist eine Öffnung 135 auf, durch welche der Drainbereich 20 des Transfertransistors eine Bitleitung 150 kontaktiert. Eine Öffnung 125 ist in der ersten Isolationsschicht 30 gebildet und eine zweite Isolationsschicht 190 bedeckt die Bitleitung 150. Die Oberfläche der zweiten Isolationsschicht 190 ist eingeebnet. Eine Speicherelektrode 200 kontaktiert den Sourcebereich 16 in einem Sourcekontaktbereich 18 durch die Öffnung 125 und bestimmt den Speicherkondensatorbereich, der sich über die benachbarte Gateelektrode 24 und die Wortleitung 28 erstreckt. Gemäß der Erfindung weist ein oberer Bereich der Speicherelektrode 20 eine Vielzahl von Mikrogräben oder Mikrozylindern auf, um die Oberfläche der Speicherelektrode wie im folgenden beschrieben zu vergrößern. Eine dielektrische Schicht 40 ist auf der Oberfläche der Speicherelektrode 200 und eine Plattenelektrode 400 ist auf der dielektrischen Schicht 40 aufgetragen. Eine solche DRAM-Speicherzelle ist eine Anwendung einer DASH(diagonale, aktive Stapelkondensatorzelle mit hochgepacktem Speicherknoten)-Struktur, in welcher eine Bitleitung unter dem Speicherkondensator gebildet ist. Die DASH-Struktur ist in IEDM 1988, Seiten 596 bis 599 offenbart. Bei einer DRAM- Speicherzelle mit DASH-Struktur, da die Ausdehnung des Speicherkondensators in horizontaler Richtung ohne Begrenzung der Bitleitungsentwurfsregel entworfen werden kann, ist es einfach, die Speicherkapazität des Kondensators in einem einfachen Verfahren in Vergleich zu einer DRAM-Speicherzelle, bei der der Speicherkondensator unter der Bitleitung gebildet ist, zu vergrößern. Es sei daher angemerkt, daß die Speicherelektrode 200, die den Speicherkondensatorbereich bestimmt, weit ausdehnbar ist, bis sie die Speicherelektrode eines benachbarten Speicherkondensators berührt.

Im folgenden wird anhand der Fig. 8A bis 8D, 9A bis 9C und 10A bis 10C ein Herstellungsverfahren der DRAM-Speicherzelle nach Fig. 7 beschrieben.

Gemäß Fig. 8A wird ein Verfahren zur Bildung eines Paares von Transfertransistoren unter Bitleitung 150 beschrieben. Das Verfahren vor der Bildung der Bitleitung 150 ist das gleiche wie das gemäß Fig. 3A beschriebene Verfahren. Da die Bitleitung 150 auf der Isolationsschicht 30 gebildet ist, wird die Oberfläche der ersten Isolationsschicht 30 bevorzugt durch Verwendung eines Rückflußverfahrens wie BPSG eingeebnet. Dann wird ein Teil der ersten Isolationsschicht 30, der auf dem Drainbereich 20 gebildet ist, durch konventionelles Photoätzen entfernt, um die Öffnung 135 zu bilden, durch welche der Drainbereich 20 des Transfertransistors mit der Bitleitung 150 aus Aluminium verbunden wird.

Gemäß Fig. 8B wird nach Bilden der Bitleitung 150 eine zweite Isolationsschicht 190 aus BPSG oder PSG mit einer Dicke von ungefähr 500 nm auf dem Substrat aufgetragen und die Oberfläche durch Rückfließen eingeebnet. Die zweite Isolationsschicht 190 ist im allgemeinen aus Siliziumoxid oder eine gestapelte Schicht aus Siliziumoxid und Siliziumnitrid. In beiden Fällen wird der Oberflächeneinebnungsprozeß nach Auftragen der zweiten Isolationsschicht 190 durchgeführt. Alternativ kann das Einebnungsverfahren durch Auftragen einer Siliziumoxidschicht auf dem Substrat durch Auftragen von Widerstandsteilchen und dann Ätzen mit einem gesteuerten Ätzverhältnis von Widerstandsteilchen Siliziumoxidschicht erzielt werden.

Gemäß Fig. 8C wird nach Vollendung der Bildung und der Einebnung der zweiten Isolationsschicht 190 die Öffnung 125 zum Freilegen eines Teils der Oberfläche des Sourcebereiches 16 durch die zweite Isolationsschicht 190 und die erste Isolationsschicht 30 durch ein konventionales Photoätzen eingebracht. Nachdem der Photolack zur Bildung der Öffnung 125 entfernt worden ist, wird die Polysiliziumschicht 56 von 250 nm Dicke mit hemisphärischen Körnern auf ihrer Oberfläche auf der zweiten Isolationsschicht 190 gebildet. Diese kontaktiert die Oberfläche des Sourcebereiches 16, wie gemäß Fig. 3B beschrieben wurde. Nachdem die Polysiliziumschicht 56 gebildet worden ist, wird die Arsenionenimplantation zur Dotierung der Polysiliziumschicht entsprechend zur Fig. 3B durchgeführt. Dann wird eine Maskenschicht 250 aus SiO₂ auf der dotierten Polysiliziumschicht 56 mit einer Dicke von ungefähr 30 bis 50 nm durch konventionelles CVD aufgetragen. Die dielektrische Substanz mit hoher Dielektrizitätskonstante wie Si₃N₄ oder Ta₂O₅ kann als Maskenschicht 58 verwendet werden. Allerdings ist es bei Betrachtung des Ätzverfahrens zur Bildung der Mikrogräben bevorzugt, eine dielektrische Substanz mit einer hohen Selektivität im Hinblick auf Polysilizium/dielektrische Substanz zu verwenden. Nach Ablagerung der Maskenschicht 250 wird ein Strukturierverfahren zur Bestimmung der Speicherkondensatorfläche durch ein konventionelles Photoätzen durchgeführt.

Im folgenden wird das Verfahren zur Bildung der Mikrogräben gemäß der vorliegenden Erfindung im Detail mit Bezug auf Fig. 9A und 10A beschrieben, in denen vergrößerte Darstellungen verschiedener Ausführungsformen der abgerundeten Bereiche 500 gemäß Fig. 8C entsprechend dargestellt sind. Fig. 10A zeigt die Anordnung der Körner in dem Fall, in dem die Entfernung S zwischen den hemispherischen Körnern größer als 2 mal die Dicke X der Maskierungsschicht 250 aus SiO₂ (das heißt, S 2X) ist und Fig. 9A zeigt die Anordnung von Körnern bei einer Entfernung S = 0.

Gemäß Fig. 9A wird ein SiO₂ Rückätzverfahren bei der Polysiliziumoxidschicht 250 durchgeführt, wie es zur Bildung einer Seitenwand nach der bekannten LDD MOSFET(MOSFET mit leicht dotierter Drain)-Herstellung verwendet wird, um bei einer Dicke X (= 30 bis 50 nm) der SiO₂-Schicht 250 das Ätzen zu stoppen. Dieses Verfahren ist das gleiche wie das Verfahren der Fig. 4B. Wenn die SiO₂-Schicht 250 aufgetragen worden ist, ist das Ergebnis des Rückätzverfahrens so, daß die Ätzmaske 251 in den Tälern verbleibt und die oberen Bereiche 222 der Körner 221 freigelegt sind, da die SiO₂-Schicht in den Tälern zwischen den Polysiliziumkörnern 221 dicker aufgetragen ist.

Gemäß Fig. 9B wird ein anisotropes Ätzen mit einer Selektivität im Hinblick auf Polysilizium/SiO₂ gleich 40 durchgeführt, um vollständig die Polysiliziumschicht 56 von 250 nm Dicke aufzuätzen, um die zweite Isolationsschicht 190 außerhalb des Bereiches unter der Ätzmaske 251 freizulegen. Ein solches Ätzen wird bei einer Leistung von 200 Watt bei einem atmosphärischen Druck von 350 Milibar und bei Verwendung eines Mischgases von HBR (Wasserstoffbromid) : Cl₂=40 SCCM : 120 SCCM durchgeführt. Als Ergebnis werden die Mikrogräben 230 mit einer schraubenlochartigen Struktur gebildet, die durch die Polysiliziumschicht 56 hindurchdringen. Es sei angemerkt, daß die Ausführungsform im Vergleich zu dem Verfahren nach Fig. 4C dahingehend unterschiedlich ist, daß die Vertiefungstiefe in Fig. 4C gleich 0,2 µm ist, während die Lochtiefe dieser Ausführungsform gleich 250 nm ist. Nachdem die Schraubenloch ähnlichen Mikrogräben 230 gebildet sind, wird eine dotierte, dünne Polysiliziumschicht 240 gleichmäßig auf dem Innern und Äußeren der Mikrogräben 230 durch LPCVD mit einer Auftragungsrate von 2 bis 2,5 nm/min in einem Zerfallsgas SiH₄ bei über 600°C aufgetragen, bei welcher Temperatur Polysilizium gebildet wird. Da die effektive Dicke der dünnen Polysiliziumschicht 240 geringer als der halbe Durchmesser (0,07 bis 0,15 µm) der hemisphärischen Körner 221 sein sollte, um eine ausreichende Oberfläche des Speicherkondensators zu sichern, ist die Dicke der dünnen Polysiliziumschicht 240 30 bis 70 nm. Ein Strukturierverfahren wird auf die dünne Polysiliziumschicht 240, die über der gesamten Oberfläche des Substrates aufgetragen ist, durch ein konventionelles Photoätzen angewendet, um die Speicherkondensatorfläche zu definieren und die Speicherelektrode 200 zu bilden. Als Ergebnis weist die Speicherelektrode 200 die Polysiliziumschicht 56 auf und die dünne Polysiliziumschicht 240 weist eine Vielzahl von Mikrogräben 230 auf.

Gemäß Fig. 9C ist nach Bildung der Speicherelektrode 200 eine Si₃N₄-Schicht von ungefähr 7 nm Dicke auf der Oberfläche der Polysiliziumschicht 240 (oder der Speicherelektrode 200) durch konventionelles CVD gebildet. Weiter wird eine dielektrische Schicht 40 auf einer N-O-Schicht (oder einer O-N-O-Schicht, wenn eine natürlich oxidierte SiO₂-Schicht hinzugefügt wird) von 2 nm Dicke SiO₂ durch Wärmeoxidation der Oberfläche der aufgetragenen Si₃N₄ gebildet. Dann wird die Polysiliziumschicht 400 aus dotiertem Polysilizium auf der dielektrischen Schicht 40 aufgetragen, um die Herstellung des in Fig. 8D dargestellten Speicherkondensators zu vervollständigen.

Fig. 10A bis 10C zeigen eine weitere Ausführungsform des Speicherkondensators gemäß der Erfindung. In diesem Fall wird nach Rückätzen der Maskenschicht 250 eine Ätzmaskenschicht 251 auf den Seitenwänden 225 der entsprechenden Körner 221 nach Fig. 10A gebildet. Die oberen Bereiche 222 der Körner 221 und die Oberflächenbereiche 226 der zwischen den Körnern 221 aufgetragenen Polysiliziumschicht 56 sind freigelegt. Danach wird ein Ätzen in Nanometerbereich mit der Polysiliziumschicht 56 durchgeführt, um die zweite Isolationsschicht 190 und die auf der gesamten Oberfläche des Substrates aufgetragene dünne Polysiliziumschicht 240 freizulegen. Dann wird die Speicherelektrode 200 gemäß Fig. 10B strukturiert. Weiterhin werden die dielektrische Schicht 40 und die Plattenelektrode 400 aufeinanderfolgend auf der Speicherelektrode 200 aufgetragen.

Es sei angemerkt, daß auch in dem Fall, in dem die Entfernung zwischen den hemisphärischen Körnern nicht gleichmäßig ist, der Speicherkondensator durch das obige Verfahren gemäß der Erfindung herstellbar ist. Weiterhin sei angemerkt, daß eine genaue Steuerung der Ätztiefe zur Bildung der Mikrogräben nicht erforderlich ist, da nach der vollständigen Entfernung des Polysiliziums 56 außer Abschnitten unter der Ätzmaskenschicht 251 mit einer hohen Selektivität für Polysilizium/Siliziumoxid die dünne Polysiliziumschicht 240 zur Bildung der Speicherelektrode 200 gebildet wird.

Vorstehend wurde als Beispiel angenommen, daß die Speicherelektrode als Ätzmaske Siliziumoxid verwendet. Da allerdings die Ätzmaskenschicht 251 nicht die Rolle der dielektrischen Schicht spielt und nicht die Oberfläche des Speicherkondensators vergrößern kann, wird die Ätzmaskenschicht 251 bevorzugt durch Durchführung eines anistropen Ätzens und Eintauchen in einer gepufferten HF-Lösung entfernt.

Obwohl die gemäß Fig. 7 beschriebene Ausführungsform eine DRAM-Speicherzelle mit DASH-Struktur zeigt, bei der die Bitleitung unter dem Speicherkondensator angeordnet ist, ist die vorliegende Erfindung nicht auf eine solche Struktur beschränkt. Beispielsweise kann diese Ausführungsform auch bei einer DRAM- Speicherzelle nach Fig. 2 verwendet werden. In diesem Fall, bevor die als Speicherelektrode 36 dienende Polysiliziumschicht 56 aufgetragen wird, sollte die unterhalb der Polysiliziumschicht 56 gebildete Isolationsschicht 30 eingeebnet werden.

Beispiel 2

Ein weiteres Ausführungsbeispiel der Erfindung wird im folgenden gemäß der Fig. 11A bis 11D und 12A bis 12I beschrieben.

Gemäß Fig. 11A wird eine Polysiliziumschicht 56 von 250 nm Dicke mit hemisphärischen Körnern auf ihrer Oberfläche auf der zweiten Isolationsschicht 190 aufgetragen und kontaktiert den Sourcebereich 10 durch die Öffnung 125. Dann wird eine Arsenionenimplantation durchgeführt. Gemäß Fig. IIB wird eine SiN-Schicht 330 von 2 bis 50 nm Dicke auf der Polysiliziumschicht 56 durch konventionelles LPCVD aufgetragen und eine SOG-Schicht 340 von ungefähr 200 nm Dicke wird auf der SiN-Schicht 330 aufgetragen. Da die Dicke der SOG-Schicht 340 viel größer als die Höhe der hemisphärischen Körner ist, wird die rauhe Oberfläche der Polysiliziumschicht 56 vollständig durch die SOG-Schicht 340 bedeckt.

Fig. 12A zeigt eine vergrößerte Darstellung des gerundeten Bereiches der Fig. 11B. In Fig. 12B wird nach Auftragen und Einebnen der SOG-Schicht 340 diese rückgeätzt oder trockengeätzt, um obere Bereiche 331 der hemisphärischen Körner 221 freizulegen, deren Oberfläche mit der SiN-Schicht 330 bedeckt sind. Das Freilegen der SiN-Schicht 330 ist genau durch Steuern der Zeit und des Ausmaßes des Ätzens bestimmbar. In Fig. 12C wird die freigelegte SiN-Schicht 331 durch Trockenätzen oder durch ein Naßätzen mit Phosphorsäure (H₃PO₄) entfernt. Dann wird die verbleibende SOG-Schicht 342 gemäß Fig. 12D vollständig entfernt, indem das Substrat in eine BOG(gepuffertes Oxidätzmittel) Lösungsmittel für ungefähr eine Minute eingetaucht wird.

Gemäß Fig. 12E werden die oberen Bereiche der hemisphärischen Körner 221 der freigelegten Polysiliziumschicht 56 oxidiert, um eine Oxidschicht 231 von 10 bis 100 nm Dicke zu bilden. Dieser Oxidationsprozeß kann durch Verwendung von Trocken-O₂ oder Eintauchen des Substrates in eine Mischlösung von HCl : H₂O₂ : H₂O=1 : 1 : 6 bei 60 bis 80°C durchgeführt werden. Zu diesem Zeitpunkt wird eine dünne Oxidschicht 232 auch auf der SiN-Schicht 330 gebildet. Allerdings kann diese einfach durch Eintauchen des Substrates in BOE-Lösung für ungefähr 10 Sekunden entfernt werden. Die Oxidschicht 231 wird als Ätzmaske zur Bildung der Mikrogräben verwendet. Nach dem Oxidationsprozeß wird die auf den hemispherischen Körnern 221 verbliebene SiN-Schicht 330 und die Polysiliziumschicht 56 durch Eintauchen des Substrates in H₃PO₄-Lösung nach Fig. 12F entfernt.

Gemäß Fig. 11C wird nach Bilden der Ätzmaske 231 aus der Oxidschicht die Polysiliziumschicht 56 durch konventionelles Photoätzen strukturiert, um die Speicherelektrode zu bilden. Bei dem oben genannten Strukturieren sei angemerkt, daß, da die Polysiliziumschicht 56 oberhalb der Bitleitung 51 gebildet ist, die Ausdehnung der Oberfläche des Speicherkondensators ohne Beschränkung der Bitleitungsentwurfsregel entworfen werden kann.

Gemäß Fig. 12G wird ein anisotropes Ätzen mit Selektivität für Polysilizium/SiO₂ gleich 40 bei der Polysiliziumschicht 56 mit einer Dicke von 0,2 µm unter Verwendung der Ätzmaskenschicht 231 durchgeführt. Ein solches Ätzen wird bei einer Leistung von 200 Watt unter atmosphärischen Druck von 350 Millibar mit einem Mischgas von HBR (Wasserstoffbromid) : Cl₁ = 40 SCCM : 120 SCM durchgeführt. Als Ergebnis werden gemäß Fig. 12G Mikrogräben 224 mit gerundeten Bereich entsprechend zur Form der Körner in den tieferen Teil gebildet. Die Bodenflächen der Mikrogräben 224 haben geringe Steigung. Einer solchen Struktur kann die Stufenüberdeckungscharakteristik der aufgetragenen dielektrischen Schicht im Vergleich zu anderen Strukturen verbessert werden.

Gemäß Fig. 12H wird die nicht als dielektrische Schicht dienende Ätzmaskenschicht 231 entfernt, um die Herstellung der Speicherelektrode 201 zu vervollständigen. Es sei angemerkt, daß die Oberfläche der Speicherelektrode 201, von der die Ätzmaskenschicht 231 entfernt worden ist, wohlgerundet ist und keine Schadensabschnitte aufweist. Dann wird darauf eine dielektrische Schicht aufgetragen, um eine unerwünschte Abnahme der Durchbruchsspannung des Speicherkondensators zu verhindern.

Dann wird eine Si₃N₄-Schicht von ungefähr 7 nm Dicke auf der Oberfläche der Speicherelektrode 201 durch konventionelles CVD aufgetragen und eine dielektrische Schicht 40 aus einer N-O-Schicht von 2 nm Dicken SiO₂ (oder eine O-N-O-Schicht, wenn eine natürliche oxidierte SiO₂-Schicht hinzugefügt worden ist), die durch Wärmeoxidation der Oberfläche der Si₃N₄-Schicht erhalten worden ist, wird aufgetragen. Dann wird eine Polysiliziumschicht von dotierten Polysilizium auf der dielektrischen Schicht 40 aufgetragen, um die Herstellung des Speicherkondensators gemäß Fig. 12I zu vervollständigen.

Danach wird eine Schutzschicht 46 wie BPSG (Borphosphorsilikatglas) oder PSG auf dem Substrat 10 aufgetragen und ein Rückflußverfahren zum Einebnen der Einrichtung durchgeführt. Als Ergebnis wird die in Fig. 11D gezeigte DRAM-Speicherzelle hergestellt.

Bei der obigen Ausführungsform ist die Dicke der als Speicherelektrode dienenden Polysiliziumschicht 220 gleich 250 nm und die Tiefe der Gräben beträgt 200 nm. Allerdings sei angemerkt, daß die Erfindung nicht auf diese numerischen Werte beschränkt ist. Durch Erhöhung der Dicke der Polysiliziumschicht 56 und durch tieferes Ätzen der Gräben abhängig von der Selektivität des Polysiliziums/Siliziumoxids, kann die Oberfläche der Speicherelektrode 201 vergrößert werden. Natürlich kann die Ausführungsform gemäß der Erfindung für eine Speicherelektrode verwendet werden, bei der die Entfernung zwischen den hemisphärischen Körnern gleich Null ist.

Beispiel 3

Im folgenden wird Bezug auf die Fig. 13A bis 13F, 14A bis 14H und 15 genommen, die eine weitere Ausführungsform der Erfindung darstellen.

Gemäß Fig. 13A sind eine Gateelektrode 24 und eine Wortleitung 28 auf einem Halbleitersubstrat 10 eines ersten Leitfähigkeitstyps ähnlich zur Fig. 3A gebildet. Dann wird eine erste Zwischenschicht- Isolationsschicht 600 wie BPSG oder Oxidschicht auf der gesamten Oberfläche des Substrates 10 aufgetragen und nachfolgend eingeebnet. Eine erste Isolationsschicht 610 von 50 bis 100 nm Dicke wie eine Nitridschicht und eine zweite Isolationsschicht 620 von 100 bis 200 nm Dicke wie eine Oxidschicht werden nacheinander auf der ersten Zwischenschicht- Isolationsschicht 600 aufgetragen. Die erste Isolationsschicht 610 aus Nitrid wird als Ätzstoppschicht im nachfolgenden Verfahren verwendet.

Gemäß Fig. 13B wird ein Verfahren zur Bildung einer ersten Kontaktöffnung CH1 und einer ersten Leitungsschicht 56 aus Polysilizium dargestellt. Ein Photolackmuster einer erwünschten Größe wird auf der zweiten Isolationsschicht 620 durch den nachfolgenden Prozeß des Auftragens des Photolacks gebildet. Dann wird der Photolack belichtet bzw. strukturiert. Durch Verwendung des Photolackmusters werden erste und zweite Isolationsschicht 610 und 620 und erste Zwischenschicht-Isolationsschicht 600 weggeätzt, um die erste Kontaktöffnung CH1 zu bilden, die die Speicherelektrode, die als erste Elektrode des Speicherkondensators verwendet wird, mit dem Sourcebereich 16 des Transfertransistors zu verbinden. Nach Entfernen des Photolackmusters wird eine dotierte Polysiliziumschicht 56 von 200 bis 600 nm Dicke mit hemisphärischen Körnern auf ihrer Oberfläche auf der gesamten Oberfläche des Substrates 10 aufgetragen. In Fig. 13B sind die Körner mit benachbarten Körnern verbunden, das heißt die Entfernung S zwischen den Körnern ist gleich Null wie in den Fig. 4A und 9A. Allerdings kann die vorliegende Erfindung auch für eine Speicherelektrode verwendet werden, bei der die Körner voneinander beabstandet sind, wie in den vorhergehenden Ausführungsformen dargestellt.

Gemäß Fig. 13C wird ein Verfahren zur Bildung eines Musters einer Polysiliziumschicht und einer dritten Isolationsschicht 630 dargestellt. Zuerst wird ein Photolackmuster einer erwünschten Größe auf der ersten Leitungsschicht 56 aus Polysilizium durch das folgende Verfahren des Auftragens des Photolacks gebildet. Dann wird der Photolack belichtet bzw. strukturiert. Durch Verwendung des Photolackmusters wird die erste Leitungsschicht 56 aus Polysilizium abgeätzt, um Muster 56′ der ersten Polysiliziumschicht mit den hemisphärischen Körnern auf ihrer Oberfläche zu bilden. Nachfolgend wird das Photolackmuster entfernt und die dritte Isolationsschicht 630 aus einer 30 bis 100 nm dicken HTO (Hochtemperaturoxid)-Schicht auf der gesamten Oberfläche des Substrates 10 aufgetragen.

Gemäß Fig. 13D ist ein Verfahren zum Ätzen der dritten Isolationsschicht 630 dargestellt. Ein Rückätzen wird auf dem Substrat 10 durchgeführt, um die obersten Bereiche der Körner des Polysiliziummusters 56′ freizulegen. Als Ergebnis verbleibt die dritte Isolationsschicht 630 zwischen den Körnern. Ferner verbleibt die dritte Isolationsschicht 630′ auf den Seitenwänden des Polysiliziummusters 56′.

Gemäß Fig. 13E ist ein Verfahren zur Bildung der Speicherelektrode dargestellt. Durch Verwendung der verbleibenden dritten Isolationsschicht 630′ als Maske wird das Polysiliziummuster 56′ abgeätzt, um eine Speicherelektrode 202 zu bilden. Als Ergebnis ist die Speicherelektrode 202 gebildet, die Mikrogräben oder Mikrozylinder in den Flächen des Polysiliziummuster 56′ aufweist, auf der die verbleibende dritte Isolationsschicht 630′ nicht aufgetragen ist. Im weiteren während des Verfahrens des Ätzens der Speicherelektrode werden die seitenwandbereiche des Polysiliziummusters 56′ schräggeätzt. In diesem Fall wird das Musterätzen des Polysiliziummusters 56′ durch ein Mischgas aus HBR oder Cl₂ durchgeführt, welches eine hohe Ätzselektivität im Hinblick auf Polysilizium/Oxid aufweist.

Gemäß Fig. 13F ist ein Verfahren zur Bildung des Speicherkondensators dargestellt. Nach dem Verfahren der Fig. 13E wird die als Maske verwendete, verbleibende dritte Isolationsschicht 630′ durch Naßätzen unter Verwendung von BOE oder einer gepufferten HF-Lösung entfernt. Darauf folgend wird eine dielektrische Schicht 40 mit O-N-O(Oxid-Nitrid- Oxid) oder N-O-Struktur auf der gesamten Oberfläche der freigelegten Speicherelektrode 202 aufgetragen. Als nächstes wird eine zweite Leitungsschicht aus dotiertem Polysilizium auf der dielektrischen Schicht 40 aufgetragen und strukturiert, um die Plattenelektrode 400 zu bilden. Als Ergebnis ist das Verfahren zur Bildung eines Speicherkondensators mit einer Speicherelektrode 202, der dielektrischen Schicht 40 und der Plattenelektrode 400 abgeschlossen. Dann wird eine Bitleitung durch Freilegen des oberen Bereiches des Drainbereiches 20 (nicht dargestellt) gebildet. Die Bitleitung kann vor Bildung der ersten Leitungsschicht für die Speicherelektrode 202 gebildet werden.

Im folgenden wird anhand der Fig. 14A bis 14H eine weitere Ausführungsform der Erfindung dargestellt.

Das Verfahren gemäß Fig. 14A ist das gleiche wie das Verfahren gemäß Fig. 13A. In Fig. 14B werden eine erste Kontaktöffnung CH1, die Polysiliziumschicht 56 und die dritte Isolationsschicht 640 aufeinanderfolgend wie in Fig. 13B beschrieben gebildet. Als nächstes wird in Fig. 14C ein Photolackmuster 700 mit einer erwünschten Größe auf der dritten Isolationsschicht 640 durch ein nachfolgendes Verfahren von Auftragen, Belichten und Photoätzen des Photolacks gebildet. Dann durch Verwendung des Photolackmusters als Maske wird die dritte Isolationsschicht 46 und die Polysiliziumschicht 56 ausgeätzt, um ein Polysiliziummuster 56a gemäß der Zeichnung zu bilden. Die dritte Isolationsschicht 640 wird weiter entlang des Polysiliziummusters 56a durch Naßätzen unter Verwendung von BOE oder einer gepufferten HF-Lösung abgeätzt, um ein drittes Isolationsschichtmuster 46a zu bilden. In diesem Fall ist die Ätztiefe zur Bildung des dritten Isolationsschichtmusters 640a ungefähr 50 bis 100 nm tief.

Gemäß Fig. 15 wird im folgenden die Fläche A der Fig. 14C im Detail erläutert. Das Polysiliziumschichtmuster 56a und das Photolackmuster 700 weisen die gleiche Größe auf. Das dritte Isolationsschichtmuster 640a ist um eine vorbestimmte Breite kleiner als das Polysiliziumschichtmuster 56a entlang seines Umfanges. In Fig. 14D wird das Photolackmuster 700 der Fig. 14C entfernt und das Polysiliziumschichtmuster 56a wird unter Verwendung des dritten Isolationsschichtmusters 640a als Maske abgeätzt, um die Bereiche B entlang des Umfanges des Polysiliziumschichtmusters 56a zu bilden. In Fig. 14E ist das dritte Isolationsschichtmuster 640a entfernt und eine vierte Isolationsschicht 650 aus einem 50 bis 100 nm dicken HTO-Film ist auf der gesamten Oberfläche des Substrates 10 aufgetragen.

Ein Verfahren zum Entfernen des dritten Isolationsschichtmusters vor dem Auftragen der vierten Isolationsschicht ist vernachlässigbar. Als nächstes wird in Fig. 14F ein Rückätzen auf dem Substrat 10 durchgeführt, auf dem die vierte Isolationsschicht 650 gebildet ist, um ein viertes Isolationsschichtmuster 650a zwischen den Körnern und auf den seitenwänden des Polysiliziumschichtmusters 56a zu erhalten. Es sei angemerkt, daß ein Abstandsstück 651 aus der verbleibenden vierten Isolationsschicht auf dem Bereich B gebildet ist. Das Abstandsstück 651 wird zur Bildung von Mikrozylindern entlang der Seitenwände der Speicherelektrode in einem späteren Verfahrensschritt verwendet. In Fig. 14G wird das Polysiliziumschichtmuster 56a um eine Dicke von 400 nm abgeätzt, indem das vierte Isolationsschichtmuster 650a als Maske verwendet wird, um die Struktur der Speicherelektrode 204 mit einer Vielzahl von Mikrogräben und/oder Mikrozylindern zu vervollständigen. In Fig. 14H werden das verbleibende vierte Isolationsschichtmuster 650a und das Abstandsstück 651 entfernt. Dann wird die Speicherelektrode 204 mit der dielektrischen Schicht 40 beschichtet und dotiertes Polysilizium auf der dielektrischen Schicht 40 zur Bildung der Plattenelektrode 400 aufgetragen. Dadurch wird das Verfahren zur Herstellung des Speicherkondensators abgeschlossen.

Auch wenn verschiedene Strukturen eines Speicherkondensators dargestellt und vorstehend beschrieben wurden, sind verschiedene Modifikationen im Rahmen der vorliegenden Erfindung möglich. Beispielsweise kann die vorliegende Erfindung zur Bildung einer Vertiefung in einem Halbleitersubstrat und dann zum Bilden eines Stapelkondensators in der Vertiefung verwendet werden. Weiterhin, in den Fällen, in denen ein Kondensator mit einer hohen Speicherkapazität auf einer begrenzten Fläche eines isolierten Substrates erfordert ist, kann dies Bilden einer Speicherelektrode mit einer Vielzahl von Mikrogräben gemäß der Erfindung erfüllt werden, wobei eine dielektrische Schicht darauf gebildet wird, auf der eine Plattenelektrode aufgetragen wird.

Wie sich aus der vorstehenden Beschreibung ergibt, weist ein Speicherkondensator eine Speicherelektrode mit einer vergrößerten Oberfläche in einem begrenzten Bereich auf und folglich wird die Speicherkapazität erhöht. Da weiterhin Mikrogräben und/oder Mikrozylinder relativ gleichmäßig gebildet werden, wird eine hohe Zuverlässigkeit des Kondensators erzielt.

Claims (12)

1. Verfahren zur Herstellung eines Speicherkondensators für ei­ ne Halbleiter-Speicherzelle, wobei der Kondensator eine Speiche­ relektrode mit einer Vielzahl von Mikrogräben (70) aufweist, mit den folgenden Verfahrensschritten:

• i) Bilden einer Polysiliciumschicht (36) in einem einzigen Verfahrensschritt auf einer Isolations­ schicht, die eine Vielzahl von im wesentlichen halbkreisförmigen Körnern (66) auf ihrer Ober­ fläche aufweist, um die Speicherelektrode zu bilden mittels eines LPCVD-Verfahrens, bei dem die Polysiliciumschicht in einem Temperaturbe­ reich abgeschieden wird, in dem die Polysilicium­ schicht aus dem nichtkristallinen in den kristallinen Zustand übergeht;
• ii) Bilden einer Ätzmaskenschicht (62) auf den Seitenwänden der Körner (66);
• iii) Durchführen eines anisotropen Ätzens unter Verwendung der Ätzmaskenschicht als Maske zur Bildung der Mikrogräben (70);
• iv) Bilden einer dielektrischen, die Speicher­ elektrode bedeckenden Schicht (40); und
• v) Bilden einer die dielektrische Schicht (40) überdeckenden Plattenelektrode (42).

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das anisotrope Ätzen im Schritt iii) bis zum Freilegen der Isolationsschicht (190) durchgeführt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß vor dem Schritt iv) eine dünne leitfähige Schicht (240) aus Polysilicium gebildet wird, welche die Mikrogräben (230) innen und außen bedeckt.

4. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß vor dem Schritt iv) die Ätzmaskenschicht (62) vollständig entfernt wird.

5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß dem Schritt i) die Polysiliciumschicht mit ihren Körnern so gebildet wird, daß diese voneinander ohne Abstand (S) an­ geordnet sind.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß dem Schritt ii) die Ätzmaske nach den folgenden Verfah­ rensschritten gebildet wird:

• a) Auftragen einer dritten Isolationsschicht (640) auf der Polysiliciumschicht;
• b) Ätzen von Polysiliciumschicht und dritter Isolationsschicht zur Bildung eines Musters;
• c) Ätzen vorbestimmter Teile (640a) der durch das Muster strukturierten dritten Isolations­ schicht (640) zur Bildung eines aus der dritten Isolationsschicht gebildeten ersten Ätzmaskenmusters;
• d) Ätzen der Polysiliciumschicht (56) bis zu einer vorbestimmten Tiefe unter Verwendung des ersten Ätzmaskenmusters als Maske und darauffolgendes Entfernen des ersten Ätzmaskenmusters;
• e) Auftragen einer vierten Isolationsschicht (650) auf der gesamten Oberfläche;
• f) Rückätzen der vierten Isolationsschicht (650) zur Bildung eines zweiten Ätzmaskenmusters unter Verwendung von verbliebenen Teilen der vierten Isolationsschicht; und
• g) Ätzen der Polysiliciumschicht im Schritt iii) unter Verwendung des zweiten Ätzmaskenmusters.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das zweite Ätzmaskenmuster zwischen den halbkugelförmigen Körnern und auf den Seitenwänden der strukturierten Polysili­ ciumschicht aufgetragen wird.

8. Verfahren zur Herstellung eines Speicherkondensators für eine Halbleiter-Speicherzelle, wobei der Kondensator eine Speicherelektrode mit einer Vielzahl von Mikrogräben (70) aufweist, mit den Verfahrensschritten nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt ii) durch den folgenden Schritt ersetzt wird:

• ii) Bilden einer Ätzmaskenschicht (231) auf der obersten Oberfläche (331) der Körner.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß vor dem Schritt iv) die Ätzmaskenschicht vollständig ent­ fernt wird.

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß im Schritt i) die Polysiliciumschicht mit ihren Körnern so gebildet wird, daß diese voneinander ohne Abstand (S) an­ geordnet sind.

11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die obersten Oberflächen (331) der Körner zur Bildung der Ätzmaskenschicht (231) oxidiert werden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß im Schritt ii) die Ätzmaskenschicht nach den folgenden Verfahrensschritten gebildet wird:

• a) Auftragen einer SiN-Schicht (330) auf der Poly­ siliciumschicht (56);
• b) Auftragen einer eingeebneten, aufgeschleuderten Glasschicht (340) auf der SiN-Schicht;
• c) Rückätzen der aufgeschleuderten Glasschicht (340), bis die SiN-Schicht (330) freigelegt ist, die auf den obersten Oberflächen (331) der halb­ kugelförmigen Körner (221) aufgetragen ist;
• d) Entfernen der freigelegten SiN-Schicht (330), wo­ bei die obersten Oberflächen (331) der halbkugel­ förmigen Körner (221) freigelegt werden;
• e) Oxidieren der freigelegten obersten Oberflächen (331) der halbkugelförmigen Körner (221) zur Bil­ dung der Ätzmaskenschicht (331); und
• f) Entfernen der restlichen SiN-Schicht (330).