DE4211579C1 - Verfahren zur Überwachung symmetrischer Zweidraht-Busleitungen und -Busschnittstellen, und Vorrichtung zur Durchführung des Verfahrens - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Überwachung symmetrischer Zweidraht-Busleitungen und -Busschnitt­ stellen nach dem Oberbegriff des Anspruchs 1 und eine Vorrichtung zur Durchführung des Verfahrens.

Entsprechende serielle Bussysteme sind beispielsweise aus der DE 38 07 418 A1 bekannt, in der auch Aspekte der Störsicherheit bei geringem konstruktivem und schaltungstechnischem Aufwand beleuchtet werden.

Zur Übertragung digitaler Informationen auf seriellem Wege sind symmetrische Zweidraht-Busleitungen und sym­ metrische Schnittstellen bzw. Bustreiber verbreitet. Dabei werden die Binärdaten über z. B. miteinander ver­ drillte Leitungsadern übertragen; hierfür werden die Adern gegenphasig angesteuert. Zur Prüfung der fehler­ freien Verfügbarkeit solcher Leitungen und der sie treibender Leitungstreiber sowie der daran angeschlos­ senen Leitungsempfänger sind verschiedene Verfahren in Anwendung. Beispielsweise werden in zu übertragende Bot­ schaften Prüfbits eingefügt. Am Bus liegende Geräte überprüfen anhand Verifikation des ordnungsgemäßen Emp­ fangs der Prüfbits die Funktionsfähigkeit der Buslei­ tung bzw. aussendenden Schnittstelle. Oder es werden in vorbestimmtem zeitlichem Abstand Prüftelegramme über die Busleitung geschickt. Am Bus liegende Geräte über­ prüfen dann, ob innerhalb des systemspezifisch festen Zeitabstandes die Prüftelegramme empfangen werden, so daß bei deren Ausbleiben auf einen Defekt des Bussy­ stems geschlossen werden kann. Oder es werden mittels einer Kontrollelektronik die Potentialdifferenz zwi­ schen den Adern einer solchen Busleitung oder die Po­ tentiale der Leitungsadern überwacht und geprüft, in­ wieweit entsprechende Spannungswerte außerhalb der Zu­ standsänderungszeiten innerhalb definierter Toleranz­ fenster liegen. Nachteilig bei diesen Lösungen ist der relativ hohe Hardware- bzw. Softwareaufwand.

Die US 4,255,809 beschreibt eine Einrichtung, bei der beispielsweise eine Drehbewegung durch zwei eine be­ wegte Marke lesende Sensoren erfaßt wird. Dabei wei­ sen die beiden Sensoren einen gewissen Offset von­ einander auf. Die beiden zeitlich entsprechend ver­ setzten Sensorsignale speisen zwei Zähler, deren hö­ herwertige Ausgänge miteinander verglichen werden.

Durch den zeitlichen Versatz der Sensorsignale sind auch die Zählerstände entsprechend versetzt gegen­ einander. Allerdings sind die höherwertigen Ausgänge ohne Vorliegen eines mechanischen oder elektrischen Fehlers für den überwiegenden Teil der Zeit unter­ einander gleich. Dieser Zustand wird als "fehler­ frei" ausgewertet.

Es ist Aufgabe der Erfindung, ein Verfahren zur Über­ wachung symmetrischer Zweidraht-Busleitungen und -Bus­ schnittstellen, sowie eine Vorrichtung zur Durchfüh­ rung des Verfahrens vorzuschlagen, welche mit geringem Hard- und Softwareaufwand auskommen und unabhängig von Potentialdifferenzen wie z. B. einem Masseversatz zwi­ schen einzelnen Busteilnehmern funktionieren.

Diese Aufgabe wird bei einem gattungsgemäßen Verfahren mit den kennzeichnenden Merkmalen gemäß Anspruch 1 bzw. bei einer gattungsgemäßen Vorrichtung mit den kennzeich­ nenden Merkmalen gemäß Anspruch 7 gelöst.

Verfahrensgemäß werden die gegenphasigen Signale auf den beiden Adern der Busleitung bzw. an den beiden Bustermi­ nals der Zweidraht-Busschnittstelle jeweils für sich be­ züglich eines definierten Zustandsüberganges impulsge­ wichtet. Die daraus erhaltenen Impulsketten werden zur Schrittfortschaltung jeweils einer der betreffenden Bus­ ader zugeordneten, mit festem Logikpegel seriell ladbaren und allschrittig rücksetzbaren Mehrschrittschiebefunktion benutzt, und die entsprechenden, von der anderen Busader analog abgeleiteten Impulsketten werden zur allschritti­ gen Rücksetzung besagter Mehrschrittschiebefunktion be­ nutzt, wobei bezüglich einer der anderen Busader zuge­ ordneten Mehrschrittschiebefunktion vice versa verfahren wird. Dabei charakterisiert dann der logische Zustand der jeweils zuletzt erreichte Schrittzustand einer Mehr­ schrittschiebefunktion in rein statischer Weise den jüngsten noch erfaßbaren Fehlerzustand der anderen Busader.

Gemäß Ansprüchen 2 bis 4 kann die Impulsgewichtung verfahrensgemäß durch Differentiation, Hochpaßfilte­ rung oder durch zustandsübergangsgesteuerte Impulser­ zeugung geschehen. Die flankengetriggerte Generation entsprechender Impulse bietet den Vorteil, daß eine weitgehende Unabhängigkeit von der Übertragungsge­ schwindigkeit auf dem Bus vor und nach Auftreten eines Fehlers erreichbar ist.

Das Verfahren ist schließlich gemäß Ansprüchen 5 und 6 zwecks Optimierung bzw. Anpassung der Fehlertoleranz bzw. der möglichen Bitfrequenz und/oder Flankensteilheit von Bussignalen dahingend fortbildbar, daß - z. B. nach erfolgter Feststellung eines Busfehlers - das Austesten von Zweidraht-Bussen ermöglicht wird.

Die Vorrichtung zur Durchführung des Verfahrens umfaßt z. B. zwei an die Busleitung bzw. die beiden Busterminals der Zweidraht-Busschnittstelle angekoppelte Hochpässe zur Differentiation der Busleitungssignale sowie zwei Schie­ beregister zur Realisierung der Mehrschrittschiebefunk­ tionen. Die Schieberegister weisen jeweils einen seriel­ len Dateneingang sowie einen parallel wirkenden Takt- und einen parallel wirkenden Rücksetzeingang sowie einen se­ riellen Datenausgang auf. In Abhängigkeit vom Logiktyp sind die Dateneingänge der beiden Register z. B. dauernd mit dem Logikpegel "H" beschaltet. Der Takt-Eingang jedes Schieberegisters wird jeweils vom Ausgang des derselben Busader zugeordneten Hochpasses und der Reset-Eingang jedes Schieberegisters wird jeweils vom Ausgang des der anderen Busader zugeordneten Hochpasses angesteuert; bei fehlerlosem Buszustand setzt insoweit jeweils ein Impuls aus einer bestimmten Zustandsänderung auf einer Busader einen durch entsprechende Zustandsänderungen auf der an­ deren Busader eingetakteten Logikpegel auf sein Komplement zurück, so daß z. B. der Logikpegel "H" nur bei einer Stö­ rung und bei einer dadurch unterbleibenden Rücksetzung eines Schieberegisters an dessen Ausgang erscheinen kann und dadurch dann jeweils die andere Busader als Fehler­ quelle identifiziert. Einerseits ist von Vorteil, daß der Hardware-Aufwand dieser Vorrichtung sehr gering ist, da besagte Filter als einfache RC-Glieder realisiert werden können. Andererseits tritt als Vorteil hinzu, daß die Fehlersignale statisch vorliegen, so daß deren Abfrage und Auswertung mittels Mikroprozessor zu beliebigen Zeit­ punkten und deshalb mit denkbar geringem Softwareaufwand erfolgen kann.

Weiterbildungen der Vorrichtung gemäß Lehre der Ansprüche 8 bis 13 erschließen weitere Vorteile, indem einerseits bezüglich der erfindungsgemäß vorgesehenen Schieberegister auf einstückige integrierte Logikschaltungen zurückgegriffen werden kann, so daß die Überwachungsvorrichtung insgesamt sehr platzsparend und kostengünstig realisiert werden kann.

Da andererseits z. B. die Topographien mehrerer in Frage kom­ mender Schieberegister inzwischen als silizium-kompilier­ bare Standard-Zellen verfügbar sind und entsprechende RC- Filter mit sehr kleinen Kapazitäten auskommen oder durch ebenfalls silizium-kompilierbare, flankengetriggerte Mo­ noflop- oder Zeitgeberstrukturen ersetzbar sind, ist die erfindungsgemäße Vorrichtung in hochzuverlässiger Techno­ logie auch onchip von monolithischen Busschaltkreisen mitintegrierbar, bei sehr geringem Kostenaufwand.

Eine gemäß Ansprüchen 14 bis 16 fortgebildete Vorrich­ tung eignet sich aufgrund einer beinflußbaren bzw. selek­ tierbaren Busfehlertoleranz und/oder Grenzfrequenz nicht nur als universelle, silizium-kompilierbare Standardzelle zur Überwachung symmetrischer Zweidraht-Busleitungen und -Busschnittstellen. Durch die Möglichkeit der definierten Veränderung der Dauer von im Zuge der Impulsgewichtung er­ zeugten Einzelimpulse als Steuerimpulse für die Schiebere­ gister und/oder der definierten Veränderung der Bitlänge der Fehlertoleranz erlaubt eine entsprechend fortgebildete Vorrichtung auch das Austesten eines in Störungsverdacht geratenen Zweidraht-Busses, und zwar mit oder ohne Ver­ wendung eines besonderene Bus-Testsignals.

Ein Ausführungsbeispiel der Vorrichtung ist in der Zeich­ nung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:

Fig. 1a ein Wirkschaltbild der beispielhaften Vor­ richtung zur Durchführung des Verfahrens;

Fig. 1b ein entsprechendes Wirkschaltbild auf Bau­ elementebene der Vorrichtung aus Fig. 1a;

Fig. 2 typische Oszillogramme der Busaderpotentiale und von daraus gewonnenen Signalableitungen;

Fig. 3 typische Oszillogramme der Busaderpotentiale und der Fehlerstatussignale der Vorrichtung gemäß Fig. 1a, Auswirkungen eines vorüber­ gehenden High-Fehlers veranschaulichend;

Fig. 4 einen komplexeren Signalfahrplan zur Veran­ schaulichung des Verfahrens und der Funktion der erfindungsgemäßen Vorrichtung;

Fig. 5 das Blockschaltbild einer universellen und auch zur Busaustestung geeigneten Vorrichtung in Form einer silizium-kompilierbaren Stan­ dardzelle.

Das erfindungsgemäße Verfahren wird im Zuge der Funktions­ beschreibung des Ausführungsbeispiels der Vorrichtung er­ läutert.

Fig. 1a veranschaulicht zunächst die Umgebung, innerhalb der die erfindungsgemäße Vorrichtung bevorzugt eingesetzt werden kann. Eine symmetrische, serielle Busleitung 10 weist zwei Adern 10A und 10B auf, die normalerweise ge­ genphasig in Bezug aufeinander betrieben werden. Der Bus 10 ist beispielhaft an ein Gerät 11 geführt, in welchem er einen Empfänger 12 speist, letztwelcher über eine SELECT-Leitung 15 aktiviert und dann z. B. über einen Einphasentreiber 13 empfangene Datensignale über einen Befehlspfad 14 zur Auswertung weiterleiten kann. Statt eines Empfängers kann 12 genausogut einen Bustranscei­ ver kennzeichnen, der sowohl Daten aufnehmen als auch den Bus zwecks Datenabgabe bzw. -einholung ansteuern kann.

Die Vorrichtung umfaßt zunächst zwei an Koppelknoten A und B an die zwei Adern 10A und 10B der Busleitung 10 angeschlossene Hochpässe 16A und 16B. Ohne Beschränkung der Allgemeinheit können die Koppelknoten A und B z. B. mit den zwei Bus-Terminals eines Bus-Empfängers oder -Trans­ ceivers als Bestandteil des Gerätes 11 identisch und in­ soweit auch on-chip auf einer entsprechenden integrierten Halbleiterschaltung angeordnet sein. Im einfachsten Falle bestehen die Hochpässe 16A und 16B jeweils aus einer Kop­ pelkapazität 17A bzw. 17B und einem in Serie an Masse GND liegenden Widerstand 18A bzw. 18B. An den Widerständen 18A und 18B kann also jeweils eine Spannung U_CKLA bzw. U_CKLB abgegriffen werden.

Des weiteren sind zwei identische, an Masse GND und einer Versorgungsspannung V_CC liegende Schieberegister 20A und 20B mit je einer Mehrzahl von Schiebezellen vorgesehen; im Beispiel sind je vier solcher Zellen 21.1A bis 21.4A bzw. 21.1B bis 21.4B vorhanden. Die seriellen Datenein­ gänge DATA beider Schieberegister liegen fest an dem Potential V_CC (logischer "H"-Pegel).

Der auf die Registerzellen 21.1A bis 21.4A parallel wir­ kende Takteingang CLKA ist mit dem Ausgang des der Bus­ ader 10A zugeordneten Hochpasses 16A, d. h. mit dem Ab­ griff 19A zwischen dem Kondensator 17A und dem Masse­ widerstand 18A verbunden.

Der auf die Registerzellen 21.1A bis 21.4A parallel wirkende Rücksetzeingang RESET des Schieberegisters 20A ist über eine Rücksetzleitung RSA mit dem Ausgang des der Busader 10B zugeordneten Hochpasses 16B, d. h. mit dem Abgriff 19B zwischen dem Kondensator 17B und dem Masse­ widerstand 18B verbunden.

Der auf die Registerzellen 21.1B bis 21.4B parallel wir­ kende Takteingang CLKB ist mit dem Ausgang des der Bus­ ader 10B zugeordneten Hochpasses 16B, d. h. mit dem Abgriff 19B zwischen dem Kondensator 17B und dem Massewiderstand 18B verbunden.

Der auf die Registerzellen 21.1B bis 21.4B parallel wir­ kende Rücksetzeingang RESET des Schieberegisters 20B ist über eine Rücksetzleitung RSB mit dem Ausgang des der Busader 10A zugeordneten Hochpasses 16A, d. h. mit dem Abgriff 19A zwischen dem Kondensator 17A und dem Mas­ sewiderstand 18A verbunden.

Insoweit liegt also die von der Busader 10A durch Quasi- Differentiation im Hochpaß 16A abgeleitete Signalspannung U_CKLA am Schieberegister 20A als Taktsignal und am Schie­ beregister 20B als Rücksetzsignal und umgekehrt die von der Busader 10B durch Quasi-Differentiation im Hochpaß 16B abgeleitete Signalspannung U_CKLB am Schieberegister 20B als Taktsignal und am Schieberegister 20A als Rück­ setzsignal an. Der serielle Ausgang des Schieberegisters 20A gibt das Statussignal U_B für die Busader 10B ab und ist deshalb mit 22B bezeichnet; der serielle Ausgang des Schieberegisters 20B gibt das Statussignal U_A für die Busader 10A ab und ist deshalb mit 22A bezeichnet.

Fig. 1b veranschaulicht - auf Bauelementeebene - eine praktische Realisierung einer solchen Vorrichtung. Die beiden Hochpässe 16A und 16B sind auch hier als einfache Differenzierglieder ausgeführt, die um Ausgangswiderstän­ de mit 10 kΩ erweitert sind; sie dienen unter anderem dem Schutz des nachgeschalteten Bausteins vor negativen Ein­ gangsimpulsen.

Als einziges weiteres Bauelement 23 ist hier beispiels­ weise ein integrierter CMOS-Schaltkreis des bekannten Typs CD 4015B vorgesehen und besagten Hochpässen 16A und 16B nachgeschaltet. Sie enthält zwei voneinander unabhängige, vierstufige Schieberegister. Die Regi­ sterausgänge Q_4A und Q_4B entsprechen den Ausgängen 22B bzw. 22A in Fig. 1a. Der extrem geringe Bauteileauf­ wand der Vorrichtung springt ins Auge.

Das Verfahren und seine Abwicklung wird anhand der nun folgenden Funktionsbeschreibung deutlich; hierfür wird auf die Fig. 2 bis 4 Bezug genommen.

Das Oszillogramm gemäß Fig. 2 zeigt in der oberen Hälfte die gegenphasigen Signalspannungsverläufe U_BUSA und U_BUSB an den Busadern 10A und 10B ohne Vorliegen eines Fehlers. In der unteren Hälfte des Oszillogramms sind die entspre­ chend zugehörigen Signalspannungen U_CLKA und U_CLKB darge­ stellt, die durch Quasi-Differentiation der Signalspan­ nungen U_BUSA und U_BUSB erhalten werden.

Die seriell ladbaren und parallel rücksetzbaren Schiebe­ register realisieren zwei Mehrschrittschiebefunktionen, die durch die positiven Impulse der Spannungen U_CLKA und U_CLKB ausgelöst werden. Die negativen Signalanteile werden z. B. mittels der in Fig. 1b den Abgriffen 19A und 19B vorgeschalteten 10 kΩ-Ausgangswiderstände und bei posi­ tiven Eingangsspannungen sperrenden und bei negativen Ein­ gangsspannungen leitenden Substrat-Schutzdioden an Ein­ gängen P1, P6, P9, P14 des CMOS-Schalkreises 23 un­ terdrückt.

Es ist ersichtlich, daß im fehlerfreien Zustand jede An­ stiegsflanke der Busaderspannung U_BUSA einen positiven Taktimpuls U_CLKA bewirkt und jede Abfallflanke der Bus­ aderspannung U_BUSB mit einem negativen Taktimpuls U_CLKB ein­ hergeht. Umgekehrt bewirkt jede Anstiegsflanke der Bus­ aderspannung U_BUSB einen positiven Taktimpuls U_CLKB und jede Abfallflanke der Busaderspannung U_BUSA geht mit einem negati­ ven Taktimpuls U_CLKA einher. Ausgewertet werden im folgenden nur die positiven Impulse; die U_CLKA-Impulse liegen an den Eingängen CLKA und RSB und die U_CLKB-Impulse liegen an den Eingängen CLKB und RSA.

Jeder positive Impuls U_CLKA schiebt den am Dateneingang DATA des Schieberegisters 20A anstehenden logischen "H"- Pegel um einen Schritt zur nächsten Registerzelle weiter. Da er zugleich am Rücksetzeingang RESET des Schieberegi­ sters 20B anliegt, bewirkt er zugleich das parallele Rücksetzen aller Registerzellen des Schieberegisters 20B auf logischen "L"-Pegel.

Umgekehrt schiebt jeder positive Taktimpuls U_CLKB den am Dateneingang DATA des Schieberegisters 20B anstehenden logischen "H"-Pegel um einen Schritt zur nächsten Regi­ sterzelle weiter. Da er zugleich am Rücksetzeingang RESET des Schieberegisters 20A anliegt, bewirkt er zugleich das parallele Rücksetzen aller Registerzellen des Schiebe­ registers 20A auf logischen "L"-Pegel.

Da völlige Symmetrie vorliegt, setzt bei fehlerlosem Bus­ zustand also jeweils jeder einer Anstiegsflanke von U_BUSA oder U_BUSB zum Zustand "H" zuzuordnende Impuls U_CLKA bzw. U_CLKB das jeweils der anderen Busader zugeordnete Schieberegi­ ster 20B bzw. 20A zurück, so daß der an den Dateneingän­ gen DATA fest anliegende logische Pegel "H" nie an den Ausgängen 22B des Schieberegisters 20A bzw. 22B des Schieberegisters 22B erscheinen kann.

Gemäß Fig. 3 ändert sich dies jedoch bei Vorliegen eines Busfehlers. Es ist hier angenommen, daß nach dem zweiten Übergang von U_BUSA zum Zustand "H" sich ein sog. Highside- Schluß an der Busader 10B ereignet, so daß letztere im lo­ gischen Zustand "H" verbleibt. Der Hochpaß 16B gibt also keine Impulse U_CLKB mehr ab, so daß das Schieberegister 20A zwar von aus der ungestörten Signalspannung U_BUSA abgeleiteten und an seinem Eingang CLKA anstehenden Impulsen U_CLKA weiter getaktet, jedoch nicht mehr zurückgesetzt wird.

Dies hat zur Folge, daß als Folge des vierten Überganges der Signalspannung U_BUSA zum Zustand "H" das Statussignal U_B am Ausgang 22B des Schieberegisters 20A von dem (zuvor durch beständiges Rücksetzen verursachten) Zustand "L" auf den vier Schiebtakte vorher am Dateneingang DATA eingele­ senen Zustand "H" gesetzt wird.

Nach Beseitigung des Busfehlers auf der Busader 10B be­ wirkt bereits der nächste Übergang der Signalspannung U_BUSB zum Zustand "H" am Ausgang des Hochpasses 16B einen entsprechenden Impuls U_CLKB, der - am Eingang RSA des Schieberegisters 20A anliegend - sämtliche Registerzellen des Schieberegisters 20A auf logischen "L"-Pegel zurück­ setzt, so daß folglich auch das Statussignal U_B wieder den logischen Pegel "L" annimmt.

Fig. 4 veranschaulicht schematisch am Beispiel von wechselweise auftretenden Masseschlüssen an Busadern 10A und 10B, die eine Klammerung entsprechender Signale U_BUSA und U_BUSB auf "L"-Pegel bewirken, das Entstehen der diese Fehlerzustände kennzeichnenden Statussignale U_A und U_B.

Es ist ersichtlich, daß die Zellenzahl je Schieberegister nicht nur die Verzögerung zwischen dem Auftreten eines Busfehlers und seiner Erkennung bestimmt. Vielmehr be­ stimmt diese Stufenzahl auch die "tolerierbare" Maximal­ dauer - in Übergängen von "L" nach "H" auf dem Bus zu verstehen - während der Busfehler anstehen dürfen, ohne daß der Fehlerstatus "H" von U_A bzw. U_B auftritt. Dies kann z. B. erwünscht sein bei Anwendung von bitfehler­ toleranten Übertragungsprotokollen. Beim Beispiel gemäß Fig. 1a und 1b mit einer Zellenzahl von vier werden also alle drei oder weniger Übergänge von "L" nach "H" dauernden Busfehler nicht erkannt.

Eine kurze Verzögerungszeit wird demnach durch eine klei­ ne Anzahl von Registerzellen erreicht. Sie bewirkt aber eine bitkurze Fehlertoleranz, d. h. eine nur wenige Bus­ signalwechsel währende Unterdrückung des einen Busfehler identifizierenden "H"-Zustandes der Statussignale U_A bzw. U_B, und umgekehrt. Andererseits erhöht eine größere An­ zahl von Registerzellen die Toleranz der Vorrichtung gegenüber Störspannungsspitzen und Störimpulsen auf der Busleitung.

Die Statussignale U_A und U_B können selbstverständlich in beliebiger Weise weiterverarbeitet werden, beispiels­ weise um Alarmsignale zu erzeugen oder die Außerbetrieb­ setzung eines entsprechenden Bussystems auszulösen. Da mit dem Verfahren die gestörte Busader erkannt wird, können aber auch Maßnahmen getroffen werden für die weitere Be­ triebsbereitschaft des Systems, so z. B. im Rahmen eines Failsafe-Modes per Eindrahtübertragung.

Eine Weiterbildung der Vorrichtung ist dadurch möglich, daß die als Differenzierglieder fungierenden RC-Hochpässe durch flankengetriggerte Zeitgeber, etwa Monoflops, ersetzt werden, welche bei entsprechender Triggerung durch "L"→"H" oder "H"→"L"-Übergänge Impulse U_CKLA′ und U_CKLB′ konstanter Dauer erzeugen, die jedenfalls kürzer bemessen ist als die kürzeste Wiederholzeit gleichgerichteter Signalflanken auf den Bus­ adern. Diese Weiterbildung erlaubt in besonders einfacher Weise die monolithische Integration einer so abgewandelten Vorrichtung zusammen mit anderen Schaltkreisfunktionen.

Der geringe schaltungstechnische Aufwand prädestiniert die erfindungsgemäße Vorrichtung zur monolithischen Rea­ lisierung in Halbleiter-Busbausteinen wie z. B. Empfängern, Sendern, Transceivern, Bus-Controllern, etc.

Insbesondere kann die Vorrichtung mit allen ihr zugehöri­ gen Elementen als strukturdefinierte, silizium-kompilier­ bare Standardzelle ausgelegt und realisiert werden und als solche in die Topologie eines in beliebiger Techno­ logie hergestellten, busorientierten Halbleiterschalt­ kreises mit beliebiger Funktion eingebunden werden.

In diesem Zusammenhang kann eine hohe Universalität einer solchen Standardzelle dadurch erreicht werden, daß die Schieberegister einer entsprechenden Standardzelle nach wenigstens einer bestimmten Anzahl von Zellen wenigstens eine Anzapfung aufweisen, und daß die Standardzelle noch Logikmittel umfaßt, welche in Abhängigkeit von einem diesen Mitteln zuführbaren logischen Steuersignal es erlauben, die effektive Länge der Schieberegister je­ weils paarweise zwischen wenigstens zwei Stufenzahlen umzuschalten und insoweit die Bittiefe der Fehlertole­ ranz der Vorrichtung an die jeweilige Applikation anzupassen.

Die Universalität einer solchen Standardzelle kann noch weiter gesteigert werden dadurch, daß des weiteren zu­ sätzliche Mittel vorgesehen werden, welche in Abhängig­ keit von einem diesen Mitteln zuführbaren logischen Steuersignal es erlauben, die Impulsantwort von Impuls­ gewichtungsmitteln 16A, 16B zu beeinflussen und dadurch die Grenzfrequenz der Vorrichtung z. B. an die Flanken­ steilheit der Bussignale anzupassen.

Entsprechende Gewichtungsmittel können z. B. sehr inte­ grationsfreundlich mittels kaskadierter CMOS-Gatter­ ketten mit teilweiser oder vollständiger Rückkopplung dargestellt werden. Zur Aufbereitung eines Impulses mit bestimmter Dauer werden dabei in erster Linie die techno­ logisch bedingten Gatterlaufzeiten im Nanosekundenbereich ausgenutzt. Da keine oder nur sehr kleine Kapazitäten zusätzlich erforderlich sind, ist der on-chip Platzbedarf solcher Anordnungen zur Impulsgewichtung nicht größer als jener für entsprechende Standardzellen-Schieberegister.

Gemäß Fig. 5 können die beiden zuletzt genannten Fortbildungen im Rahmen einer Standardzellenstruktur vorzugsweise kombiniert realisiert werden. Als Impuls­ gewichtungsstufen 16A, 16B sind hier programmierbare Mo­ noflops oder Zeitgeber der vorgenannten Art aus kaska­ dierten CMOS-Gattern vorgesehen, die auf logische Signal­ übergänge einer bestimmten Richtung der Adersignale (U_BUSA, U_BUSB) Einzelimpulse mit je nach Ansteuerung ihrer Pro­ grammiereingänge 27A und 27B veränderbarer Dauer ab­ geben. Zur Temperaturkompensation können entsprechende CMOS-Katterkaskaden in dem Fachmanne geläufiger Weise gegengekoppelt sein.

Des weiteren sind den Schieberegistern Multiplexer 25A bzw. 25B nachgeschaltet, deren Eingänge mit Schiebere­ gisterabgriffen Q_mA bis Q_pA bzw. Q_mB bis Q_pB verbunden sind und die je nach Ansteuerung ihres Selecteinganges 28A bzw. 28B jeweils einen Schieberegisterabgriff auf ihren Ausgang 22B bzw. 22A statisch durchzuschalten vermögen.

Die beispielsweise nur wenige Bit breiten Steuerpfade 27 und 28 zur Programmierung der Impulsgewichtungsstufen 16A und 16B bzw. Ausgangsmultiplexer 25A und 25B können direkt oder über eine Latchanordnung oder ein Decoder 26 mit einem logischen Einstellsignal beaufschlagt werden. Dabei kann eine solche Latchanordnung oder ein Decoder 26 für den Empfang eines parallelen oder seriellen Ein­ stellwortes über den Eingangspfad 29 ausgelegt sein, d. h. in seriell/paralleler Ausführung selbst auch ein Schiebe­ register als Seriell/Parallelwandler beinhalten. Für eine bestimmte Applikation kann der Eingangspfad 29 mit einem entsprechenden Einstellsignal fest beschaltet werden, wobei ein solches Einstellsignal z. B. on-chip aktuell generiert oder durch Festbeschaltung äußerer IC-An­ schlüsse erzeugt sein kann (wired programming).

Für Testzwecke kann das Einstellsignal z. B. vom on-chip- Rechner des Bus-Schaltkreises, auf dessen Chip die Stan­ dardzelle mitintegriert ist, verändert und dadurch Grenz­ frequenz und Fehlertoleranztiefe von Bitsignalen auf der Busleitung im Sinne einer Testfilterfunktion verän­ dert werden. Vermöge der Übertragbarkeit von Testergeb­ nissen über den Bus ermöglicht eine solche universelle Standardzelle insoweit die Realisierung eines dezentra­ lisierten, zu einem Netzwerk aufgelösten Bus-Testsystems, welches nicht nur zur Ermittlung der gestörten Busader, sondern auch noch zur Eingrenzung des Ortes eines Bus­ fehlers geeignet ist.

Aus der vorangegangenen Funktionsbeschreibung der Vor­ richtung ist das erfindungsgemäße Verfahren der Busfeh­ lerüberwachung auf symmetrischen Zweidraht-Busleitungen vollumfänglich offenbart; es umfaßt insoweit die fol­ genden Schritte:

• a) Impulsgewichtung der "L"→"H"- oder "H"→"L"- Übergänge des ersten und des zweiten Adersignals einer Zweidraht-Busleitung durch übergangsverkettete Ablei­ tung erster und zweiter Impulssequenzen;
• b) inkrementelle Schrittfortschaltung einer ersten, dabei mit konstantem logischem Zustand seriell ladbaren Mehrschrittschiebefunktion nach Maßgabe der von der ersten Busader abgeleiteten Impulssequenzen als Schrittbefehle;
• c) allschrittiges Rücksetzen der ersten Mehrschritt­ schiebefunktion nach Maßgabe der von der zweiten Busader abgeleiteten Impulssequenzen als Rücksetzbefehle;
• d) inkrementelle Schrittfortschaltung einer gleichar­ tig zweiten, dabei mit konstantem logischem Zustand se­ riell ladbaren Mehrschrittschiebefunktion nach Maßgabe der von der zweiten Busader abgeleiteten Impulssequenzen als Schrittbefehle;
• e) allschrittiges Rücksetzen der zweiten Mehrschritt­ schiebefunktion nach Maßgabe der von der ersten Busader abgeleiteten Impulssequenzen als Rücksetzbefehle;
• f) Bereitstellung der jeweils zuletzt erreichten Schrittzustände erster und zweiter Mehrschrittschiebe­ funktionen als den jeweiligen Fehlerzustand der zweiten bzw. ersten (d. h. der jeweils anderen) Busleitungsader charakterisierende Signale.

Das erfindungsgemäße Verfahren kann fortgebildet werden durch folgende alternativen Schritte:

• g1) Erzeugung erster und zweiter Impulssequenzen durch Differentiation der Adersignale;
• g2) Erzeugung erster und zweiter Impulssequenzen durch Hochpaßfilterung der Busadersignale;
• g3) - Erzeugung erster und zweiter Impulssequenzen durch Erfassung gleichartiger logischer Übergänge erster und zweiter Adersignale;
• g4) - Erzeugung erster und zweiter Impulssequenzen durch Auslösung - in Abhängigkeit von der Erfassung besagter Übergänge - erster und zweiter Einzelimpulse vorbestimm­ ter Dauer pro Erfassungsereignis.

Das erfindungsgemäße Verfahren kann zum Zwecke der An­ passung oder Optimierung von Überwachungsparametern an eine bestimmte Applikation oder zum Zwecke des Austes­ tens von Zweidraht-Bussen noch weiter fortgebildet wer­ den durch wenigstens einen der beiden folgenden Schritte:

• h1) - Identisches Verändern der effektiv wirksamen Schrittzahl der ersten und zweiten Mehrschrittschiebe­ funktion nach Maßgabe durch ein logisches Einstellsignal (über 28) und Auswertung der jeweils zuletzt erreichten Schrittzustände erster und zweiter Mehrschrittschiebe­ funktionen in Abhängigkeit vom Einstellsignal.
• h2) - Identisches Verändern der Dauer besagter Ein­ zelimpulse erster und zweiter Impulssequenzen nach Maß­ gabe durch ein logisches Einstellsignal (über 27) und Aus­ wertung der jeweils zuletzt erreichten Schrittzustände erster und zweiter Mehrschrittschiebefunktionen in Ab­ hängigkeit vom Einstellsignal.

Claims (16)

1. Verfahren zur Überwachung symmetrischer, Zweidraht- Busleitungen und -Busschnittstellen für serielle Daten­ übertragung, wobei die beiden Leitungsadern im Normalzu­ stand gegenphasig ihre Polarität wechseln, gekennzeichnet durch folgende Schritte:

• a) Impulsgewichtung der "L"→"H"- oder "H"→"L"- Übergänge des ersten und des zweiten Adersignals einer Zweidraht-Busleitung durch übergangsverkettete Ablei­ tung erster und zweiter Impulssequenzen;
• b) inkrementelle Schrittfortschaltung mit konstantem logischem Eingangszustand einer ersten Mehrschrittschie­ befunktion nach Maßgabe der von der ersten Busader ab­ geleiteten Impulssequenzen als Schrittbefehle;
• c) allschrittiges Rücksetzen der ersten Mehrschritt­ schiebefunktion nach Maßgabe der von der zweiten Busader abgeleiteten Impulssequenzen als Rücksetzbefehle;
• d) inkrementelle Schrittfortschaltung mit konstantem logischem Eingangszustand einer gleichartig zweiten Mehrschrittschiebefunktion nach Maßgabe der von der zweiten Busader abgeleiteten Impulssequenzen als Schrittbefehle;
• e) allschrittiges Rücksetzen der zweiten Mehrschritt­ schiebefunktion nach Maßgabe der von der ersten Busader abgeleiteten Impulssequenzen als Rücksetzbefehle;
• f) Bereitstellung der jeweils zuletzt erreichten Schrittzustände erster und zweiter Mehrschrittschiebe­ funktionen als den jeweiligen Fehlerzustand der zweiten bzw. ersten (d. h. der jeweils anderen) Busleitungsader charakterisierende Signale.

2. Verfahren nach Anspruch 1, gekennzeichnet durch folgenden weiteren Schritt:

• - Erzeugung erster und zweiter Impulssequenzen durch Differentiation erster und zweiter Adersignale.

3. Verfahren nach Anspruch 1, gekennzeichnet durch folgenden weiteren Schritt:

• - Erzeugung erster und zweiter Impulssequenzen durch Hochpaßfilterung erster und zweiter Adersignale.

4. Verfahren nach Anspruch 1, gekennzeichnet durch folgenden weiteren Schritt:

• - Erfassung gleichartiger logischer Übergänge erster und zweiter Adersignale;
• - Erzeugung erster und zweiter Impulssequenzen durch Auslösung - in Abhängigkeit von der Erfassung besagter Übergänge - erster und zweiter Einzelimpulse (U_CLKA′, U_CLKB′) vorbestimmter Dauer pro Erfassungsereignis.

5. Verfahren nach Anspruch 1, gekennzeichnet durch folgenden weiteren Schritt:

• - Identisches Verändern der effektiv wirksamen Schritt­ zahl der ersten und zweiten Mehrschrittschiebefunktion nach Maßgabe durch ein logisches Einstellsignal (über 28) und Auswertung der jeweils zuletzt erreichten Schrittzu­ stände erster und zweiter Mehrschrittschiebefunktionen in Abhängigkeit vom Einstellsignal.

6. Verfahren nach Anspruch 4, gekennzeichnet durch folgenden weiteren Schritt:

• - Identisches Verändern der Dauer besagter Einzel­ impulse erster und zweiter Impulssequenzen nach Maßgabe durch ein logisches Einstellsignal (über 27) und Aus­ wertung der jeweils zuletzt erreichten Schrittzustände erster und zweiter Mehrschrittschiebefunktionen in Ab­ hängigkeit vom Einstellsignal.

7. Vorrichtung zur Durchführung des Verfahrens gemäß Anspruch 1, dadurch gekennzeichnet,

• - daß sie erste und zweite an die erste und zweite Busader (10A, 10B) angekoppelte (A, B) Mittel (16A, 16B) aufweist, die wenigstens infolge jeweils jeden logischen Signalüberganges einer bestimmten Richtung der ersten und zweiten Adersignale (U_BUSA, U_BUSB) erste und zweite Impulse abgeben,
• - daß sie zwei seriell ladbare, parallel takt- und rücksetzbare und seriell auslesbare erste und zweite Schieberegister mit ersten und zweiten Ladeeingängen, Takteingängen, Rücksetzeingängen, und Ausleseausgängen aufweist;
• - daß die seriellen Ladeeingänge (DATA) der beiden Schieberegister (20A, 20B) mit einem konstanten logischen Pegel (z. B. "H") beschaltet sind;
• - daß die ersten Mittel (16A) mit dem Takteingang (CLKA) des ersten Schieberegisters (20A) und mit dem Rücksetzeingang (RSB) des zweiten Schieberegisters (20B) und die zweiten Mittel (16B) mit dem Takteingang (CLKB) des zweiten Schieberegisters (20B) und mit dem Rücksetz­ eingang (RSA) des ersten Schieberegisters (20A) wirk­ verbunden;
• - daß dem Ausgang (Q_A) des ersten Schieberegisters (20A) ein die zweite Busader (10B) und dem Ausgang (Q_B) des zweiten Schieberegisters (20B) ein die zweite Bus­ ader identifizierendes Fehlerstatussignal entnehmbar ist.

8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet,

• - daß die angekoppelten Mittel (16A, 16B) Differen­ zierglieder und die beiden Schieberegister in einem einzigen Bauelement realisiert sind.

9. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet,

• - daß die angekoppelten Mittel (16A, 16B) Hochpässe und die beiden Schieberegister in einem einzigen Bauele­ ment realisiert sind.

10. Vorrichtung nach Anspruch 7, Anspruch 1, dadurch gekennzeichnet,

• - daß die angekoppelten Mittel flankenselektiv auslösbare Zeitgeber, insbesondere monostabile Multivibratoren sind.

11. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet,

• - alle Elemente der Vorrichtung (16A, 16B, 20A, 20B) einstückig in monolithischer Schaltkreistechnik ausge­ führt sind.

12. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet,

• - daß sie zusammen mit wenigstens einer monolithisch realisierten Busfunktion (Empfänger, Sender, Transceiver, etc.) auf demselben Halbleiterchip integriert ist.

13. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet,

• - daß sie mit allen ihr zugehörigen Elementen als strukturdefinierte, silizium-kompilierbare Standardzelle ausgelegt und realisiert ist und als solche in die Topolo­ gie eines in beliebiger Technologie hergestellten, bus­ orientierten Halbleiterschaltkreises mit beliebiger Funktion eingebunden ist.

14. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet,

• - daß die Schieberegister der Standardzelle nach wenig­ stens einer bestimmten Anzahl von Zellen wenigstens eine Anzapfung (Q_mA . . . Q_pA bzw. Q_mB . . . Q_pB) aufweisen, und daß die Standardzelle noch weitere Logikmittel umfaßt, welche in Abhängigkeit von einem diesen Logikmitteln zuführbaren logischen Steuersignal es erlauben, die effektive Länge der Schieberegister jeweils zwischen wenigstens zwei Stufenzah­ len umzuschalten und insoweit die Fehlertoleranzweite an die Applikation bzw. Störsituation anzupassen.

15. Vorrichtung nach Anspruch 13, dadurch gekennzeichnet,

• - daß die Standardzelle noch weitere Logikmittel umfaßt, welche in Abhängigkeit von einem diesen Logikmit­ teln zuführbaren logischen Steuersignal es erlauben, die Dauer der von den Impulsabgabemitteln (16A, 16B) erzeugten Impulse zu beeinflussen und dadurch eine Grenzfrequenz der Vorrichtung auf die applikationsgemäße Flankensteilheit und/oder Bitdauer der normalen Bussignale oder eines speziellen Bus-Testsignals anzupassen.

16. Vorrichtung nach Anspruch 15, dadurch gekennzeichnet,

• - daß die Impulsabgabemittel (16A, 16B) kaskadierte CMOS-Gatter mit in Abhängigkeit von besagtem logischem Steuersignal anwählbarer Stufe des Kaskadenausganges umfassen.