DE4113776C2

DE4113776C2 -

Info

Publication number: DE4113776C2
Application number: DE4113776A
Authority: DE
Inventors: Ji-Hong Seoul/Soul Kr Ahn
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1991-01-30
Filing date: 1991-04-26
Publication date: 1993-05-13
Also published as: DE4113776A1; KR930009593B1; KR920015575A; US5164881A; JPH0821693B2; JPH0567747A; GB9108852D0; GB2252447B; GB2252447A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter- Speichervorrichtung nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zu ihrer Herstellung.

Die Entwicklung von hochintegrierten DRAM-(Dynamic Random Access Memory) Vorrichtungen hat eine Dichte erreicht, die vier mal so hoch ist wie diejenige vor drei Jahren, und dieser Trend wird mit der gegenwärtigen Geschwindigkeit der technischen Entwicklung anhalten. Gegenwärtig werden 4Mb-DRAMs massengefer tigt, 16Mb-DRAMs werden gerade schnell zur Massenfertigungsreife entwickelt, und 64Mb- und 256Mb-DRAMs sind gerade im eingehen den Studium. Eine Verbesserung bei der Integration kann durch Verkleinern der einer Speichereinheit entsprechenden Speicher zellenfläche erzielt werden. Die Größenabnahme der Speicherzel lenfläche bringt wesentlich eine Abnahme der Speicherkapazität mit sich und vermindert entsprechend die Auslesefähigkeit der Zelle, da die Weichfehlerrate zunimmt. Diese Verschlechterung der Vorrichtungseigenschaften bei Steigerung der Integration stellt also ein ernsthaftes Problem dar.

Zur Lösung des Problems der Kapazitätsabnahme als Folge der Abnahme der Speicherzellenfläche wird ein dreidimensionaler Kon densator für das Herstellungsverfahren eines Kondensators vorge schlagen, beispielsweise ein Stapelkondensator, ein Grabenkon densator oder ein kombinierter Stapel-Grabenkondensator. Mit der Verbesserung der Integration, beispielsweise von 64Mb auf 256Mb, wird es aber schwierig, mit der einfachen Verwendung von dreidi mensionalen Kondensatoren eine hochintegrierte Halbleiter-Spei chervorrichtung zu erzielen.

Zur Lösung des Kapazitätsproblems bei der Herstellung von 64Mb- und 256Mb-DRAMs werden dementsprechend dreidimensionale Speicherelektroden verschiedener modifizierter Konfigurationen vorgeschlagen. Dazu gehören eine Speicherelektrode mit Rippen struktur (T. Ema et al, Fujitsu Institute, in IEDM 1988, Seiten 592-595), eine Speicherelektrode mit Kastenstruktur (in SSDM Conference 1989, Seiten 141-144), eine Speicherelektrode einer gespreizten Stapelkondensator-(SSC-)Struktur (S. Inoue et al, ULSI Institute of Toshiba, in IEDM 1989, Seiten 31-34) und eine Speicherelektrode mit zylindrischer Struktur (W. Wakamiya et al, LSI Institute of Mitsubishi, in VLSI Technology Symposium, 1989, Seiten 69, 70).

Eine Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1 ist aus EP 04 04 553 A1 bekannt.

Die Anordnung eines Teils der Plattenelektrode des Konden sators unterhalb der Speicherelektrode ist aus DE 39 40 539 A1 bekannt.

Aufgabe der Erfindung ist die Schaffung einer hochintegrierten Halbleiter-Speichervorrichtung mit einem drei dimensionalen Kondensator einer neuen Struktur, mit der die Zellenkapazität einer DRAM-Zelle erhöht werden kann.

Aufgabe der Erfindung ist ferner die Angabe eines Herstel lungsverfahrens, das für die Herstellung einer solchen hochinte grierten Halbleiter-Speichervorrichtung geeignet ist.

Diese Aufgaben werden durch eine Halbleiterspeicher vorrichtung gemäß Patentanspruch 1 und ein Verfahren zu ihrer Herstellung gemäß Patentanspruch 5 gelöst.

Im folgenden werden bevorzugte Ausführungsformen der Erfin dung in Verbindung mit den beigefügten Zeichnungen beschrieben. Auf diesen ist bzw. sind

Fig. 1 eine schematische, perspektivische Ansicht einer hochintegrierten Halbleiter-Speichervorrichtung gemäß der Erfin dung,

Fig. 2 eine Draufsicht der in Fig. 1 gezeigten hochinte grierten Halbleiter-Speichervorrichtung,

Fig. 3A-3E Schnittansichten längs Linie A-A′ der Fig. 2, wobei sie die Herstellungsfolge einer Ausführungsform einer hochintegrierten Halbleiter-Speichervorrichtung gemäß der Erfin dung zeigen,

Fig. 4 eine Schnittansicht einer weiteren Ausführungsform einer hochintegrierten Halbleiter-Speichervorrichtung gemäß der Erfindung,

Fig. 5 eine Schnittansicht einer weiteren Ausführungsform einer hochintegrierten Halbleiter-Speichervorrichtung gemäß der Erfindung, und

Fig. 6 eine Schnittansicht einer weiteren Ausführungsform einer hochintegrierten Halbleiter-Speichervorrichtung gemäß der Erfindung.

Wenn ein Fremdstoff in ein Halbleitersubstrat eindiffun diert wird, tritt das unerwünschte Phänomen einer Blasenbildung auf. Die vorliegende Erfindung schlägt eine dreidimensionale Kondensatorstruktur vor, welche sich das Blasenbildungsphänomen zur Steigerung der Zellenkapazität zunutze macht.

Fig. 1 ist eine perspektivische Ansicht einer hochintegrier ten Halbleiter-Speichervorrichtung.

Ein Paar von Transistoren T1 und T2 wird zwischen Feldoxid- Bereichen 12 auf einen Halbleiter 10 mit einem gemeinsamen Drain-Bereich 16 ausgebildet. Jeder Transistor ist mit einen Source-Bereich 14 und einer Gate-Elektrode 18 versehen. Bei der vorliegenden Ausführungsform sind die Gate-Elektroden 18 er streckt, damit sie als Wortleitung verwendet werden können, und eine Bit-Leitung 20 ist mit dem Drain-Bereich 16 verbunden, und eine Speicherelektrode S1 bzw. S2 ist mit dem Source-Bereich 14 des Transistors T1 bzw. T2 verbunden.

Jede Speicherelektrode ist durch ein Stück einer leitenden Schicht gebildet, auf deren Oberfläche unregelmäßig geformte Löcher regellos eingegraben sind, was das Aussehen einer Honig wabe vermittelt. Die Speicherelektroden definieren Speicherzel lenbereiche und sind mit dem Source-Bereich 14 eines jeden eine Speicherzelle bildenden Transistors verbunden und erstrecken sich seitlich über die Feldoxid-Bereiche 12 in der einen Rich tung und über die Bit-Leitung 20 in der anderen Richtung.

In definierten Speicherzellenbereichen können also die Speicherelektroden S1 und S2 die effektive Fläche des Kondensa tors zur Speicherung von Ladungen um die freigelegte Oberfläche der auf der Oberfläche und im Inneren der leitenden Schicht ausgebildeten offenen Löcher ausweiten. Da die Anzahl der Löcher durch eine Kombination verschiedener Aspekte für die Herstellung von Blasen unabhängig von der Minimum-Design-Regel gesteuert wird, läßt sich eine Zellenkondensatorstruktur gewinnen, die die Beschränkung der Design-Regel überwindet.

Fig. 2 ist eine Draufsicht einer hochintegrierten Halblei ter-Speichervorrichtung, wobei der mit kurzen unterbrochenen Linien dargestellte und horizontal verlaufende Abschnitt ein Maskenmuster P1 zur Definition eines aktiven Bereiches, der mit langen unterbrochenen Linien dargestellte Bereich ein Maskenmu ster P2 zur Ausbildung einer Wortleitung, der mit einer durch gehenden Linie dargestellte und zwei sich kreuzende diagonale Linien aufweisende Abschnitt ein Maskenmuster P3 zur Ausbildung eines Kontaktloches, die mit einer strichpunktierten Linie dar gestellten Abschnitte, die in horizontaler Richtung verlaufen und eine ausgeweitete bzw. erstreckte Mitte aufweisen, damit sie das Maskenmuster P3 zusammen mit seinem parallelen Gegenstück einschließen, ein Maskenmuster P4 zur Ausbildung von Bit-Leitun gen und die durch strichdoppelpunktierte Linien und schraffiert angegebenen Abschnitte, die einander in Bezug auf das Maskenmu ster P3 gegenüberliegen, ein Maskenmuster P5 zur Definition von Speicherelektroden sind.

Unter Bezugnahme auf die Fig. 3A-3E, welche eine Herstellungsprozeßsequenz anhand eines Vertikalschnittaufbaus Längslinie A-A′ der Fig. 2 zeigen, wird nun eine Ausführungsform des Herstellungsprozesses für eine hochintegrierte Halbleiter- Speichervorrichtung beschrieben.

Zunächst zeigt Fig. 3A einen Prozeß zur Aufschichtung einer ersten leitenden Schicht 30 und eines Maskenmaterials 40 auf dem Halbleitersubstrat 10, auf welchem Transistoren mit einem ge meinsamen Drain-Bereich 16 und einem jeweils eigenen Source- Bereich 14 und einer eigenen Gate-Elektrode 18 und ebenso die Bit-Leitung 20 auf dem Drain-Bereich 16 bereits ausgebildet sind, und zur Abscheidung eines Fremdstoffes 50 auf dem Masken material. Die erste leitende Schicht 30, etwa eine fremdstoff dotierte polykrystalline Schicht, wird auf der gesamten Ober fläche des Halbleitersubstrats 10 in einer Dicke von 300 nm bis 1000 nm abgeschieden und dient zur schließlichen Ausbildung der Speicherelektroden. Genauer ist eine Dicke von 400 nm bis 600 nm wünschenswert. Danach wird das Maskenmaterial 40 auf der ersten leitenden Schicht in einer Dicke von 50 nm bis 300 nm abgeschie den und wird Blasen enthalten, die erzeugt werden, wenn ein Fremdstoff diffundiert wird. Als Maskenmaterial wird beispiels weise BPSG (Bor-Phosphor-Silikat-Glas) verwendet.

Der Fremdstoff 50 ist P₂O₅ (Phosphorpentoxid), welches durch chemische Reaktion von zwei Stoffen unter Zufuhr von ther mischer Energie zu POCl₃ (Phosphoroxichlorid) und O₂ erzeugt und durch thermische Energie, die dem Substrat nach Abscheiden des Maskenmaterials, d. h. des BPSG-Films zugeführt wird, diffundiert wird.

Experimentell ist bekannt, daß Blasen innerhalb des BPSG- Films bei der Diffusion erzeugt werden und in Form und Anzahl gemäß der zugeführten thermischen Energie, der Diffusionsdauer und der Menge an Fremdstoff variieren. In diesem Fall können die Größen der Blasen durch Beschichten des BPSG-Films mit einem (nicht gezeigtem) anderen Material wie etwa polykristallinem Silizium in einer Dicke von 50 nm bis 200 nm gesteuert werden. Dies liegt daran, daß der Fremdstoff dann den BPSG-Film nur durch das zusätzliche Material hindurch erreichen kann.

Fig. 3B zeigt erzeugte Blasen 100 im Maskenmaterial 40a, d. h. den blasenerfüllten BPSG-Film. Die bei der Diffusion zu geführte thermische Energie führt den BPSG-Film in einen ge schmolzenen Zustand über, wodurch die Dicke des durch die Blasen eingenommenen Volumens erhöht und so eine unebene Oberfläche, wie in der Zeichnung gezeigt, gebildet wird.

Fig. 3C zeigt einen Prozeß zum Öffnen der Blasen, so daß regellos unregelmäßig geformte Löcher in der Oberfläche der ersten leitenden Schicht erzeugt werden, und zum nachfolgenden anisotropen Ätzen der ersten leitenden Schicht. Die Blasen 100 werden durch Rückätzen des BPSG-Films geöffnet. Der Rückätz schritt wird dabei ausgeführt, bis die Formen der Blasen, die mit der ersten leitenden Schicht 30 in Berührung waren, zu Halbkugeln werden, um so Teile der ersten leitenden Schicht zwischen verbleibenden Abschnitten des Maskenmaterials freizule gen.

Danach wird auf der gesamten Oberfläche der ersten leiten den Schicht ein anisotropes Ätzen durchgeführt, um einen Teil der ersten leitenden Schicht unter Verwendung des verbleibenden Maskenmaterials 40a als Maske zu entfernen, so daß unregelmäßig geformte zylindrische Löcher regellos in der ersten leitenden Schicht 30a ausgebildet werden.

Fig. 3D zeigt einen Prozeß zum Entfernen des verbleibenden Maskenmaterials 40a und Ausbilden einer Speicherelektrode 30b unter Verwendung des Maskenmusters P5. Nachdem das verbleibende Maskenmaterial durch Naßätzung entfernt ist, wird ein isotropes Ätzen unter Verwendung des Maskenmusters P5 durchgeführt und damit eine Speicherelektrode 30b für jede Zelle ausgebildet.

Fig. 3E zeigt einen Prozeß zum Ausbilden eines dielektri schen Films 60 und einer Plattenelektrode 70. Ein dielektrischer Film wird durch Beschichten der gesamten Oberfläche der Spei cherelektrode mit einem dielektrischen Material einer hohen Dielektrizitätskonstanten, beispielsweise Ta₂O₅, ausgebildet. Danach wird eine Plattenelektrode 70 durch Abscheiden einer zweiten leitenden Schicht, etwa eines fremdstoffdotierten poly kristallinen Siliziums, ausgebildet. Damit sind Kondensatoren C1 und C2 einer hochintegrierten Halbleiter-Speichervorrichtung, welche die Speicherelektrode 30b den dielektrischen Film 60 und die Plattenelektrode 70 umfassen, fertiggestellt.

Fig. 4 ist eine Vertikalschnittansicht einer weiteren Aus führungsform. Bei dieser Ausführungsform wird selbst die Unter seite der Speicherelektrode als wirksame Fläche des Kondensators verwendet, so daß eine noch etwas größere Kapazität als bei der oben beschriebenen Ausführungsform erzielt wird.

Diese Ausführungsform umfaßt ferner eine eingeebnete Schicht 90, eine Ätzsperrschicht 92 und eine (nicht gezeigte) Isolationsschicht auf der Oberseite des Halbleitersubstrats. Nach Durchführung der in den Fig. 3A bis 3D gezeigten Schrit te zur Ausbildung eines Speicherelektrodenmusters wird die Iso lationsschicht auf der Ätzsperrschicht 92 entfernt und damit eine Kapazitätserhöhung erzielt.

Fig. 5 ist eine Vertikalschnittansicht einer weiteren Aus führungsform ohne die eingeebnete Schicht 90 der Fig. 4. Diese Ausführungsform nutzt ebenfalls die Unterseite der Speicherelek trode als wirksame Kapazitätsfläche aus, die Unterseite der Speicherelektrode ist aber nun längs einer unebenen Fläche aus gebildet.

Fig. 6 ist eine Vertikalschnittansicht einer weiteren Aus führungsform. Da die Bit-Leitung 20 als eingeebnete Bit-Leitung 20a ausgebildet ist, kann der Widerstand in der Bit-Leitung vermindert und damit die Arbeitscharakteristik verbessert wer den.

Bei den Ausführungsformen einer hochintegrierten Halblei ter-Speichervorrichtung wird eine Speicherelektrode unter Aus nutzung von Blasen ausgebildet, die bei der Fremdstoffdiffusion erzeugt werden, so daß eine große Zellenkapazität unabhängig von der Minimum-Design-Regel erzielt werden kann. Außerdem ist die Anzahl der Ätzschritte vermindert, die im Herstellungsprozeß des vollständigen Kondensators verwendet werden, was die Beschädi gungen durch die wiederholten Ätzschritte an den auf dem Sub strat bereits ausgebildeten Teilen der Vorrichtung vermindert. Da ferner die Zellenkapazität unter der Steuerung durch die bei der Fremdstoffdiffusion zugeführte Wärmeenergie, die Fremdstoff menge und die Diffusionszeit steht, ist der Prozeß zur Ausbil dung eines Kondensators einfach. Die Zunahme an Zellenkapazität, die sie für DRAM-Zellen von 64Mb oder mehr geeignet macht, läßt sich daher leicht erzielen.

Claims

1. Hochintegrierte Halbleiter-Speichervorrichtung mit Speicherzellen in Matrixform auf einem Halbleitersubstrat, wobei jede Speicherzelle aus einem Transistor und einem Kondensator besteht und der Kondensator eine Speicherelektrode (30b), welche eine für eine Zelle definierte leitende Schicht ist, in Berüh rung mit einem Source-Bereich (14) des Transistors, einen di elektrischen Film (60), der die gesamte Oberfläche der Speicher elektrode (30b) bedeckt und eine auf dem dielektrischen Film (60) ausgebildete Plattenelektrode (70) aufweist, dadurch gekennzeich net, daß die Speicherelektrode (30b) an regellosen Stellen von ihrer Oberseite ausgehende, unregelmäßig geformte quasizylindrische Löcher enthält.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Unterseite der Speicherelektrode (30b) eingeebnet ist.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Unterseite der Speicherelektrode (30b) längs den Oberflächen von unter ihr liegenden peripheren Elemente uneben geformt ist.

4. Vorrichtung nach Anspruch 2 oder 3, dadurch gekennzeich net, daß ein Teil der Plattenelektrode (70) an der Unterseite der Speicherelektrode (30b) ausgebildet ist.

5. Verfahren zur Herstellung einer Vorrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch folgende Verfahrensschritte:
Abscheiden der leitenden Schicht (30) über dem mit darauf ausgebildeten Transistoroen versehenen Halbleitersubstrat (10),
Abscheiden eines Maskenmaterials (40) auf der leitenden Schicht (30),
Abscheiden eines Fremdstoffes (50) auf dem Maskenmaterial (40), welcher bei Eindiffundieren in das Maskenmaterial in diesem Blasen (100) erzeugt,
Erwärmen des Halbleitersubstrats mit dem darauf abgeschiedenen Fremdstoff, um das Maskenmaterial (40a) in den Fremdstoff einzudiffundieren und damit in dem Maskenmaterial (40a) die Blasen (100) zu erzeugen,
Rückätzen des Maskenmaterials auf eine bestimmte Tiefe, so daß die Blasen geöffnet werden und Teile der leitenden Schicht (30), die nicht vom Rest des Maskenmaterials (40a) be deckt sind, freigelegt werden,
anisotropes Ätzen der ersten leitenden Schicht (30) auf eine bestimmte Tiefe unter Verwendung des Rests des Maskenmate rials (40a) als Maske zur Ausbildung einer Anzahl der Löcher,
Entfernen des Rests des Maskenmaterials (40a),
Definieren der leitenden Schicht (30a) als Speicherelektrode (30b) durch einen photolitographischen Prozeß,
Ausbilden eines dielektrischen Films (60) auf der Speicher elektrode (30b) und
Abscheiden einer weiteren leitenden Schicht auf dem dielek trischen Film (60) zur Ausbildung der Plattenelektrode (70).

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die erste leitende Schicht (30) fremdstoffdotiertes polykristallines Silizium ist.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Dicke der ersten leitenden Schicht (30) 400 nm bis 600 nm beträgt.

8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Masken material (40) BPSG ist.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Dicke des BPSG 50 nm bis 300 nm beträgt.

10. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der Ver fahrensschritt der Abscheidung von Fremdstoff ein Verfahrensschritt ist, in welchem POCl₃ mit O₂ zu P₂O₅ reagiert.

11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Ver fahrensschritt der Fremdstoffdiffusion ausgeführt wird, nachdem eine polykristalline Siliziumschicht auf dem BPSG-Film abgeschieden ist.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Dicke der polykristallinen Siliziumschicht 50 nm bis 200 nm beträgt.