DE4031414A1 - METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE - Google Patents
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Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitervorrichtung, und richtet sich insbesondere auf ein Verfahren zur Herstellung eines Kondensators einer ultrahöchstintegrierten Halbleiterspei chervorrichtung.The invention relates to a method for Manufacture of a semiconductor device, and directed in particular to a method for producing a Capacitor of an ultra-high integrated semiconductor memory device.
Seit kurzem wird bei Halbleiterspeichervorrichtungen, wie einem DRAM, ein 4M DRAM massengefertigt und ein 16M DRAM umfangreich erforscht. Mit anderen Worten, die durch das 4M DRAM dargestellte Submikron-Stufe wird eröffnet und die dreidimensionale Vorrichtungsstruktur zusätzlich zu der Verfeinerung durch die herkömmliche proportionale Reduktion eingeführt.Recently, semiconductor memory devices, like a DRAM, a 4M DRAM mass-produced and a 16M DRAM extensively researched. In other words, through the 4M Submicron level shown in DRAM is opened and the three-dimensional device structure in addition to that Refinement through conventional proportional reduction introduced.
Gemäß dem Speicherzellenaufbau wurden beim DRAM die typischen dreidimensionale Strukturen, wie der Grabentyp und der Stapeltyp, ausgedehnt erforscht. Der Grabentyp wird hergestellt, indem ein Kondensator im Inneren einer auf dem Halbleitersubstrat vorgesehenen Nut ausgebildet wird, während der Stapeltyp hergestellt wird, indem ein Kondensator durch dreidimensionales Aufschichten der leitenden Schichten auf der Oberfläche des Halbleitersubstrats ausgebildet wird. Verglichen mit dem Stapeltyp hat der Grabentyp die ebenere Oberfläche, was zu Vorteilen bei der Lithographie führt. Er ist aber insofern nachteilig, als sich die Betriebsspannung durch Leckströme und Durchlöcherungen zwischen benachbarten Gräben und durch Elektron-Lochpaare, die durch im Substrat übertragene -Teilchen erzeugt werden, ändert. Der Stapeltyp wird durch Aufschichten von Elementschichten auf dem Substrat ausgebildet, so daß die Herstellungsprozeßfolge einfacher als beim Grabentyp ist, und außerdem hat er nicht die genannten Nachteile des Grabentyps. Insofern ist der Stapeltyp vorteil haft verglichen mit dem Grabentyp.According to the memory cell structure, the typical three-dimensional structures, such as the trench type and the stack type, extensively researched. The trench type is made by placing a capacitor inside one on the Semiconductor substrate provided groove is formed while the stack type is made by a capacitor through three-dimensional layering of the conductive layers the surface of the semiconductor substrate is formed. Compared to the stack type, the trench type has the flatter one Surface, which leads to advantages in lithography. He but is disadvantageous in that the operating voltage through leakage currents and perforations between neighboring ones Trenches and through electron-hole pairs that pass through in the substrate transferred particles are generated changes. The stack type is achieved by layering element layers on the substrate trained so that the manufacturing process sequence easier than is in the trench type, and besides, he does not have the mentioned Disadvantages of the trench type. In this respect, the stack type is advantageous compared to the trench type.
Zur Erzielung der erforderlichen effektiven Kapazität im beschränkten Zellenbereich muß der Stapeltyp den Kondensator bereich maximal ausnützen. Beim herkömmlichen Stapeltyp bedeckt ein dünner Isolationsfilm die obere und die seitliche Oberfläche der Speicherelektrodenschicht, und die Platten elektrodenschicht wird dann darauf ausgebildet. Um eine gleiche effektive Kapazität oder mehr im beschränkten Zellenbereich bei zur Erzielung von VLSI abnehmender Zellengröße aufrechtzuerhalten, sollte die Höhe der überein ander gestapelten Schichten größer sein. Dies hat als Nachteil zur Folge, daß sich die Topographie der Gesamtvor richtung verschlechtert.To achieve the required effective capacity in the limited cell area, the stack type must be the capacitor Make maximum use of the area. With the conventional stack type a thin insulation film covers the top and the side Surface of the storage electrode layer, and the plates electrode layer is then formed thereon. To one same effective capacity or more in the limited Range of cells decreasing to achieve VLSI Maintaining cell size should match the height of the on the stacked layers. This has as Disadvantage that the topography of the total direction worsened.
Es ist eine Aufgabe der Erfindung, ein Herstellungsver fahren für eine eine größere effektive Kapazität liefernde Halbleitervorrichtung zu schaffen, bei welcher die Platten elektrodenschicht selbst die Unterseite der Speicherelektro denschicht des Kondensators umgibt und mit welcher sich das Problem der herkömmlichen Technik lösen läßt. It is an object of the invention, a manufacturing ver drive for a greater effective capacity supplying To provide a semiconductor device in which the plates Electrode layer itself the bottom of the storage electro layer of the capacitor and with which the Can solve the problem of conventional technology.
Ferner ist Ziel der Erfindung die Schaffung eines Herstellungsverfahrens für die Halbleitervorrichtung, mit welchem sich die auch die Unterseite der Speicherelektroden schicht umgebende Plattenelektrodenschicht einfach ohne zusätzliche Maske ausbilden läßt.Furthermore, the aim of the invention is to create a Manufacturing method for the semiconductor device, with which is also the bottom of the storage electrodes layer surrounding plate electrode layer simply without can form additional mask.
Ein weiteres Ziel der Erfindung ist die Schaffung eines Herstellungsverfahrens für die Halbleitervorrichtung, welches die Herstellung von DRAMs von 16M Bit oder mehr ermöglicht.Another object of the invention is to create a Manufacturing method for the semiconductor device, which enables the production of DRAMs of 16M bits or more.
Hierzu schlägt die Erfindung ein Verfahren zur Herstel
lung einer Halbleitervorrichtung mit Speicherzellen, von
denen jede aus einem Transistor und einem Stapelkondensator
besteht, vor, welches folgende Verfahrensschritte umfaßt:
Ausbilden des Transistors auf einem Halbleitersubstrat
nach dem kommerziellen Transistorherstellungsverfahren und
nachfolgendes Abscheiden einer Zwischenschicht-Isolations
schicht auf der gesamten Oberfläche,
Abscheiden einer ersten leitenden Schicht auf der
gesamten Oberfläche der Zwischenschicht-Isolationsschicht und
nachfolgendes Ausbilden eines Ätzmusters unter Verwendung
einer Maske und gleichzeitiges vertikales Ätzen der ersten
leitenden Schicht zur Ausbildung eines bestimmten Musters
derselben,
horizontales Überätzen des sich ergebenden Musters der
ersten leitenden Schicht über einen Naßätzprozeß unter
Verwendung des zum vertikalen Ätzen der ersten leitenden
Schicht verwendeten Ätzmusters,
Abscheiden eines dünnen ersten Isolationsfilms auf der
gesamten Oberfläche des Aufbaus, in welchem die horizontal
überätzte erste leitende Schicht ausgebildet ist und
nachfolgendes Abscheiden einer zweiten leitenden Schicht in
einer Dicke, die ausreicht, den ersten Isolationsfilm zu
schützen,
vertikales Ätzen der zweiten leitenden Schicht, des
dünnen ersten Isolationsfilms und der Zwischenschicht
Isolationsschicht unter Verwendung der beim Ätzen der ersten
leitenden Schicht verwendeten Maske, so daß ein erstes
Kontaktloch zum Kontaktieren des Transistors ausgebildet
wird,
zusätzliches Abscheiden des gleichen Materials wie das
der zweiten leitenden Schicht in einer bestimmten Dicke auf
der gesamten Oberfläche des Aufbaus, in welchem das Kontakt
loch ausgebildet ist,
Ausbilden eines Ätzmusters unter Verwendung einer Maske
und vertikales Ätzen der zweiten leitenden Schicht zur
Ausbildung eines bestimmten Musters derselben,
horizontales Überätzen der zweiten leitenden Schicht
über den Naßätzprozeß unter Verwendung des für das vertikale
Ätzen der zweiten leitenden Schicht verwendeten Ätzmusters,
Abscheiden eines dünnen zweiten Isolationsfilms auf der
gesamten Oberfläche des Aufbaus nach Entfernen des Ätzmusters
der zweiten leitenden Schicht und nachfolgendes Abscheiden
einer dritten leitenden Schicht in einer Dicke, die den
zweiten Isolationsfilm schützt,
Freilegen einer Teiloberfläche der ersten leitenden
Schicht durch vertikales Ätzen der dritten leitenden Schicht
und des dünnen zweiten Isolationsfilms unter Anwendung der
beim Ätzen der zweiten leitenden Schicht verwendeten Maske,
und
zusätzliches Abscheiden der gleichen Materialien wie die
der dritten leitenden Schicht in einer bestimmten Dicke auf
der gesamten Oberfläche des Aufbaus, in welcher die Teilober
fläche der ersten leitenden Schicht freigelegt ist.To this end, the invention proposes a method for producing a semiconductor device with memory cells, each of which consists of a transistor and a stacked capacitor, which comprises the following method steps:
Forming the transistor on a semiconductor substrate according to the commercial transistor manufacturing process and subsequent deposition of an interlayer insulation layer on the entire surface,
Depositing a first conductive layer on the entire surface of the interlayer insulation layer and then forming an etch pattern using a mask and simultaneously vertically etching the first conductive layer to form a specific pattern thereof,
horizontally overetching the resulting pattern of the first conductive layer through a wet etch process using the etch pattern used to vertically etch the first conductive layer,
Depositing a thin first insulation film on the entire surface of the structure in which the horizontally overetched first conductive layer is formed and subsequently depositing a second conductive layer in a thickness sufficient to protect the first insulation film,
vertically etching the second conductive layer, the thin first insulation film and the intermediate layer of insulation layer using the mask used in the etching of the first conductive layer, so that a first contact hole is formed for contacting the transistor,
additionally depositing the same material as that of the second conductive layer in a certain thickness on the entire surface of the structure in which the contact hole is formed,
Forming an etch pattern using a mask and vertically etching the second conductive layer to form a certain pattern thereof,
horizontally overetching the second conductive layer via the wet etching process using the etching pattern used for the vertical etching of the second conductive layer,
Depositing a thin second insulation film on the entire surface of the structure after removing the etching pattern of the second conductive layer and subsequently depositing a third conductive layer in a thickness that protects the second insulation film,
Exposing a partial surface of the first conductive layer by vertically etching the third conductive layer and the thin second insulation film using the mask used in etching the second conductive layer, and
additional deposition of the same materials as that of the third conductive layer in a certain thickness on the entire surface of the structure in which the partial surface of the first conductive layer is exposed.
Durch die Anpassung des obigen Herstellungsverfahrens kann mit dem gleichen Maskierungsprozeß wie beim herkömm lichen Verfahren, ohne daß eine zusätzliche Maske verwendet wird, selbst die Unterseite der Speicherelektrodenschicht als effektiver Bereich des Kondensators verwendet werden.By adapting the above manufacturing process can with the same masking process as the conventional process without using an additional mask is considered even the bottom of the storage electrode layer effective range of the capacitor can be used.
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden, in Verbindung mit der beigefügten Zeichnung vorgenommenen Beschreibung.Further features and advantages of the invention result from the following, in conjunction with the attached Drawing description made.
Auf dieser veranschaulichen Fig. 1A bis 1H die Herstellungsschrittfolge für einen herkömmlichen 4M DRAM des Stapeltyps undIn this illustrate Figs. 1A to 1H, the manufacturing sequence of steps for a conventional 4M DRAM stack type and
Fig. 2A bis 2M die verbesserte Herstellungsschrittfolge für den ultrahöchstintegrierten DRAM gemäß der Erfindung. Figs. 2A to 2M improved manufacturing step sequence for ultra large scale integrated DRAM according to the invention.
Gemäß Fig. 1A ist auf einem mit einem P-Fremdstoff, etwa Bor, schwach dotierten Halbleitersubstrat 1 eine P-Wanne 2 durch Ionenimplantation eines P-Fremdstoffs ausgebildet. Ein aktiver Bereich 3 ist durch einen Photolithographieprozeß definiert. Nach einer erneuten Anwendung einer Ionenimplanta tion des P-Fremdstoffs auf einen Trennbereich 4 wird durch thermische Oxidation nach der LOCOS-Methode eine Feldoxid schicht 5 aufgewachsen. Durch diese thermische Oxidation wird die P-Wanne 2 tiefer in das Halbleitersubstrat 1 ausgeweitet, und eine P⁺-Kanal-Sperrionenschicht 6 wird direkt unter der Feldoxidschicht 5 ausgebildet. Im aktiven Bereich 3 wird eine polykristalline Siliziumschicht, die mit einem N-Fremdstoff, etwa Phosphor (P) dotiert ist unter Ausbildung des dünnen Gate-Oxidfilms 7 auf der gesamten Oberfläche abgeschieden. Die polykristalline Siliziumschicht wird mittels des kommerziellen Photolithographieprozesses zur Ausbildung der Wortleitungs-Leitungsschicht 8, die in vertikaler Richtung verläuft, geätzt. Diese Wortleitungs-Leitungsschicht 8 dient im aktiven Bereich 3 als Gate-Elektrodenschicht und auf der Feldoxidschicht 5 als leitende Schicht zur Verbindung der Gate-Elektrodenschichten. Eine Ionenimplantation eines N⁺- Fremdstoffes, etwa von P, wird auf der gesamten die Wortlei tungs-Leitungsschicht 8 aufweisenden Oberfläche des Aufbaus durchgeführt, so daß auf die Gate-Elektrodenschicht selbst ausgerichtete N⁺-Ionenschichten 9a und 9b im aktiven Bereich 3 ausgebildet werden. Die N⁺-Ionenschicht 9a zwischen der Feldoxidschicht 5 und der Gate-Elektrodenschicht 8 dient dabei als Source-Elektrodenschicht und die N⁺-Ionenschicht 9b zwischen Gate-Elektrodenschichten 8 als Drain-Elektroden schicht. Wie oben beschrieben, wird eine Zwischenschicht- Isolationsschicht 10, wie etwa HTO (Hochtemperaturoxid), auf der gesamten Oberfläche des Aufbaus, in welcher ein NMOS- Transistor ausgebildet ist, auf der Oberfläche der P-Wanne 2 ausgebildet.Referring to FIG. 1A is formed with a P-type impurity, such as boron, lightly doped semiconductor substrate 1, a P-type well 2 by ion implantation of a P-type impurity on a. An active area 3 is defined by a photolithography process. After reapplying an ion implantation of the P foreign substance to a separation area 4 , a field oxide layer 5 is grown by thermal oxidation according to the LOCOS method. This thermal oxidation expands the P-well 2 deeper into the semiconductor substrate 1 and a Pub-channel barrier ion layer 6 is formed directly under the field oxide layer 5 . In the active region 3 , a polycrystalline silicon layer which is doped with an N-impurity, for example phosphorus (P), is deposited on the entire surface to form the thin gate oxide film 7 . The polycrystalline silicon layer is etched by means of the commercial photolithography process to form the word line conduction layer 8 , which runs in the vertical direction. This word line conduction layer 8 serves as a gate electrode layer in the active region 3 and as a conductive layer on the field oxide layer 5 for connecting the gate electrode layers. An ion implantation of an N⁺ foreign substance, for example of P, is carried out on the entire surface of the structure having the word line line layer 8 , so that self-aligned N⁺ ion layers 9 a and 9 b in the active region 3 on the gate electrode layer be formed. The N⁺ ion layer 9 a between the field oxide layer 5 and the gate electrode layer 8 serves as the source electrode layer and the N⁺ ion layer 9 b between the gate electrode layers 8 as the drain electrodes. As described above, an interlayer insulation layer 10 such as HTO (high temperature oxide) is formed on the entire surface of the structure in which an NMOS transistor is formed on the surface of the P-well 2 .
Bezugnehmend auf Fig. 1B wird zur Abdeckung der gesamten Oberfläche des Aufbaus, in welchem die Zwischenschicht- Isolationsschicht 10 ausgebildet ist, mit Resist 11 und zur Ausbildung eines Kontaktlochs 12 auf der Oberfläche der als Source-Elektrodenschicht vorgesehenen N⁺-Ionenschicht 9a die Zwischenschicht-Isolationsschicht 10 nach dem kommerziellen Photolithographieprozeß vertikal geätzt.Referring to Fig. 1B of the structure in which the interlayer is used to cover the entire surface is formed insulating layer 10, resist 11 and to form a contact hole 12 on the surface of which is provided as source electrode layer N⁺ ions layer 9 a, the intermediate layer Isolation layer 10 etched vertically after the commercial photolithography process.
Bezugnehmend auf Fig. 1C wird nach Ausbildung des Kontaktlochs 12 das Resist 11 entfernt und danach eine polykristalline Siliziumschicht 13 in einer Dicke von 150 bis 200 nm nach dem LPCVD-Verfahren abgeschieden.Referring to Fig. 1C of the contact hole 12, the resist 11 is removed and then a polycrystalline silicon layer 13 nm in a thickness of 150 to 200 by the LPCVD process is deposited after formation.
Gemäß Fig. 1D wird zur Abdeckung der gesamten Oberfläche der polykristallinen Siliziumschicht 13 mit Resist 14 und zur Ausbildung der Speicherelektrodenschicht die polykristalline Siliziumschicht 13 nach dem kommerziellen Photolithographie prozeß vertikal geätzt. Dementsprechend verbleibt die polykristalline Siliziumschicht 13 zwischen einem Paar von Wortleitungs-Leitungsschichten 8, gebildet durch die auf dem aktiven Bereich 3 angeordnete Gate-Elektrodenschicht und die auf der Feldoxidschicht 5 angeordnete leitende Schicht, als die Speicherelektrodenschicht.Referring to FIG. 1D, the polycrystalline silicon layer 13 with the resist 14 and for forming the storage electrode layer, the polycrystalline silicon layer to cover the entire surface 13 after the commercial photolithography process etched vertically. Accordingly, the polycrystalline silicon layer 13 remains between a pair of word line conduction layers 8 formed by the gate electrode layer arranged on the active region 3 and the conductive layer arranged on the field oxide layer 5 as the storage electrode layer.
Gemäß Fig. 1E wird nach dem Ausbilden der Speicherelek trodenschicht ein dünner Isolationsfilm 15 mit einer Dicke von 6 bis 8 nm auf der gesamten Oberfläche des Aufbaus abgeschieden. Dieser Isolationsfilm 15 wird durch einen geschichteten Film aus einem thermischen Oxidfilm und einem Nitridfilm, beispielsweise einen ONO-Film (Silizium-Oxid, Silizium-Nitrid, Silizium-Oxid) gebildet. Dieser Isolations film dient als dielektrischer Film des Kondensators.Referring to FIG. 1E, after forming the Speicherelek trodenschicht a thin insulating film 15 having a thickness of 6 to 8 nm on the entire surface of the structure is deposited. This insulation film 15 is formed by a layered film made of a thermal oxide film and a nitride film, for example an ONO film (silicon oxide, silicon nitride, silicon oxide). This insulation film serves as the dielectric film of the capacitor.
Gemäß Fig. 1F wird eine N⁺-dotierte polykristalline Siliziumschicht 16 mit einer Dicke von 150 bis 200 nm auf der gesamten Oberfläche des Isolationsfilms 15 nach dem LPCVD- Verfahren abgeschieden. Diese polykristalline Siliziumschicht 16 dient als die Plattenelektrodenschicht des Kondensators.According to Figure 1F. An N⁺-type polycrystalline silicon layer 16 having a thickness of 150 to 200 nm on the entire surface of the insulating film deposited by the LPCVD method 15. This polycrystalline silicon layer 16 serves as the plate electrode layer of the capacitor.
Gemäß Fig. 1G wird zur Isolation der Plattenelektroden schicht um das Bitleitungs-Kontaktloch herum der Aufbau mit Resist 17 bedeckt und die polykristalline Siliziumschicht 16 dann mit dem kommerziellen Photolithographieprozeß vertikal geätzt.Referring to FIG. 1G of the plate electrodes is used for insulation layer 16 is then etched, the structure with resist 17 is covered and the polycrystalline silicon layer with the commercial photolithography process to the vertical bit line contact hole.
Bezugnehmend auf Fig. 1H wird gemäß der kommerziellen Herstellungsschrittfolge eines 4M DRAM eine Glasflußschicht 18, etwa ein BPSG-Film (Borphosphorsilikatglas) abgeschieden, um die Oberfläche einzuebnen, und ein Bitleitungs-Kontaktloch 19 wird auf der Oberfläche der N⁺-Ionenschicht 9b nach dem kommerziellen Photolithographieprozeß ausgebildet. Danach, nach Ausbildung einer Bit-Leitung 20 nach einem kommerziellen Metallisierungsprozeß, folgt die Abdeckung mit einem Passivierungsfilm 21, wonach der Chip nach dem kommerziellen Herstellungsverfahren vollendet ist.Referring to Fig. 1H, according to the commercial manufacturing sequence of a 4M DRAM, a glass flow layer 18 , such as a BPSG film (borophosphosilicate glass) is deposited to flatten the surface, and a bit line contact hole 19 is made on the surface of the N⁺ ion layer 9 b the commercial photolithography process. After that, after forming a bit line 20 after a commercial metallization process, it is covered with a passivation film 21 , after which the chip is finished according to the commercial manufacturing process.
Obige Herstellungsprozeßfolge wurde nur in Verbindung mit den Grundprozessen zur Erzielung des dargestellten Aufbaus erläutert, während einige Prozesse aus Gründen der Einfachheit in der Erläuterung weggelassen wurden.The above manufacturing process sequence was only in connection with the basic processes to achieve the presented Construction explained while some processes for the sake of Simplicity in explanation has been omitted.
Unter Bezugnahme auf die Fig. 2A bis 2L wird nun die Herstellungsprozeßfolge gemäß der Erfindung erläutert. Bei der Herstellungsprozeßfolge gemäß der Erfindung wird unter Verwendung der gleichen Anzahl von Masken wie beim Herstel lungsprozeß für einen 4M DRAM-Zellen-Kondensator die Plattenelektrodenschicht so angeordnet, daß sie auch die Unterseite der Speicherelektrodenschicht unter gleichzeitiger Zwischenlage der Isolationsfilmschicht zwischen diesen umgibt, um so die effektive Kapazität der Speicherzelle zu erhöhen. Auf diese Weise wird in einfacher Weise ein 16M DRAM erzielt, indem die proportional verminderten Abmessungen eines 4M DRAM verwendet werden.Referring to Figs. 2A to 2L the manufacturing process sequence of the invention will now be explained according to. In the manufacturing process sequence according to the invention, using the same number of masks as in the manufacturing process for a 4M DRAM cell capacitor, the plate electrode layer is arranged so that it also surrounds the underside of the storage electrode layer with the insulation film layer interposed therebetween, so as to to increase the effective capacity of the memory cell. In this way, a 16M DRAM is easily achieved using the proportionally reduced dimensions of a 4M DRAM.
Gemäß Fig. 2A wird nach Ausführung des unter Bezugnahme auf Fig. 1A beschriebenen Prozesses eine N⁺-dotierte polykristalline Siliziumschicht 30, die als erste leitende Schicht dient, auf der gesamten Oberfläche des sich ergeben den Aufbaus in einer Dicke von 150 bis 200 nm nach dem LPCVD- Verfahren abgeschieden.According to FIG. 2A, after the process described with reference to FIG. 1A has been carried out, an N poly-doped polycrystalline silicon layer 30 , which serves as the first conductive layer, is formed on the entire surface of the resulting structure in a thickness of 150 to 200 nm the LPCVD process.
Gemäß Fig. 2B werden zur Ausbildung der polykristallinen Siliziumschicht 30 in einem bestimmten Muster die polykri stalline Siliziumschicht 30 mit Resist 31 abgedeckt, die Kontaktlochmaske angewandt und das Resist 31 sowie die polykristalline Siliziumschicht 30 nach dem herkömmlichen kommerziellen Photolithographieprozeß vertikal geätzt.Referring to FIG. 2B, the polykri stalline silicon layer for forming the polycrystalline silicon layer 30 in a particular pattern covered 30 with the resist 31, the contact hole mask applied, and the resist 31 and the polycrystalline silicon layer is etched vertically 30 according to the conventional commercial process of photolithography.
Gemäß 2C wird folgend auf das vertikale Ätzen ein horizontales Ätzen in der polykristallinen Siliziumschicht durchgeführt, derart, daß die freigelegte Seite der resultie renden freigelegten polykristallinen Siliziumschicht 30 in einer bestimmten Tiefe unter Beibehaltung des Ätzmusters des Resists 31 im ursprünglichen Zustand horizontal geätzt wird. Nach dem Ätzen ist das verbleibende Muster der polykristal linen Siliziumschicht 30 als die Teilelektrode der Platten elektrodenschicht geschaffen, die die Unterseite der Speicherelektrodenschicht des Zellenkondensators umgeben soll.Figure 2 C is subsequent to the vertical etching carried out a horizontal etching the polycrystalline silicon layer such that the exposed side of the resultie leaders exposed polycrystalline silicon layer 30 at a certain depth, while maintaining the etching pattern of the resist 31 in the original state is etched horizontally. After the etching, the remaining pattern of the polycrystalline silicon layer 30 is created as the partial electrode of the plate electrode layer, which is intended to surround the underside of the storage electrode layer of the cell capacitor.
Gemäß Fig. 2D wird nach dem Entfernen des Resists 31 der erste dünne Isolationsfilm 32 auf der gesamten Oberfläche des resultierenden Aufbaus abgeschieden, wonach eine N⁺-dotierte polykristalline Siliziumschicht 33, die als eine zweite leitende Schicht dient, stufenweise abgeschieden wird. Im vorliegenden Fall hat der erste Isolationsfilm 32 eine Dicke von ungefähr 6 bis 8 nm, während die polykristalline Siliziumschicht 33 zum Schutz des ersten Isolationsfilms 32 im nächstfolgenden Ätzprozeß eine Dicke von etwa 30 bis 50 nm hat.According to Fig. 2D of the resist 31 is deposited, the first thin insulating film 32 on the entire surface of the resultant structure after the removal, after which an n⁺-doped polycrystalline silicon layer 33 serving as a second conductive layer, is gradually deposited. In the present case, the first insulation film 32 has a thickness of approximately 6 to 8 nm, while the polycrystalline silicon layer 33 for protecting the first insulation film 32 has a thickness of approximately 30 to 50 nm in the next etching process.
Gemäß Fig. 2E wird nach dem Abscheiden der polykristal linen Siliziumschicht 33 die gesamte Oberfläche mit Resist 34 abgedeckt, wonach die polykristalline Siliziumschicht 33, der Isolationsfilm 32 und die Zwischenschicht-Isolationsschicht 10 aufeinanderfolgend in vertikaler Richtung unter Verwendung der im Photolithographieprozeß verwendeten Kontaktlochmaske, wie sie in Fig. 2B veranschaulicht ist, geätzt werden, so daß ein Kontaktloch 12 gebildet wird, durch das dann die Speicherelektrodenschicht des Zellenkondensators mit der Source-Elektrodenschicht 9a des MOS-Transistors in Kontakt gebracht werden kann. Der Isolationsfilm 32 ist dabei im Ätzprozeß durch die polykristalline Siliziumschicht 33 der Dicke von 30 bis 50 nm geschützt.According to Fig. 2E is covered the entire surface with the resist 34 after the deposition of polykristal linen silicon layer 33, after which the polycrystalline silicon layer 33, the insulating film 32 and the interlayer insulating layer 10 sequentially in the vertical direction by using the contact hole mask used in the photolithography process, such as are illustrated in Fig. 2B, etched, so that a contact hole 12 is formed, can be brought into contact by the memory then the electrode layer of the cell capacitor with the source electrode layer 9 a of the MOS transistor. The insulation film 32 is protected in the etching process by the polycrystalline silicon layer 33 with a thickness of 30 to 50 nm.
Gemäß Fig. 2F wird nach der Ausbildung des Kontaktlochs 12 auf die Source-Elektrodenschicht 9a das Resist 34 entfernt und dann die polykristalline Siliziumschicht 33 mit einer bestimmten Dicke wie etwa 150 bis 200 nm abgeschieden.According to Fig. 2F of the contact hole 12 is then deposited on the source electrode layer 9a, the resist 34 is removed and the polycrystalline silicon layer 33 having a certain thickness, such as about 150 to 200 nm after the formation.
Gemäß Fig. 2G wird die polykristalline Siliziumschicht 33 mit Resist 35 abgedeckt, wonach die polykristalline Siliziumschicht 33 mittels der Maske der Speicherelektrode nach dem kommerziellen Photolithographieprozeß vertikal geätzt wird.Referring to FIG. 2G, the polycrystalline silicon layer 33 is covered with resist 35, after which the polycrystalline silicon layer is etched vertically by means of the mask of the storage electrode by the commercial photolithography process 33.
Gemäß Fig. 2H wird dann, folgend auf den vertikalen Ätzprozeß, die freiliegende Seitenfläche der polykristallinen Siliziumschicht 33 durch horizontales Ätzen mit einem Naßätzverfahren in einer bestimmten Tiefe horizontal geätzt.Referring to FIG. 2H is then, following etched on the vertical etching process, the exposed side surface of the polycrystalline silicon layer 33 by horizontal etching with a wet etching process at a certain depth horizontally.
Gemäß Fig. 2I wird nach dem Naßätzen das Resist 35 entfernt und danach auf der gesamten Oberfläche des verblei benden Aufbaus ein dünner zweiter Isolationsfilm 36 in einer Dicke von 6 bis 8 nm abgeschieden, wonach eine als dritte leitende Schicht dienende N⁺-dotierte polykristalline Siliziumschicht 37 in einer Dicke von beispielsweise 30 bis 50 nm zum Schutze des obigen zweiten Isolationsfilms 36 im Ätzprozeß abgeschieden wird.According to FIG. 2I, the resist 35 is removed after the wet etching and then a thin second insulation film 36 is deposited in a thickness of 6 to 8 nm on the entire surface of the remaining structure, after which an N poly-doped polycrystalline silicon layer serving as the third conductive layer 37 is deposited in a thickness of, for example, 30 to 50 nm to protect the above second insulation film 36 in the etching process.
Gemäß Fig. 2J wird die gesamte Oberfläche obiger polykristalliner Siliziumschicht 37 mit Resist 38 abgedeckt, wonach mittels der oben erwähnten Speicherelektrodenmaske eine Teiloberfläche des polykristallinen Siliziums 30 durch vertikales Ätzen der polykristallinen Siliziumschicht 37 und des zweiten Isolationsfilms 36 über den kommerziellen Photolithographieprozeß freigelegt wird.Referring to FIG. 2J the entire surface of the above polycrystalline silicon layer is covered 37 with the resist 38, after which a part surface of the polycrystalline silicon 30 by vertical etching the polycrystalline silicon layer 37 and the second insulating film is exposed 36 through the commercial process of photolithography using the above-mentioned storage electrode mask.
Gemäß Fig. 2K wird nach obigem Freilegungsprozeß das Resist 38 entfernt und die polykristalline Siliziumschicht 37 dann zu einer Dicke von 150 bis 200 nm, N⁺-dotiert, über der gesamten Oberfläche des Aufbaus nach dem LPCVD-Verfahren abgeschieden und so mit der die teilweise freiliegende Oberfläche aufweisenden polykristallinen Siliziumschicht 30 kontaktiert.According to FIG. 2K, the resist 38 is removed after the above exposure process and the polycrystalline silicon layer 37 is then N⁺-doped to a thickness of 150 to 200 nm, deposited over the entire surface of the structure by the LPCVD method and thus with the partially exposed surface contacting polycrystalline silicon layer 30 .
Gemäß Fig. 2L wird nach dem Abscheiden obiger polykri stalliner Siliziumschicht 37 die gesamte Oberfläche des Aufbaus mit Resist 39 abgedeckt, wonach die polykristallinen Siliziumschichten 37 und 30 um die Stelle herum, wo der Bit- Leitungskontakt anzuordnen ist, unter Verwendung der Maske der Plattenelektrodenschicht nach dem kommerziellen Photo lithographieprozeß vertikal geätzt werden.Referring to FIG. 2L above polykri stalliner silicon layer, using the mask of the plate electrode layer 37 covered the entire surface of the structure with resist 39 after the deposition, after which the polycrystalline silicon layers 37 and 30 where the bit line contact is to be placed around the location to the commercial photo lithography process can be etched vertically.
Gemäß Fig. 2M wird nach dem obigen Ätzprozeß die Bitleitung 20 nach dem gleichen Prozeß, wie er in Fig. 1H veranschaulicht ist, ausgebildet, womit der Herstellungspro zeß vollendet ist.Referring to FIG. 2M bit line 20, by the above etching process after the same process as is illustrated in Fig. 1H is formed, whereby the Herstellungspro is completed process.
Wie oben beschrieben, wird nach dem gegenständlichen Verfahren zur Herstellung eines Zellenkondensators eines DRAM das Herstellungsverfahren für den herkömmlichen 4M DRAM des Stapeltyps angewandt, wobei aber die obere Fläche, die seitliche Fläche sowie die untere Fläche der Speicher elektrodenschicht als effektiver Bereich ausgenutzt werden. As described above, the objective is Method for producing a cell capacitor of a DRAM the manufacturing process for the conventional 4M DRAM of Batch types applied, but with the top surface being the lateral surface as well as the lower surface of the store electrode layer can be used as an effective area.
Damit kann ausgehend von dem gegenwärtigen Herstellungsver fahren für einen 4M DRAM die Kapazität der Speicherzelle um den Faktor 2 im Vergleich zur herkömmlichen erhöht werden, so daß sich ein 16M DRAM leicht herstellen läßt. Darüber hinaus ist wegen der Verwendung eines horizontalen Ätzens nach dem Naßätzverfahren keine zusätzliche Maske erforderlich.Thus, based on the current manufacturing process drive around the capacity of the memory cell for a 4M DRAM the factor 2 can be increased compared to the conventional, so that a 16M DRAM can be easily manufactured. Furthermore is due to the use of horizontal etching after the Wet etching process requires no additional mask.
Claims (8)
Ausbilden des Transistors auf einem Halbleitersubstrat (1) nach dem kommerziellen Transistorherstellungsverfahren und nachfolgendes Abscheiden einer Zwischenschicht-Isola tionsschicht (10) auf der gesamten Oberfläche,
Abscheiden einer ersten leitenden Schicht (30) auf der gesamten Oberfläche der Zwischenschicht-Isolationsschicht (10) und nachfolgendes Ausbilden eines Ätzmusters unter Verwendung einer Maske und entsprechendes vertikales Ätzen der ersten leitenen Schicht (30) zur Ausbildung eines vorgesehenen Musters,
horizontales Überätzen des resultierenden Musters der ersten leitenden Schicht (10) über einen Naßätzprozeß unter Verwendung des für das vertikale Ätzen der ersten leitenden Schicht (30) benutzten Ätzmusters,
Abscheiden eines ersten dünnen Isolationsfilms (32) auf der gesamten Oberfläche des Aufbaus, in welchem die horizon tal überätzte erste leitende Schicht (30) ausgebildet ist und nachfolgendes Abscheiden einer zweiten leitenden Schicht (33) einer für den Schutz des ersten Isolationsfilms (32) ausreichenden Dicke,
vertikales Ätzen der zweiten leitenden Schicht (33), des ersten dünnen Isolationsfilms (32) und der Zwischenschicht- Isolationsschicht (10) unter Verwendung der beim Ätzen der ersten leitenden Schicht (30) verwendeten Maske zur Ausbil dung eines ersten Kontaktlochs (12) zur Kontaktierung des Transistors,
zusätzliches Abscheiden des gleichen Materials wie das der zweiten leitenden Schicht (33) in einer bestimmten Dicke auf der gesamten Oberfläche des Aufbaus, in welchem das Kontaktloch (12) ausgebildet ist,
Ausbilden eines Ätzmusters unter Verwendung einer Maske und vertikales Ätzen der zweiten leitenden Schicht (33) zur Ausbildung eines vorgesehenen Musters,
horizontales Überätzen der zweiten leitenden Schicht (33) über den Naßätzprozeß unter Verwendung des für das vertikale Ätzen der zweiten leitenden Schicht (33) verwende ten Ätzmusters,
Abscheiden eines dünnen zweiten Isolationsfilms (36) auf der gesamten Oberfläche des Aufbaus nach Entfernen des Ätzmusters der zweiten leitenden Schicht (33) und nachfolgen des Abscheiden einer dritten leitenden Schicht (37) in einer Dicke, daß sie den zweiten Isolationsfilm (36) schützt,
Freilegen einer Teiloberfläche der ersten leitenden Schicht (30) durch vertikales Ätzen der dritten leitenden Schicht (37) und des dünnen zweiten Isolationsfilms (36) unter Anwendung der beim Ätzen der zweiten leitenden Schicht (33) verwendeten Maske, und
zusätzliches Abscheiden der gleichen Materialien wie das der dritten leitenden Schicht (37) in einer bestimmten Dicke auf der gesamten Oberfläche des Aufbaus, in welchem die Teiloberfläche der ersten leitenden Schicht (30) freigelegt ist.1. A method for producing a semiconductor device with memory cells, each of which consists of a transistor and a stacked capacitor, the method comprising the following method steps:
Forming the transistor on a semiconductor substrate ( 1 ) according to the commercial transistor production process and subsequent deposition of an interlayer insulation layer ( 10 ) on the entire surface,
Depositing a first conductive layer ( 30 ) on the entire surface of the interlayer insulation layer ( 10 ) and subsequently forming an etching pattern using a mask and correspondingly vertically etching the first conductive layer ( 30 ) to form an intended pattern,
horizontally overetching the resulting pattern of the first conductive layer ( 10 ) through a wet etch process using the etch pattern used for the vertical etch of the first conductive layer ( 30 ),
Depositing a first thin insulation film ( 32 ) on the entire surface of the structure in which the horizontally overetched first conductive layer ( 30 ) is formed, and subsequently depositing a second conductive layer ( 33 ) sufficient for protecting the first insulation film ( 32 ) Thickness,
vertically etching the second conductive layer ( 33 ), the first thin insulation film ( 32 ) and the interlayer insulation layer ( 10 ) using the mask used in the etching of the first conductive layer ( 30 ) to form a first contact hole ( 12 ) for contacting of the transistor,
additionally depositing the same material as that of the second conductive layer ( 33 ) in a certain thickness on the entire surface of the structure in which the contact hole ( 12 ) is formed,
Forming an etching pattern using a mask and vertically etching the second conductive layer ( 33 ) to form an intended pattern,
horizontally overetching the second conductive layer ( 33 ) via the wet etching process using the etching pattern used for the vertical etching of the second conductive layer ( 33 ),
Depositing a thin second insulation film ( 36 ) on the entire surface of the structure after removing the etch pattern of the second conductive layer ( 33 ) and then depositing a third conductive layer ( 37 ) to a thickness that protects the second insulation film ( 36 ),
Exposing a partial surface of the first conductive layer ( 30 ) by vertically etching the third conductive layer ( 37 ) and the thin second insulation film ( 36 ) using the mask used in etching the second conductive layer ( 33 ), and
additionally depositing the same materials as that of the third conductive layer ( 37 ) in a certain thickness over the entire surface of the structure in which the partial surface of the first conductive layer ( 30 ) is exposed.
Abscheidens einer Glasflußschicht auf der gesamten Oberfläche der dritten leitenden Schicht (37),
des vertikalen Ätzens der Glasflußschicht, der dritten und ersten leitenden Schicht (37, 30) und der Zwischen schicht-Isolationsschicht (10) zur Bildung eines zweiten Kontaktloches (19) zur Kontaktierung des Transistors, und
des Ausbildens einer Bit-Leitung (20) der Speicherzelle auf dem das zweite Kontaktloch (19) aufweisenden Aufbau durch einen Metallisationsprozeß.8. The method according to claim 7, characterized in that the method additionally the process steps of
Depositing a glass flux layer on the entire surface of the third conductive layer ( 37 ),
the vertical etching of the glass flow layer, the third and first conductive layer ( 37 , 30 ) and the intermediate layer insulation layer ( 10 ) to form a second contact hole ( 19 ) for contacting the transistor, and
forming a bit line ( 20 ) of the memory cell on the structure having the second contact hole ( 19 ) by means of a metallization process.
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