[go: up one dir, main page]

DE3856075T2 - Verfahren zur herstellung dünner einzelkristallsiliciuminseln auf einem isolator - Google Patents

Verfahren zur herstellung dünner einzelkristallsiliciuminseln auf einem isolator

Info

Publication number
DE3856075T2
DE3856075T2 DE3856075T DE3856075T DE3856075T2 DE 3856075 T2 DE3856075 T2 DE 3856075T2 DE 3856075 T DE3856075 T DE 3856075T DE 3856075 T DE3856075 T DE 3856075T DE 3856075 T2 DE3856075 T2 DE 3856075T2
Authority
DE
Germany
Prior art keywords
substrate
layer
epitaxial layer
forming
semiconductor epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3856075T
Other languages
English (en)
Other versions
DE3856075D1 (de
Inventor
Philip S. Saratoga Ca 95070 Shiota
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of DE3856075D1 publication Critical patent/DE3856075D1/de
Application granted granted Critical
Publication of DE3856075T2 publication Critical patent/DE3856075T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76281—Lateral isolation by selective oxidation of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/135—Removal of substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/924—To facilitate selective etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

  • Diese Erfindung betrifft die Herstellung von integrierten Schaltungen und spezieller den Prozeß der Herstellung diskreter Halbleiterinseln, die elektrisch voneinander getrennt sind, in einem Substrat.
  • Während der Herstellung von integrierten Schaltungen werden die Halbleiterelemente üblicherweise mit einem Verfahren voneinander getrennt, das als "Übergangsisolation" bekannt ist. Diese Übergangsisolation wird sowohl bei MOS- als auch bei bipolaren Transistoren verwendet, um Schaltungselemente elektrisch zu trennen oder zu isolieren. Bei normalen Anwendungen ist die Übergangsisolation im allgemeinen ein brauchbares Mittel zum Realisieren von Schaltungsisolationen. Bei ungünstigen Bedingungen, wie in einer strahlenden Umgebung oder unter extrem hohen Spannungen, ist die Übergangsisolation jedoch nicht ausreichend und führt zu Schaltungsausfällen.
  • Es gibt integrierte Schaltungen, die hergestellt werden, indem die Schaltungselemente mit vertikalen dielektrischen Schichten getrennt werden. Eine zusätzliche horizontale dielektrische Schicht unter den Elementen führt zu einem dielektrisch getrennten Haibleiterbereich. Die Technologie zum Herstellen von dielektrisch getrennten Schichten auf isolierenden Substraten erforderte im Stand der Technik eine extrem genaue Dimensionierung, und man erhält damit dielektrisch getrennte Einkristallinseln von etwa 15 um Dicke mit einer Toleranz von ±5 um. Bestandteil der dielektrischen Verfahren des Standes der Technik ist eine teure Ablagerung von polykristallinem Silizium. Dieser Prozeß läuft üblicherweise bei hohen Temperaturen von ungefähr 1250 ºC während sechs Stunden ab. Dieser Hochtemperaturschritt macht es unmoglich, irgendwelche Übergänge in die ursprüngliche Halbleiterstruktur einzubauen, ohne daß erhebliche Übergangsdiffusionen auftreten. Dieser Prozeß verbraucht auch große Mengen teurer Chemikalien für die Ablagerung von polykristallinen Siliziumschichten größerer Dicke.
  • Zusätzlich müssen, wie in Figur la gezeigt, üblicherweise Gräben in dem Substrat 42 und Oxid 41 gebildet werden, bevor das polykristalline Silizium 40 ausgebildet wird. Nach dem Nachläppen, das Teile des Substrats 42 grob entfernt, dient das Oxid 41 als eine Sperre während der Entfernung der verbleibenden unerwünschten Teile des Substrats 42 durch chemisch-mechanisches Polieren. Üblicherweise ist etwa 50 % bis 70 % dieses Wafer-Oberflächenbereichs bei der Sperrlinie 45a Oxid 41. Dies ist natürlich nicht wünschenswert, weil es den zum Bilden der aktiven Elemente verfügbaren Bereich erheblich einschränkt. Ferner sind große Fähigkeiten und eine gute Maschinensteuerung notwendig, um auf die obigen Toleranzen zu polieren. Da es in der Praxis eine endliche mechanische Toleranz für die Parallelität gibt, waren die größten Wafer, die auf die oben beschriebene Weise verarbeitet werden konnten, 10 cm (4 Inch) Wafer bei großen Kosten im Verhältnis zur Ausbeute. Als eine Folge hatten die üblichen Wafer, die mit den Verfahren des Standes der Technik hergestellt werden konnten, eine Größe von 7,62 cm (3 Inch).
  • Figur 1b zeigt die Folge eines nichtparallelen Materialabtrags von einem Wafer. Die durchgezogenen Linien in Figur 1b zeigen die resultierende Struktur einschließlich des polykristallinen Silizium-Handhabungsteils 40, der Isolation 41 und der auszubildenden getrennten Bereiche des Einkristallhalbleiters 21. Wie in Figur 1a durch die Sperrlinie 45a gezeigt, sind die Dicken der getrennten Haibleiterbereiche 21 im Idealfall über der Breite des Wafers gleich. Wenn jedoch, wie durch die Sperrlinie 45b in Figur 1b angedeutet, der Handhabungsteil (oder Griff; handle) 42 nicht parallel entfernt wird, variiert die Dicke der getrennten Halbleiterbereiche 41 über der Breite des Wafers stark. Dieses nichtparallele Entfernen ist unglücklicherweise eine übliche Beschränkung bei den Verfahren des Standes der Technik.
  • Dieser Stand der Technik zum Vorsehen dielektrisch getrennter Halbleiterbereiche ist z.B. in den folgenden US-Patenten beschrieben: US-A-4,501,060; US-A-4,056,414; US-A-4,004,046; US-A-3,423,255; US-A-3,832,247; US-A-3,738,883; und US-A-3,913,121.
  • Andererseits ergibt sich bei Prozessen mit Silizium auf Saphir eine gute Steuerbarkeit der Dimensionen, sie haben jedoch aufgrund der Verschlechterung der elektrischen Eigenschaften im Vergleich zu dielektrisch isoliertem Silizium eine geringere Leistung. Silizium-auf-Saphir-Verfahren sind z.B. beschrieben in "A comparison of Fine-Dimension Silicon-on-Sapphire and Bulk-Silicon Complementary MOS Devices and Circuits", Brassington et al., IEEE Transactions on Electron Devices, Band ED-32, Nr. 9, September 1985, Seiten 1858-1867, und in "The Current Status of Silicon-on-Insulator Technologies - a Comparison", S.L. Partridge, International Electron Device Meeting, 1986, Seiten 428-430.
  • Silizium auf Saphir hat jedoch den Nachteil, daß das auf dem Saphirsubstrat ausgebildete Einkristallsilizium keinen guten Einkristall bilden kann, mit inhärenten Kompromissen bei den elektrischen Eigenschaften. Bei SOS-Elementen liegen die Leckverluste am Übergang etwa in der Größenordnung von 10 bis 100 mal den Übergangsleckverlust im Siliziumkörper.
  • Eine andere Technik des Standes der Technik wird SIMOX genannt. Bei dem SIMOX-Prozeß werden Sauerstoffatome mit hoher Energie in ein Siliziumsubstrat implantiert, um die Sauerstoffatome horizontal bei einer ausgewählten Tiefe in dem Siliziumsubstrat einzusetzen. Eine nachfolgende Wärmebehandlung bewirkt, daß diese Sauerstoffatome mit dem Siliziumsubstrat kombinieren, um eine horizontale Schicht aus einem Siliziumdioxid-Isolator zu bilden. Ein Nachteil des SIMOX-Verfahrens sind jedoch die starken Verschiebungen innerhalb des Siliziumsubstrats aufgrund der energiereichen Implantation von Sauerstoff. Ein weiterer Nachteil ist, daß die von dem Sauerstoffimplantat erzeugte horizontale dielektrische Schicht nur einige Tausend Angström dick sein kann, wodurch die Isolierung auf niedrigere elektrische Spannungen beschränkt ist.
  • Ein weiterer Prozeß des Standes der Technik zum Ausbilden von elektrisch getrennten Siliziumbereichen ist das Zonenschmelzverf ahren (ZMR = zone melt refining). Beim ZMR wird eine polykristalline Schicht auf einem elektrischen Isolator abgelagert, und es wird versucht, das polykristalline Material in eine monokristalline Schicht umzuformen, indem z.B. mit einem Laser Wärme aufgebracht wird. Das ZMR-Verfahren ergibt jedoch keine wirkliche monokristalline Siliziumschicht, sondern vielmehr relativ kleine Bereiche aus Einkristallen mit Korngrenzen, die einen nachteiligen Effekt auf die elektrischen Eigenschaften der Schicht haben.
  • Aus der US-A-3,974,006 ist bereits ein Verfahren zum Erhalten von hochtemperatur-beständigen Anordnungen mit getrennten Siliziuminseln bekannt, die auf ein Substrat gebondet sind.
  • Dieses Verfahren verwendet ein erstes Halbleitersubstrat und ein zweites Halbleitersubstrat, wobei jedes Substrat eine erste und eine zweite Oberfläche aufweist, mit folgenden Verfahrensschritten in Folge:
  • a) Ausbilden einer Schicht aus einem epitaxialen Halbleiter auf der ersten Oberfläche des ersten Substrats;
  • b) Ausbilden einer Oxidschicht auf der Oberfläche der Schicht aus epitaxialen Halbleitern;
  • c) Verbinden der Oxidschicht und der ersten Oberfläche des Substrats; und
  • d) Entfernen des ersten Substrats und Zurücklassen der Epitaxialschicht mittels Elektrolytätzen.
  • Das Ausbilden von Isolationsbereichen in einem Halbleiterwafer nach dem Verbinden einer thermisch oxidierten Oberfläche des Siliziumwafers mit der ersten Oberfläche eines zweiten Siliziumsubstrats mittels Wärmebehandlung wurde bereits beschrieben in Technical Digest of the International Electron Devices Meeting, 7. bis 10. Dezember 1996, Los Angeles, USA, Seiten 210 bis 213;
  • wobei der Schritt des Verbindens eines Siliziumsubstrats, das mit einer Epitaxialschicht verbunden ist, und einer SiO&sub2; Schicht, die auf der Epitaxialschicht gewachsen ist, mit einem Trägerwafer durch Inkontaktbringen der Oxidschicht und einer ersten Oberfläche des Trägerwafers mit einer oxidierenden Atmosphäre und nachfolgendes Erwärmen aus der US-A-4,601,779 bekannt ist.
  • Die Nachteile der oben erläuterten Prozesse des Standes der Technik werden durch die vorliegenden Erfindung behoben.
  • Gemäß einer ersten Ausführungsform der Erfindung wird ein Verfahren zum Herstellen dielektrisch getrennter Einkristall- Halbleiterbereiche vorgeschlagen, das ein erstes Halbleitersubstrat und ein zweites Halbleitersubstrat verwendet, wobei jedes Substrat eine erste und eine zweite Oberfläche hat, mit folgenden Verfahrensschritten in Folge:
  • a) Ausbilden von Ritzliniengittern aus Oxid oder Nitrid auf der ersten Oberfläche des ersten Substrats;
  • b) Ausbilden einer epitaxialen Halbleiterschicht auf der ersten Oberfläche des ersten Substrats, wobei die epitaxiale Halbleiterschicht 1-leitend oder weniger stark dotiert als das erste Substrat ist;
  • c) Abbilden einer Oxidschicht auf der Oberfläche der epitaxialen Halbleiterschicht;
  • d) Verbinden der Oxidschicht und der ersten Oberfläche des zweiten Substrats, wobei der Verbindungsschritt unter Erwärmung in einer oxidierenden Atmosphäre stattfindet;
  • e) Entfernen des ersten Substrats unter Zurücklassung der Epitaxialschicht,
  • wobei dieser Schritt zuerst einen mechanischen Polier- oder Läppvorgang und dann eine Plasmaätzung umfaßt, die durch Anordnen der zweiten Oberfläche des zweiten Substrats bei einer Elektrode einer Plasmaätzvorrichtung erfolgt,
  • wobei die Ritzliniengitter als eine mechanische Sperre während des mechanischen Polier- oder Läppvorgangs dienen, mit folgenden Verfahrensschritten zwischen den Schritten b) und c) oder nach dem Schritt e) :
  • Ausbilden einer Maskenschicht auf der epitaxialen Halbleiterschicht, um ausgewählte Teile der epitaxialen Halbleiterschicht zwischen den Ritzliniengittern freizulegen, bei denen Trennbereiche ausgebildet werden sollen; und
  • Ausbilden dielektrischer Trennbereiche in der epitaxialen Halbleiterschicht dort, wo die Maskenschicht sie freigibt.
  • Gemäß einer zweiten Ausführungsform wird ein Verfahren zum Herstellen dielektrisch getrennter Einkristall-Halbleitersubstrate vorgeschlagen, das ein erstes Halbleitersubstrat und ein zweites Halbleitersubstrat verwendet, wobei jedes Substrat eine erste und eine zweite Oberfläche aufweist, mit folgenden Verfahrensschritten in Folge:
  • a) Ausbilden von Ritzliniegittern aus Oxid oder Nitrid auf der ersten Oberfläche eines ersten Substrats;
  • b) Ausbilden einer epitaxialen Halbleiterschicht auf der ersten Oberfläche des ersten Substrats, wobei die epitaxialen Halbleiterschicht I-leitend oder weniger stark dotiert als das erste Substrat ist;
  • c) Ausbilden einer Oxidschicht auf der Oberfläche der epitaxialen Halbleiterschicht und Ausbilden einer Oxidschicht auf der ersten Oberfläche des zweiten Substrats;
  • d) Verbinden der Oxidschicht auf der zweiten Substratschicht und der Oxidschicht auf der epitaxialen Halbleiterschicht, wobei der Verbindungsschritt unter Erwärmung in einer oxidierenden Atmosphäre stattfindet;
  • e) Entfernen des ersten Substrats unter Zurücklassung der Epitaxial schicht,
  • wobei dieser Schritt des Entfernens zuerst einen mechanischen Polier- oder Läppvorgang und dann eine Plasmaätzung umfaßt,
  • wobei die Plasmaätzung durch Anordnen der zweiten Oberfläche des zweiten Substrats bei einer Elektrode einer Plasmaätzvorrichtung erfolgt, wobei die Ritzliniengitter als eine mechanische Sperre während des mechanischen Polier- oder Läppvorgangs dienen, und
  • mit folgenden weiteren Verfahrensschritten zwischen den Schritten b) und c) oder nach dem Schritt e):
  • Ausbilden einer Maskenschicht auf der epitaxalen Halbleiterschicht, um ausgewählte Teile der epitaxialen Halbleiterschicht zwischen den Ritzliniengittern freizulegen, bei denen Trennbereiche ausgebildet werden sollen; und
  • Ausbilden dielektrischer Trennbereiche in der epitaxialen Halbleiterschicht dort, wo die Maskenschicht sie freigibt.
  • Die Epitaxialschicht kann so dünn wie 0,3 um sein. Dicke Schichten haben den Nachteil, daß man mehr Oberflächenbereich benötigt, um sie zu trennen, als bei dünnen Schichten, und sie sind daher bei der Ausnutzung des Oberflächenbereichs weniger effektiv.
  • Ein weitere Vorteil ist, daß bei diesem Verfahren geringere Kosten und weniger Ausschußwafer oder anderes Material eingesetzt werden müssen, um den Handhabungsteil (oder "Griff") des Siliziums auf dem Isolatorsubstrat zu bilden. Übergänge und Epitaxialschichten können bei diesem Prozeß bewahrt werden, weil die Wärmezyklen niedriger und kürzer sind, als es bei den dielektrischen Isolationsprozessen des Standes der Technik nötig ist.
  • Die zeichnungen zeigen eine bevorzugte Ausführungsform der Erfindung. In den Figuren zeigt:
  • Figur 1a die ideale Herstellung eines dielektrisch isolierten Einkristall-Halbleiterbereichs;
  • Figur 1b zeigt die Nachteile der Techniken des Standes der Technik zum Herstellen dielektrisch isolierter Einkristallbereiche, wenn der Halbleiter geläppt wird;
  • Figuren 2a und 2b zeigen Ritzlinien auf einem Halbleiterwafer;
  • Figuren 3 bis 10a zeigen eine Ausführungsform eines erfindungsgemäßen Prozessen;
  • Figur 11 zeigt das Plasmaätzen;
  • Figuren 12 bis 18a zeigen ein alternatives Verfahren der Erfindung; und
  • Figuren 19a und 19b zeigen ein Verfahren zum Herstellen von Isolationsbereichen gemäß der vorliegenden Erfindung.
  • In der folgenden Beschreibung wird angenommen, daß eine verallgemeinerte integrierte Schaltung (z.B. ein bipolarer oder MOS-Transistor) hergestellt wird. Bei Anwendungen, bei denen man auf ionisierende Strahlung oder andere "feindliche Umgebungen" trifft, sollten die aktiven Elemente in den integrierten Schaltungen voneinander dielektrisch getrennt sein. Diese Art der Trennung erhöht die Lebensdauer der Schaltung um ein Vielfaches im Vergleich zur Lebensdauer ihres Gegenstücks mit Übergangsisolation.
  • Die Beschreibung der bevorzugten Ausführungsform umfaßt, nach Bedarf, die Entwicklung eines dielektrisch getrennten N- oder P-Siliziumfilms. Der N- oder P-Siliziumfilm ist ein integraler Teil dieser Erfindung, weil diese Schicht als Ätzstopp oder sperre dient.
  • Figur 2a zeigt das Ritzliniengitter auf dem Halbleiter-Wafer 20. Gitterlinien 55 werden in Nitrid, polykristallinem Silizium oder einem anderen geeigneten Material ausgebildet, um während des nachfolgenden mechanischen Läppvorgangs als eine mechanische Sperre zu dienen. Figur 2b zeigt einen Randausschnitt, wobei gezeigt ist, daß unvollständige Chips zu durchgehenden Ritz- oder Trennlinien werden, die einen größeren Sperrbereich vorsehen, ohne daß sich die Anzahl der unversehrten Chips verringert.
  • Figur 3 zeigt eine Schnittdarstellung eines Ritzliniengitter 55, das auf einem Halbleitersubstrat 20 aus Oxid oder Nitrid ausgebildet ist. In Figur 4 ist eine epitaxiale Halbleiterschicht 21 auf einem Substrat 20 gewachsen. In Bereichen 22, die nicht mit Oxid oder Nitrid bedeckt sind, ist das Wachstum monokristallin, und in Bereichen 56 über dem Ritzgitter 55 aus Nitrid oder Oxid ist es polykristallin. Es ist wichtig, daß der Übergang zwischen der Epitaxialschicht 21 und dem Substrat 20 so abrupt wie möglich ist, weil dieser Unterschied in der Dotierungskonzentration dazu genutzt wird, beim späteren Ätzen die gewünschte Selektivität zu erhalten. Somit wächst die Epitaxialschicht 21 vorzugsweise auf eine Dicke in der Größenordnung von 0,3 bis 15 um bei niedrigen Temperaturen, vorzugsweise unter etwa 1000º C. Wie im Stand der Technik gut bekannt ist, sind Silan-Epitaxie mit verminderten Druck und Molekularstrahlen-Epitaxie Beispiele geeigneter Techniken zum Aufbauen der Epitaxialschicht 21. An diesem Punkt wird die Oberfläche 19 der Schicht 21 kurz poliert, um eine flache, gleichmäßige Oberfläche vorzusehen, auf der die Oxidschicht 22 (Figur 5) so gleichmäßig wie möglich ausgebildet werden soll. Wenn gewünscht, werden an diesem Punkt Unterdiffusionen (wie ein verdeckter Kollektor) ausgeführt, und/oder p-Wannen oder n-Wannen mit abnehmender Dotierungskonzentration (d.h. mit einer höheren Dotierung in der Nähe der Oberfläche 19 als tiefer in der Epitaxialschicht 21) werden am besten ebenfalls an diesem Punkt ausgebildet, weil die Oberfläche 19 zum Boden der isolierten Wannen wird. Die Verwendung und die Herstellung von Unterdiffusionen und Wannen mit abnehmender Dotierungskonzentration sind dem Fachmann gut bekannt.
  • Wie in Figur 4a gezeigt, können an diesem Punkt Isolationsbereiche 119a-119d innerhalb der epitaxialen Siliziumschicht 21 zwischen dem einzelnen Chip ausgebildet werden, der von den Ritzgitterabschnitten 55a und 55b eingegrenzt wird. Durch die Verwendung der Isolationsbereiche 119a-119d, welche sich durch die gesamte Dicke der Epitaxialschicht 21 erstrecken, werden einzelne dielektrisch getrennte Abschnitte 120a-120e der Epitaxialschicht 21 zwischen den Ritzgitterabschnitten 55a und 55b gebildet. Die Isolationsbereiche 119a-119d werden z.B. durch örtliche Oxidation des Siliziums mit einer geeigneten Oxidationsmaske gebildet, wie einer Maske aus Siliziumnitrid. Alternativ werden die Isolationsbereiche 119a-119d durch Ätzen von Gräben, z.B. durch reaktives Ionenätzen (RIE), gebildet, wobei die Gräben mit einem geeigneten Isolationsmaterial gefüllt werden, wie Siliziumdioxid oder Siliziumnitrid. Natürlich kann, wie der Fachmann verstehen wird, jede gewünschte Anzahl von Isolationsbereichen 119a-119d vorgesehen werden, wodurch jede gewünschte Anzahl von dielektrisch getrennten Einkristall-Siliziumbereichen 120a-120e innerhalb jedes der auf einem Wafer enthaltenen Chips vorgesehen wird, wobei die einzelnen Chips durch Ritzlinien 55a und 55b getrennt sind.
  • Bei einer alternativen Ausführungsform dieser Erfindung, die in den Figuren 5 bis 10a gezeigt ist, werden die Isolationsbereiche zu diesem Zeitpunkt nicht hergestellt, sondern sie werden nach Entfernung des Substrats 20 hergestellt, wie unten mit weiteren Einzelheiten beschrieben ist.
  • Wie in Figur 5 gezeigt, wird dann die Oxidschicht 22 durch thermische Oxidation ausgebildet, z.B. mit einer Dicke von ungefähr 100 nm (1.000 Å) bis 1000 nm (10.000 Å), wobei bei dem bevorzugten Verfahren eine Hochdruckoxidation bei oder im Bereich von 700º C in einem Hochdruck-Oxidationsofen bei oder im Bereich von 10 bis 25 19&sup5; Pa (15 bis 25 Atmosphären Druck) (in Dampf) durchgeführt wird. Dieses Verfahren des Oxidwachstums ergibt ein hydriertes Oxid, das eine relativ hohe Konzentration von OH&supmin; enthält.
  • Dann wird der "Griff"-Abschnitt des dielektrisch isolierten Wafers wie in Figur 6 ausgebildet. Ein Griff- oder Sockelwafer 30 (Saphir, Alumina oder andere Substrate können verwendet werden) wird bei oder im Bereich von 700º C in einem Hochdruck-Oxidationsofen bei oder im Bereich von 15 bis 25 10&sup5; PA (15 bis 25 Atmosphären Druck) (in Dampf) oxidiert, um eine Oxidschicht 31 auszubilden, die üblicherweise etwa 100 nm (1.000 Å) bis 1.000 nm (10.000 Å) dick ist; die Oxidschicht 31 kann auch weggelassen werden, und die Verbindung mit der Oxidschicht 22 (Figur 5) und dem Griff 30 kann direkt erfolgen. Diese Verbindung erhält man, wenn die Oberflächen der Oxidschicht 22 und der Oxidschicht 31 (oder die Oberfläche des Griffs 30, wenn die Oxidschicht 31 nicht verwendet wird) zusammen auf eine Rutsche oder Setzvorrichtung (Jig), wie die in Figur 7 gezeigte, gelegt werden, dabei in Kontakt sind und in einer oxidierenden Dampfatmosphäre bei einem Druck von 15 bis 25 10&sup5; PA (15 bis 25 Atmosphären) und einer Temperatur von 700º C bis 1.000º C während etwa 30 bis 60 Minuten erhitzt werden. Die Schicht 22 und die Schicht 31 (oder die Schicht 30, wenn die Oxidschicht 31 nicht verwendet wird) verbinden sich dabei wie in Figur 8 gezeigt. Die Oxidschicht 22 ist nun an der Oxidschicht 31 (oder dem Griff-Substrat 30) befestigt.
  • Diese Verbindung kann auch erreicht werden, wenn der Wafer der Figur 5 und der Griff der Figur 6 bei einer niedrigen Temperatur (üblicherweise im Bereich von ungefähr 400º C bis 900º C) während etwa 5 Stunden in einer feuchten Oxidier-Umgebung hydrations-gehärtet werden, wie es für das Wachstum von Oxiden allgemein bekannt ist. Diese Hydrations-Wärmebehandlung bewirkt, daß OH&supmin;-Gruppen in die zu verbindenden Oberflächen eingeführt werden, und vergrößert die Dicken der Oxidschichten 22 und 31 geringfügig. Die beiden zu verbindenden Oberflächen 22 und 31 werden dann in Kontakt miteinander auf die Rutsche der Figur 7 gelegt und während etwa einer Stunde in einer oxidierenden Atmosphäre (vorzugsweise einer feuchtoxidierenden Atmosphäre) auf eine Temperatur von 1.050º C bis 1.200º C erwärmt. Dadurch verbinden sich die Schichten 22 und 31, wie in Figur 8 gezeigt.
  • Nach Bedarf ist gemäß der Lehre dieser Erfindung die Rutsche (Figur 7), auf welche die beiden zu verbindenden Oberflächen 22 und 31 gelegt werden, im wesentlichen eine geneigte Ebene 100, mit einem oder mehreren Anschlägen 101, die in der Nähe ihrer unteren Seite liegen. Die zu verbindenden Elemente werden auf diese Rutsche an dem einen oder den mehreren Anschlägen angelegt, so daß sie während des Verbindungsvorgangs nicht starr festgehalten werden. Auf diese Weise können sich die beiden zu verbindenden Oberflächen während des Verbindungsprozesses z.B. aufgrund thermischer Außdehnungen, relativ frei ausdehnen.
  • Wie in Figur 9 gezeigt, wird der Wafer poliert oder "geläppt", um einen Hauptteil 20a des Substrats 20 grob zu entfernen. Wichtig ist, daß es nicht notwendig ist, den Teil 20a des Substrats 20 parallel abzutragen. Die mechanische Entfernung wird bei dem ersten Kontakt mit der Nitrid- oder der Oxidschicht 55 beendet, die, wie zuvor beschrieben, als eine mechanische Läppsperre dient. Wichtig ist, daß es gemäß der Lehre dieser Erfindung nicht notwendig ist, bei der mechanischen Entfernung der Schicht 20 auf Parallelität zu achten und mit dem Entfernen gleichmäßig bei der Schicht 55 auf zuhören. Versuche, dies zu tun, führen zu "ausgewaschenen" und "tellerartigen" Bereichen durch übermäßiges mechanisches Polieren. Diese Probleme sind dem Fachmann bekannt.
  • Wie in Figur 10 gezeigt, werden dann verbleibende Teile 20b (siehe Figur 9) des Substrats 20 durch Plasmaätzen in einem geeigneten chemischen Plasma auf Fluorkohlenstoffbasis vollständig entfernt. Dies führt zu mehreren Einkristall-Halbleiterbereichen 112a bis 112d, die durch die Oxidschicht 22 und polykristalline Bereiche 56 effektiv getrennt sind.
  • In einem Beispiel wurden die folgenden Plasmaätzparameter verwendet, um das erfindungsgemäße Verfahren durchzuführen:
  • Plasmaätzeinrichtung von Drytek Quad R.I.E., Modell Nr. 824; Druck: 60,8 PA (450 Millitorr)
  • Leistung: 400 Watt an einer Aluminiumelektrode mit einem Durchmesser von 228,6 mm (9,0 Inch) mit einem Wafer von 102 mm (4,0 Inch)
  • Vorspannung: 10 Volt
  • Elektrodenabstand: 44,45 mm (1,75 Inch)
  • Ätzmittel: 20cm³/mn Freon 12 und 80 cm³/mn Chlor.
  • Die Dotierungskonzentration in dem Substrat war größer als 10²&sup0; Atome/cm³, und die Dotierungkonzentration in der Epitaxialschicht war geringer als 1015 Atome/cm³.
  • Wie in Figur 11 gezeigt, wird das HF-Plasma durch das Griff- Substrat 30 eingebracht. Man nimmt an, daß der Strom durch das höher dotierte Substrat 20 (Dotierungskonzentration von mehr als 10²&sup0; cm³) leicht fließt und nicht so leicht durch die schwächer dotierte oder intrinsische Epitaxialschicht 21 (Dotierungskonzentrationen von weniger als 10&sup5; cm³) geht. Man nimmt weiter an, daß dieser Unterschied des Stromflusses dazu führt, daß sich an der P&supmin;- oder N&supmin;- oder 1-Schicht 21 eine Ladung aufbaut, woraus sich eine günstigere (in Bezug auf das Ätzen) Vorspannung an dem stärker dotierten Substrat 20 ergibt. Man hat herausgefunden, daß bei bestimmten chemischen Fluorkohlenstoffplasmas (z.B. Freon 12) ein Polymerfilm vorzugsweise auf den geladenen Oberflächen der Schicht 21 abgelagert wird. Diese Polymerablagerung stoppt wirksam jedes Ätzen der Schicht 21 in dem Plasma. Dadurch erhält man ein ziemlich hohes Verhältnis der Äztselektivität zwischen der Schicht 21 und dem Substrat 20.
  • Bei einem alternativen Verfahren wird die Plasmachemie zum Ätzen und Detektieren der Epitaxialschicht 21 als Sperre verwendet. Stark dotiertes Silizium (z.B. P&spplus;&spplus;) wird als Substratschicht 20 verwendet, und der Abfall der Borkonzentration wird mit einem Laser oder optisch erfaßt, wenn das P&spplus;&spplus;-Silizium durchgeätzt und die weniger stark dotierte Epitaxialschicht 21 erreicht ist. Zusätzlich besteht ein Vorteil der Verwendung von P&spplus;&spplus;-Silizium darin, daß das stark dotierte Bor-Silizium ungefähr 10 bis 20 mal schneller ätzt als das leicht dotierte N-Silizium. Dieses Verhältnis der Ätzgeschwindigkeit kann noch verbessert werden, wenn eine elektrische Vorspannung an das Substrat angelegt wird. Die Ätzgeschwindigkeit von P&spplus;&spplus;-Silizium in Plasma beträgt etwa 1,5 bis 2,0 Mikrometer/Minute. Ein alternatives Verfahren würde daher eine Plasmaätzeinrichtung verwenden und das Ausbleiben des durch Bor verursachte Signals erfassen, während das Substrat geätzt wird.
  • Alternativ kann, wie oben beschrieben, N&spplus;&spplus; anstelle der obigen P&spplus;&spplus;-Schicht eingesetzt werden, wobei eine Erfassung von Arsen oder Antimon vorgesehen werden kann. In dem Falle von N&spplus;&spplus; bis N&supmin;-Silizium kann ein Verhältnis der Ätzgeschwindigkeiten von etwa 15 erreicht werden. Insbesondere hat sich herausgestellt, daß N&spplus;&spplus;-Silizium etwa 15 mal schneller geätzt wird als N&supmin;-Silizium. Die Ätzgeschwindigkeit von N&spplus;&spplus; in einem Chlorplasma beträgt 0,15 bis 0,35 Mikrometer/Minute. Die Bedingungen für den obigen Vorgang sind genauso wie oben, so daß ein Gasstrom von 200 cm³/mn und ein Druck von 80 PA (600 Millitorr) gewählt wurden.
  • Wie in Figur 10a gezeigt, werden, wenn die Isolationsbereiche 119a bis 119d nicht zuvor ausgebildet wurden, wie bei der Ausführungsform der Figur 4a, die Isolationsbereiche 119a bis 119d nun in der Epitaxial-Siliziumschicht 21 zwischen dem einzelnen Chip, der von den Ritzgitterabschnitten 55a und 55b eingegrenzt wird, ausgebildet. Die Isolationsbereiche 119a bis 119d werden z.B. durch örtliche Oxidation des Siliziums mit einer geeigneten Oxidationsmaske, z.B. aus Siliziumnitrid, ausgebildet. Alternativ werden die Isolationsbereiche 119a bis 119d durch Ätzen eines Grabens ausgebildet, z.B. durch reaktives Ionenätzen (RIE), wobei der Graben mit einem geeigneten Isolationsmaterial gefüllt wird, wie mit Siliziumdioxid oder Siliziumnitrid.
  • Im folgenden ist ein alternatives Verfahren beschrieben, das in den Figuren 12 bis 18 gezeigt ist. Figur 12 zeigt das Anfangssubstrat mit der Epitaxialschicht 21 darauf. Figur 13 zeigt den Wafer nach dem Grabenätzen (z.B. durch reaktives Ionenätzen), bei dem die Gräben 91a, 91b und 91c durch die Epitaxialschicht 21 ausgebildet werden. Wie in Figur 13 gezeigt, sind die Seiten und der Boden der Gräben 91a bis 91c mit einer Isolationsschicht 50 (z.B. Oxid oder Nitrid) bedeckt und werden nachfolgend gefüllt, z.B. mit polykristallinem Silizium 56. Die Oberfläche der Epitaxialschicht 21 wird dann leicht poliert, um die Isolation 50 und die Füllbereiche 56 von der Oberfläche der Epitaxialschicht 21 zu entfernen. Nach Bedarf kann auch die Unterseite bearbeitet werden, z.B. durch Unterdiffusionen und P-Wannen oder N-Wannen mit abnehmender Dotierungskonzentration, wie im Stand der Technik bekannt ist.
  • Wie in Figur 13a gezeigt, werden bei einer Ausführungsform Isolationsbereiche 119a bis 119c innerhalb der epitaxialen Siliziumschicht 21 zwischen dem einzelnen Chip ausgebildet, der durch die Ritzlinienabschnitte 55a und 55b eingegrenzt wird. Die Isolationsbereiche 119 bis 119c werden z.B. durch örtliche Oxidation des Silizium mit einer geeigneten Oxidationsmaske, z.B. aus Siliziumnitrid, hergestellt. Alternativ können die Isolationsbereiche 119a bis 119c durch Ätzen eines Grabens, z.B. durch reaktives Ionenätzen (RIE), und Füllen der Gräben mit einem geeigneten Isolationsmaterial, wie Siliziumdioxid oder Siliziumnitrid, hergestellt werden. Das Grabenätzen und -füllen kann gleichzeitig mit der Ausbildung der Ritzgitterabschnitte 55a, 55b oder als ein getrennter Schritt erfolgen.
  • Bei einer alternativen Ausführungsform dieser Erfindung, die in den Figuren 14 bis 18a gezeigt ist, werden zu diesem Zeitpunkt die Isolationsbereiche 119a bis 119c nicht hergestellt, sondern erst nach der Entfernung des Substrats 20, wie später detaillierter beschrieben ist.
  • Wie in Figur 14 gezeigt, wird die Oxidschicht 22 auf der Oberfläche des Wafers ausgebildet, vorzugsweise bei oder im Bereich von 700 ºC in einem Hochdruck-Oxidationsofen bei oder im Bereich von 15 bis 25 10&sup5; Pa (15 bis 25 Atmosphären Druck) (in Dampf). Figur 15 zeigt den Griff-Wafer mit der Oxidschicht 31, die auf ähnliche Weise wie die Oxidschicht 22 der Figur 14 ausgebildet werden kann. Figur 16 zeigt den Wafer der Figur 14 und den Griff der Figur 15 nach der Verbindung, die z.B. mit dem zuvor beschriebenen Verbindungstechniken erfolgt. Figur 17 zeigt die Struktur der Figur 16, nachdem in einem mechanischen Polier-Entfernungsschritt der Teil 20a des Substrats 20 entfernt wurde, wobei das Polieren dort endet, wo der Isolationsbereich 50 und die Füllschicht 56 zuerst erreicht werden. Figur 18 zeigt das fertige Substrat nach dem selektiven Plasmaätzen (das zuvor beschrieben wurde), bei dem die verbleibenden unerwünschten Teile des Substrats 20 entfernt wurden.
  • Wie in Figur 18a gezeigt, werden nun die Isolationsbereiche 119a bis 119c in der epitaxialen Silziumschicht 21 zwischen dem einzelnen Chip ausgebildet, der durch die Ritzgitterabschnitte 55a und 55b eingegrenzt wird; wenn die Isolationsbereiche 119a bis 119c nicht zuvor ausgebildet wurden, wie bei der Ausführungsform der Figur 13a. Die Isolationsbereiche 119a bis 119c werden z.B durch örtliche Oxidation des Siliziums mit einer geeigneten Oxidationsmaske, z.B. aus Siliziumnitrid, hergestellt. Alternativ können die Isolationsbereiche 119a bis 119c durch Ätzen eines Grabens ausgebildet werden, z.B. durch reaktives Ionenätzen (RIE) und durch Füllen des Grabens mit einem geeigneten Isolationsmaterial, wie Siliziumdioxid oder Siliziumnitrid.
  • Die Figuren 19a und 19b zeigen geeignete Verfahren zum Ausbilden der Isolationsbereiche gemäß den verschiedenen Ausführungsformen der Erfindung (z.B. der Bereiche 119a und weiterer Bereiche der Figuren 4a, 10a, 13a und 18a) und zwar entweder durch lokale Oxidation oder durch Teilätzen und selektive Oxidationsschritte. Wie in Figur 19a gezeigt, werden in einem Maskierschritt die Stellen eingegrenzt, bei denen die örtliche Oxidation stattfinden soll, um die verbleibenden Teile der Epitaxialschicht 21 elektrische zu isolieren. Es kann z.B. eine Schicht 70 aus Siliziumnitrid verwendet werden, die üblicherweise 100 bis 200 nm (1.000 bis 2.000 Å) dick ist. Die Siliziumnitridschicht 70 kann mit jedem geeigneten Mittel aufgebracht werden, einschließlich chemischer Niederdruck-Dampfablagerung, wie im Stand der Technik bekannt ist. Dann wird eine Schicht aus Photoresist 71 auf die Oberfläche des Wafers aufgebracht und mit einem Muster versehen, wie im Stand der Technik bekannt ist, um die Teile der Epitaxialschicht 21 freizulegen, die oxidiert werden sollen, um die Oxid-Isolationsbereiche 72 auszubilden (Figur 19b). Teile der Nitridschicht 70, welche von dem Muster der Photoresistschicht 71 freigelassen sind, werden dann entfernt, z.B. durch Plasmaätzen mit einem geeigneten Fluorkohlenstoff. Die darunterliegenden Teile der Epitaxialschicht 21 liegen nun frei und können oxidiert werden. Die verbleibenden Teile der Photoresistschicht 71 werden entfernt, und die freiliegenden Teile der Epitaxialschicht 21 werden oxidiert, um die Oxid-Isolationsbereiche 72 der Figur 19b zu bilden. Dieser Oxidationsschritt kann z.B. durch thermische Oxidation in feuchtem Sauerstoff bei ungefähr bei 1.000 bis 1.200º C während mehrerer Stunden durchgeführt werden. Alternativ kann das Oxid 72 ausgebildet werden, indem zunächst die Teile der Epitaxialschicht 21 entfernt werden, die von dem Nitridmuster 70 nicht abgedeckt werden (z.B. durch Plasmaätzen mit SF&sub6;), und indem dann z.B. mittels chemischer Niederdruck-Dampfablagerung Oxid 72 abgelagert wird, wie im Stand der Technik gut bekannt ist.
  • Unabhängig davon, wie das Oxid 72 ausgebildet wird, besteht nach der Ausbildung des Oxids 72 der Wafer aus einer N-Epitaxialschicht, die in Inseln aufgeteilt ist, welche von Oxid oder einem anderen gewählten Isolator, wie Siliziumnitrid, vollständig getrennt sind. Bei einer alternativen Ausführungsform werden die Isolationsbereiche nach der Herstellung der Epitaxialschicht 21 (Figuren 4 oder 13) ausgebildet, z.B. mit einer ähnlichen Technik, wie oben mit Bezug auf die Ausführungsform beschrieben wurde, bei der die Isolationsbereiche nach dem Verbinden des Wafers und des Griffs ausgebildet werden. Bei dieser alternativen Ausführungsform werden somit vertikale dielektrische Isolationsbereiche nach der Herstellung der Epitaxialschicht 21 ausgebildet, indem die Oberfläche der Epitaxialschicht 21 mit einer Nitridschicht (nicht gezeigt) maskiert wird, und indem die Teile der Epitaxialschicht 21 oxidiert werden, die zu den dielektrischen Isolationsbereichen werden sollen.
  • Die Grundsätze dieser Erfindung können zum Herstellen dielektrisch getrennter Bereiche aus anderen Materialien als Silizium eingesetzt werden, z.B. aus Germanium, Galliumarsenid oder anderen Halbleitern, die aus den Elementen der Gruppen III und IV des Periodensystems bestehen.

Claims (13)

1. Verfahren zum Herstellen dielektrisch getrennter Einzelkristall-Halbleiterbereiche mit einem ersten Halbleitersubstrat (20) und einem zweiten Substrat (30), wobei jedes Substrat eine erste und eine zweite Oberfläche aufweist, mit folgenden Verfahrensschritten in Folge:
a) Ausbilden von Ritzliniengittern (55) aus Oxid oder Nitrid auf der ersten Oberfläche eines ersten Substrats;
b) Ausbilden einer Halbleiter-Epitaxieschicht (21) auf der ersten Oberfläche des ersten Substrats (20), wobei die Halbleiter-Epitaxieschicht (21) i-leitend oder weniger stark dotiert als das erste Substrat ist (20);
c) Ausbilden einer Oxidschicht (22) auf der Oberfläche der Halbleiter-Epitaxieschicht (21);
d) Verbinden der Oxidschicht und der ersten Oberfläche (20) des zweiten Substrat (30), wobei der Verbindungsschritt unter Erwärmung in einer oxidierenden Atmosphäre stattfindet;
e) Entfernen des ersten Substrats (20) unter Zurücklassung der Epitaxieschicht (21),
wobei dieser Schritt zuerst einen mechanischen Polier- oder Läppvorgang und dann eine Plasmaätzung umfaßt, die durch Anordnen der zweiten Oberfläche des zweiten Substrats (30) bei einer Elektrode einer Plasmaätzvorrichtung erfolgt,
wobei die Ritzliniengitter (55) als ein mechanischer Anschlag während des mechanischen Polier- oder Läppvorgangs dienen,
mit folgenden Verfahrensschritten zwischen den Schritten b) und c) oder nach dem Schritt e) Ausbilden einer Maskenschicht auf der Halbleiter-Epitaxieschicht (21), um ausgewählte Teile der Halbleiter- Epitaxieschicht (21) zwischen den Ritzliniengittern (55) bei denen Trennbereiche ausgebildet werden sollen, freizulegen; und
Ausbilden dielektrischer Trennbereiche (119a, ..., 119d) in der Halbleiter-Epitaxieschicht (21) dort, wo die Maskenschicht Teile freigibt.
2. Verfahren zum Herstellen dielektrisch getrennter Einzelkristall-Halbleiterbereiche mit einem ersten Halbleitersubstrat (20) und einem zweiten Substrat (30), wobei jedes Substrat eine erste und eine zweite Oberfläche aufweist, mit folgenden Verfahrensschritten in Folge:
a) Ausbilden von Ritzliniengittern (55) aus Oxid oder Nitrid auf der ersten Oberfläche eines ersten Substrats;
b) Ausbilden einer Halbleiter-Epitaxieschicht (21) auf der ersten Oberfläche des ersten Substrats (20), wobei die Halbleiter-Epitaxieschicht (21) i-leitend oder weniger stark dotiert als das erste Substrat ist (20);
c) Ausbilden einer Oxidschicht (22) auf der Oberfläche der Halbleiter-Epitaxieschicht (21) und Ausbilden einer Oxidschicht (31) auf der ersten Oberfläche des zweiten Substrats (30);
d) Verbinden der Oxidschicht (31) auf der zweiten Substratschicht (30) und der Oxidschicht (22) auf der Halbleiter-Epitaxieschicht (21), wobei der Verbindungsschritt unter Erwärmung in einer oxidierenden Atmosphäre stattfindet;
e) Entfernen des ersten Substrats (20) unter Zurücklassung der Epitaxieschicht (21),
wobei dieser Schritt des Entfernens zuerst einen mechanischen Polier- oder Läppvorgang und dann eine Plasmaätzung umfaßt, wobei die Plasmaätzung durch Anordnen der zweiten Oberfläche des zweiten Substrats (30) bei einer Elektrode einer Plasmaätzvorrichtung erfolgt,
wobei die Ritzliniengitter (55) als ein mechanischer Anschlag während des mechanischen Polier- oder Läppvorgangs dienen, und
mit folgenden weiteren Verfahrensschritten zwischen den Schritten b) und c) oder nach dem Schritt e) Ausbilden einer Maskenschicht auf der Halbleiter-Epitaxieschicht (21), um ausgewählte Teile der Halbleiter- Epitaxieschicht (21) zwischen den Ritzliniengittern (55), bei denen Trennbereiche ausgebildet werden sollen, freizulegen; und
Ausbilden dielektrischer Trennbereiche (119a, ..., 119d) in der Halbleiter-Epitaxieschicht (21) dort, wo die Maskenschicht Teile freigibt.
3. Verfahren nach Anspruch 1 oder nach Anspruch 2, bei dem das zweite Substrat (30) ein Material aufweist, das unter Halbleitern, Isolatoren und Keramiken ausgewählt ist.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem das erste Substrat (20) ein Material aufweist, das unter Silizium, Germanium und Halbleiterverbindungen aus den Elementen der Gruppe III und der Gruppe V der Periodentabelle ausgewählt ist.
5. Verfahren nach einem der vorangehenden Ansprüche, bei dem das Plasma ein Fluorkohlenstoffplasma aufweist, das so gewählt wird, daß es eine Polymerschicht auf der Halbleiter-Epitaxieschicht (21) ablagert, wobei die Polymerschicht die Halbleiter-Epitaxieschicht schützt und ihre Entfernung in dem Plasma verhindert.
6. Verfahren nach Anspruch 2, bei dem dem Verbindungsschritt eine Hydrations-Wärmebehandlung des ersten und des zweiten Substrats vorangeht, bei der deren Oxidschichten (22, 31) sich in einer feucht oxidierenden Umgebung befinden.
7. Verfahren nach Anspruch 6, bei dem die Hydrations-Wärmebehandlung bei einer Temperatur im Bereich von 4000 bis 900º C durchgeführt wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Verbindungsschritt bei einem Druck im Bereich von 15,2 bis 25,3 bar (15 bis 25 Atmosphären) durchgeführt wird.
9. Verfahren nach einem der Ansprüche 1 bis 5, bei dem der Verbindungsschritt bei einer Temperatur im Bereich von 700º bis 1000º C durchgeführt wird.
10. Verfahren nach einem der Ansprüche 6 bis 7, bei dem der Verbindungsschritt bei einer Temperatur im Bereich von 1050º bis 1200º C durchgeführt wird.
11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Verbindungsschritt in einer Dampfumgebung durchgeführt wird.
12. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Herstellung der Trennbereiche (119a, ..., 119d) folgende Schritte umfaßt:
Ausbilden von Gräben in den Bereichen der Halbleiter-Epitaxieschicht (21), die von den Ritzliniengittern (55) eingegrenzt werden;
Ausbilden einer Isolierschicht auf den Gräben; und Füllen der Gräben mit einem Füllmaterial.
13. Verfahren nach Anspruch 12, bei dem das Füllmaterial polykristallines Silizium aufweist.
DE3856075T 1987-01-27 1988-01-26 Verfahren zur herstellung dünner einzelkristallsiliciuminseln auf einem isolator Expired - Fee Related DE3856075T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US731287A 1987-01-27 1987-01-27
US07/147,892 US5086011A (en) 1987-01-27 1988-01-25 Process for producing thin single crystal silicon islands on insulator
PCT/US1988/000241 WO1988005600A1 (en) 1987-01-27 1988-01-26 Process for producing thin single crystal silicon islands on insulator

Publications (2)

Publication Number Publication Date
DE3856075D1 DE3856075D1 (de) 1998-01-08
DE3856075T2 true DE3856075T2 (de) 1998-12-24

Family

ID=26676819

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3856075T Expired - Fee Related DE3856075T2 (de) 1987-01-27 1988-01-26 Verfahren zur herstellung dünner einzelkristallsiliciuminseln auf einem isolator

Country Status (6)

Country Link
US (1) US5086011A (de)
EP (1) EP0299062B1 (de)
JP (1) JP2717979B2 (de)
AT (1) ATE160651T1 (de)
DE (1) DE3856075T2 (de)
WO (1) WO1988005600A1 (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01248524A (ja) * 1988-03-30 1989-10-04 Hitachi Ltd 半導体装置とその製造方法
JPH03296247A (ja) * 1990-04-13 1991-12-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5395788A (en) * 1991-03-15 1995-03-07 Shin Etsu Handotai Co., Ltd. Method of producing semiconductor substrate
US5344785A (en) * 1992-03-13 1994-09-06 United Technologies Corporation Method of forming high speed, high voltage fully isolated bipolar transistors on a SOI substrate
US5234868A (en) * 1992-10-29 1993-08-10 International Business Machines Corporation Method for determining planarization endpoint during chemical-mechanical polishing
US5264395A (en) * 1992-12-16 1993-11-23 International Business Machines Corporation Thin SOI layer for fully depleted field effect transistors
US5441591A (en) * 1993-06-07 1995-08-15 The United States Of America As Represented By The Secretary Of The Navy Silicon to sapphire bond
US5399231A (en) * 1993-10-18 1995-03-21 Regents Of The University Of California Method of forming crystalline silicon devices on glass
US5500279A (en) * 1994-08-26 1996-03-19 Eastman Kodak Company Laminated metal structure and metod of making same
US5591300A (en) * 1995-06-07 1997-01-07 Vtc Inc. Single crystal silicon dry-etch endpoint based on dopant-dependent and thermally-assisted etch rates
US6649977B1 (en) 1995-09-11 2003-11-18 The Regents Of The University Of California Silicon on insulator self-aligned transistors
US5681775A (en) * 1995-11-15 1997-10-28 International Business Machines Corporation Soi fabrication process
US5672242A (en) * 1996-01-31 1997-09-30 Integrated Device Technology, Inc. High selectivity nitride to oxide etch process
US6093331A (en) * 1997-12-11 2000-07-25 Advanced Micro Devices, Inc. Backside silicon removal for face down chip analysis
US6428718B1 (en) 1999-08-26 2002-08-06 Advanced Micro Devices, Inc. Selective back side wet etch
US6294395B1 (en) 1999-08-26 2001-09-25 Advanced Micro Devices, Inc. Back side reactive ion etch
US6355564B1 (en) 1999-08-26 2002-03-12 Advanced Micro Devices, Inc. Selective back side reactive ion etch
US6555891B1 (en) 2000-10-17 2003-04-29 International Business Machines Corporation SOI hybrid structure with selective epitaxial growth of silicon
US6838294B2 (en) * 2002-02-13 2005-01-04 Intel Corporation Focused ion beam visual endpointing
EP1396883A3 (de) * 2002-09-04 2005-11-30 Canon Kabushiki Kaisha Substrat und Herstellungsverfahren dafür
JP2004103600A (ja) * 2002-09-04 2004-04-02 Canon Inc 基板及びその製造方法
JP2004103855A (ja) * 2002-09-10 2004-04-02 Canon Inc 基板及びその製造方法
JP2004103946A (ja) * 2002-09-11 2004-04-02 Canon Inc 基板及びその製造方法
FR2852143B1 (fr) * 2003-03-04 2005-10-14 Soitec Silicon On Insulator Procede de traitement preventif de la couronne d'une tranche multicouche
KR100487927B1 (ko) * 2003-07-21 2005-05-09 주식회사 하이닉스반도체 마그네틱 램의 형성방법
US7547605B2 (en) * 2004-11-22 2009-06-16 Taiwan Semiconductor Manufacturing Company Microelectronic device and a method for its manufacture
US20230056416A1 (en) * 2021-08-23 2023-02-23 Palo Alto Research Center Incorporated Process of transferring of vcsel epi layer onto metal host substrate

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3769562A (en) * 1972-02-07 1973-10-30 Texas Instruments Inc Double isolation for electronic devices
US3909332A (en) * 1973-06-04 1975-09-30 Gen Electric Bonding process for dielectric isolation of single crystal semiconductor structures
JPS5066185A (de) * 1973-10-12 1975-06-04
FR2262406B1 (de) * 1974-02-26 1982-02-19 Rodriguez Valentin
US3997381A (en) * 1975-01-10 1976-12-14 Intel Corporation Method of manufacture of an epitaxial semiconductor layer on an insulating substrate
US3974006A (en) * 1975-03-21 1976-08-10 Valentin Rodriguez Method of obtaining high temperature resistant assemblies comprising isolated silicon islands bonded to a substrate
JPS58151027A (ja) * 1982-03-03 1983-09-08 Hitachi Ltd エツチング方法
JPS60262438A (ja) * 1984-06-08 1985-12-25 Matsushita Electronics Corp 半導体装置の製造方法
JPH0671043B2 (ja) * 1984-08-31 1994-09-07 株式会社東芝 シリコン結晶体構造の製造方法
JPS6173345A (ja) * 1984-09-19 1986-04-15 Toshiba Corp 半導体装置
US4599247A (en) * 1985-01-04 1986-07-08 Texas Instruments Incorporated Semiconductor processing facility for providing enhanced oxidation rate
JPS61289643A (ja) * 1985-06-18 1986-12-19 Matsushita Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPS61290737A (ja) * 1985-06-19 1986-12-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4648936A (en) * 1985-10-11 1987-03-10 The United States Of America As Represented By The United States Department Of Energy Dopant type and/or concentration selective dry photochemical etching of semiconductor materials
US4691779A (en) * 1986-01-17 1987-09-08 Halliburton Company Hydrostatic referenced safety-circulating valve

Also Published As

Publication number Publication date
ATE160651T1 (de) 1997-12-15
EP0299062A4 (en) 1991-03-20
US5086011A (en) 1992-02-04
JP2717979B2 (ja) 1998-02-25
JPH01503026A (ja) 1989-10-12
WO1988005600A1 (en) 1988-07-28
EP0299062A1 (de) 1989-01-18
DE3856075D1 (de) 1998-01-08
EP0299062B1 (de) 1997-11-26

Similar Documents

Publication Publication Date Title
DE3856075T2 (de) Verfahren zur herstellung dünner einzelkristallsiliciuminseln auf einem isolator
DE69710031T2 (de) Verfahren zur Übertragung einer Halbleiterschicht mittels Silizium-auf-Isolator (SOI) Technologie
DE69317805T2 (de) Substrat für eine Halbleitervorrichtung und Verfahren zur Vorbereitung desselben
DE69225650T2 (de) Verfahren zur Herstellung eines Halbleitersubstrates
DE69233314T2 (de) Verfahren zur Herstellung von Halbleiter-Produkten
DE69133004T2 (de) Verfahren zur Herstellung eines Halbleiterkörpers
DE69232749T2 (de) Verfahren zur Herstellung von defektfreiem Silizium auf einem isolierenden Substrat
DE69331816T2 (de) Verfahren zur Herstellung eines Halbleitersubstrats
DE69728355T2 (de) Verfahren zur Herstellung eines Halbleitergegenstands
DE3686453T2 (de) Verfahren zum herstellen einer duennen halbleiterschicht.
DE69332231T2 (de) Halbleitersubstrat und Verfahren zu seiner Herstellung
DE3784958T2 (de) Seitenwanddistanzschichten zur Spannungsaufnahme und Isolierung von CMOS Schaltungen und Herstellungsverfahren.
EP0838858B1 (de) Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
DE3688929T2 (de) Verfahren zum Herstellen von IGFETs mit minimaler Übergangstiefe durch epitaktische Rekristallisation.
DE68921559T2 (de) Verfahren zur Herstellung einer vom Substrat elektrisch isolierten Halbleiterschicht.
DE69728950T2 (de) Verfahren zur Herstellung eines Halbleitergegenstands
DE69826053T2 (de) Halbleitersubstrat und Verfahren zu dessen Herstellung
DE4229628A1 (de) Halbleitereinrichtung vom stapeltyp und verfahren zur herstellung einer solchen
DE68920657T2 (de) Verfahren zur Herstellung einer Halbleiter-auf-Isolator-Struktur mit Einfangplätzen.
EP0001574B1 (de) Halbleiteranordnung für Widerstandsstrukturen in hochintegrierten Schaltkreisen und Verfahren zur Herstellung dieser Halbleiteranordnung
EP0293641B1 (de) Verfahren zur Herstellung eines voll selbstjustierten Bipolartransistors
DE19806842A1 (de) Laminatsubstrat aus Halbleiterwafern, die miteinander ohne Kontakt zwischen Isolierschicht und Halbleiterschicht verbunden sind, und Verfahren zur Herstellung
DE69127837T2 (de) Hochgeschwindigkeits-SOI-Bauelement und Herstellungsverfahren dafür
DE69513469T2 (de) Silizium-auf-Isolator-Substrat und dessen Herstellungsverfahren
EP0020998A1 (de) Verfahren zum Herstellen eines bipolaren Transistors mit ionenimplantierter Emitterzone

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee