DE3817305A1 - Digitale pll-schaltung - Google Patents

Description

Die Erfindung bezieht sich auf eine digitale PLL-Schaltung (digital phase locked loop circuit) gemäß dem Obergriff des Patentanspruchs 1. Eine solche Schaltung eignet sich zum Einsatz in einer Demodulationsschaltung zum Demodulieren von Daten, die von einer Floppy-Disk oder dergleichen re­ produziert werden.

Sollen die in Fig. 1A gezeigten Daten auf eine Floppy-Disk aufgezeichnet werden, und zwar mit Hilfe eines Aufzeich­ nungssystems mit doppelt dichter Aufzeichnung, so werden diese Daten vor der Aufzeichnung einer modifizierten Fre­ quenzmodulation (MFM) unterworfen, wie in Fig. 1B gezeigt ist. Zwischen den Datenbits liegt die Zeitspanne T. Das Pulsintervall der MFM-modulierten Daten wird dann als eine der Perioden 2T, 3T oder 4T repräsentiert.

Sollen Daten von der Floppy-Disk ausgelesen werden, so wird ein Fenstersignal, das den Abschnitt zwischen benachbarten Bits entsprechend Fig. 1C angibt, anhand der MFM-modulier­ ten Pulse gebildet, wobei die MFM-modulierten Daten demodu­ liert werden, um reproduzierte Daten zu erzeugen, die in Fig. 1D gezeigt sind.

Die Schaltung zur Erzeugung des Fenstersignals wird als Da­ tentrennschaltung oder als variable Frequenzoszillator­ schaltung (VFO-Schaltung) bezeichnet. Bei den meisten MFM- Aufzeichnungen wird die das Fenstersignal erzeugende Schal­ tung durch eine analoge PLL-Schaltung (phase locked loop circuit) gebildet.

Obwohl als integrierte Schaltung (IC) hergestellt, muß die analoge phasenstarre bzw. phasenverriegelte Schleifenschal­ tung (im folgenden der Einfachheit halber mit PLL-Schaltung bezeichnet) mit einem Widerstand und einem Kondensator ver­ bunden werden, die außerhalb der integrierten Schaltung liegen. Hierdurch erhöht sich jedoch die Anzahl der ex­ ternen Anschlußstifte für die integrierte Schaltung. Die analoge PLL-Schaltung muß darüber hinaus genau eingestellt werden und weist ferner eine nicht befriedigende Tempera­ turcharakteristik auf.

Um die oben beschriebenen Nachteile zu überwinden, wurde bereits eine digitale PLL-Schaltung gemäß Fig. 2 vorge­ schlagen. Diese konventionelle, digitale PLL-Schaltung wird nachfolgend unter Bezugnahme auf diese Fig. 2 näher be­ schrieben.

Die in Fig. 2 gezeigte PLL-Schaltung 10 enthält eine digi­ tale Phasenkomparatorschaltung 11, ein digitales Tiefpaß­ filter 12 und einen Zähler 13. Durch den Zähler 13 erfolgt eine Frequenzteilung eines Taktsignals CK, das von einer Taktgeneratorschaltung oder einem Kristalloszillator (nicht dargestellt) zum Zähler geliefert wird, wobei der Zähler 13 seinen Frequenzteilerwert so ändert, daß er als spannungs­ gesteuerter Oszillator (VCO) arbeitet. Der Wiederholzyklus des Taktsignals CK wird beispielsweise zu T/16 ausgewählt.

Von der Floppy-Disk reproduzierte Daten enthalten jedoch sogenannte Jitterkomponenten, die durch irreguläre Umdre­ hungen des Antriebsmotors hervorgerufen werden, fremde Rauschkomponenten oder dergleichen, so daß Quantisierungs­ fehler oder Abtastfehler der digitalen PLL-Schaltung zu ei­ nem erheblichen Problem führen, wenn Datenbits und Taktbits zum Beispiel von MFM-modulierten Daten separiert werden.

Werden ankommende Daten mit einem Pulsintervall von 4,05T s( 65 Taktzyklen) entsprechend Fig. 3A zu der konventionel­ len digitalen PLL-Schaltung 10 gemäß Fig. 2 geliefert, so ändert sich der Ausgang vom digitalen Tiefpaßfilter 12 von [0] auf [1] gemäß Fig. 3B, so daß sich der Zählwert ent­ sprechend Fig. 3C (Frequenzteilerverhältnis) des Zählers 13 von [16] auf [17] ändert. Das Pulsintervall von 4,05T der eingegangenen Daten beträgt nunmehr 17×4=68 Taktzyklen.

In diesem Fall wird das Pulsintervall der eingehenden Daten vier Taktzyklen kürzer als beim Ausgang des Zählers 13, so daß der Ausgang der digitalen Phasenkomparatorschaltung 11 dazu tendiert, negativ zu werden. Das digitale Tiefpaßfil­ ter 12 ist jedoch so eingerichtet, daß es nicht der zuvor erwähnten schnellen Änderung folgt, so daß im Anschluß an eine vorbestimmte Periode, in welcher der Zähler 13 seinen Zählwert hält, also den Wert [17], der Zähler 13 seinen Zählwert vom Wert [17] auf den Wert [16] ändert. Hält der Zähler 13 diesen Zählwert, also den Wert [16] während einer vorbestimmten Periode, so werden die vier Perioden des Aus­ gangs vom Zähler 13 durch 16×4=64 Taktzyklen repräsen­ tiert, die kürzer sind als das tatsächliche Pulsintervall der Eingangsdaten, also als 65 Taktzyklen. Der Ausgang der digitalen Phasenkomparatorschaltung 11 wird daher allmäh­ lich wieder positiv und dann zu einem bestimmten Zeitpunkt in einen positiven Wert umgewandelt. Nach Ablauf der vorbe­ stimmten Zeitperiode ändert sich der Ausgang des digitalen Tiefpaßfilters 12 vom Wert [0] auf den Wert [1], so daß der Zähler 13 wiederum den Zählwert [17] produziert.

Da die konventionelle digitale PLL-Schaltung, wie oben be­ schrieben, den Abtastfehler nicht vermeiden kann, ergibt sich eine Nachlaufcharakteristik für die eingehenden Daten der digitalen PLL-Schaltung, die im Vergleich zu analogen PLL-Schaltung schlechter ist.

Ganz allgemein enthalten von einer Floppy-Disk reproduzier­ te Daten Frequenzfluktuationskomponenten von relativ nied­ riger Frequenz, die durch unregelmäßige Umdrehungen des Antriebsmotors usw. entstehen. Auch wenn in die Floppy-Disk eingeschriebene Daten besondere Bitmuster aufweisen, werden durch gegenseitige Interferenzen der Datenpulse die Positionen der Pulse verschoben, so daß Frequenzfluktua­ tionskomponenten mit hoher Frequenz erzeugt werden, die als Spitzenverschiebungen bezeichnet werden können.

Die digitale PLL-Schaltung muß somit den niedrigen Fre­ quenzfluktuationskomponenten in befriedeigender Weise folgen können und nicht den sogenannten Spitzenverschiebungen, um die Daten falsch auszulesen. Um die zuvor erwähnten Eigen­ schaften zu erhalten, wird die kritische bzw. Grenzfrequenz (cutoff frequencey) des digitalen Tiefpaßfilters 12 z. B. zu 10 kHz gewählt.

Werden demzufolge eingehende Daten mit Frequenzfluktua­ tionskomponenten an den Eingangsanschluß IN der in Fig. 2 gezeigten PLL-Schaltung 10 gelegt, die hinreichend größer sind als die Grenzfrequenz des digitalen Tiefpaßfilters 12, also spitzenverschobene Daten, so ändert sich der Ausgang der Phasenkomparatorschaltung 11 in Antwort auf diese schnellen Fluktuationen, während der Ausgang des digitalen Tiefpaßfilters 12 den Wert [0] annehmen sollte. Aufgrund des Meßfehlers des digitalen Tiefpaßfilters 12 nimmt sein Ausgang jedoch nicht den Wert [0] an, so daß irgendein an­ deres Ausgangssignal erscheinen kann.

Werden Eingangsdaten mit hohen Frequenzfluktuationskompo­ nenten aufgrund des Spitzenverschiebungsphänomens, z. B. die in Fig. 4A gezeigten Daten, zum Eingangsanschluß IN der PLL-Schaltung 10 geliefert, so wird der Ausgang, welcher nacheinander die Werte [0], [-5], [0] und [+5] annimmt, von der digitalen Phasenkomparatorschaltung 11 zum digitalen Tiefpaßfilter 12 übertragen. Wie zuvor erwähnt, spricht das digitale Tiefpaßfilter 12 nicht auf Hochfrequenzen an, so daß sein Ausgang daher den Wert [0] annehmen sollte. Auf­ grund des Meßfehlers des digitalen Tiefpaßfilters 12 er­ scheint jedoch zu einem Zeitpunkt, an dem der Phasenfehler [+5] zum digitalen Tiefpaßfilter 12 übertragen wird, der Wert [+1] am Ausgang des digitalen Tiefpaßfilters 12, wie die Fig. 4D zeigt. Das bedeutet im Ergebnis entsprechend Fig. 4E, daß sich der Frequenzteilerwert des Zählers 13 vom Wert [16] auf den Wert [17] ändert und somit die digitale PLL-Schaltung 10 der Spitzenverschiebung (peak shift) folgt. Wie in Fig. 4C gezeigt, verbleiben daher Phasenfeh­ ler in mehreren Eingangsdaten.

Aufgrund des oben beschriebenen Meßfehlers ist die digitale PLL-Schaltung im Vergleich zur analogen PLL-Schaltung nicht stabil im Hinblick auf Eingangsdaten, die Spitzenverschie­ bungskomponenten enthalten.

Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte digitale PLL-Schaltung zu schaffen, die die Nachteile beim Stand der Technik überwindet.

Ziel der Erfindung ist es, eine digitale PLL-Schaltung an­ zugeben, die Quantisierungsfehler vermindert und eine bes­ sere Nachlaufcharakteristik (follow-up characteristic) auf­ weist. Sie soll ferner keinen Restphasenfehler (residual phase error) besitzen.

Ein weiteres Ziel der Erfindung ist es, eine digitale PLL- Schaltung zu bilden, die nicht auf hohe Frequenzfluktua­ tionskomponenten anspricht, z. B. auf Spitzenverschiebungen oder dergleichen, und die eine hohe Stabilität aufweist.

Eine Lösung der gestellten Aufgabe ist im kennzeichnenden Teil des Patentanspruchs 1 angegeben. Vorteilhafte Ausge­ staltungen der Erfindung sind den Unteransprüchen zu ent­ nehmen.

Eine digitale phasenstarre Schleifenschaltung (PLL-Schal­ tung) nach der Erfindung zeichnet sich aus durch

• a) eine Signalquelle zur Erzeugung eines digitalen Ein­ gangssignals A mit einem Puls, der bei einem ganzen Vielfachen einer Einheitsperiode auftritt,
• b) einen Zähler zum Zählen der Anzahl von Referenztakten CK,
• c) eine digitale Phasenkomparatoreinrichtung zum Vergleich der Phase des digitalen Eingangssignals A mit der Phase des Ausgangs B des Zählers,
• d) ein digitales Tiefpaßfilter, das den Ausgang der digita­ len Phasenkomparatoreinrichtung empfängt,
• e) eine Korrektursteuersignal-Generatoreinrichtung zur Er­ zeugung eines Korrektrusteuersignals C in einer Ein­ heitsperiode, die derjenigen Einheitsperiode folgt, in der der Puls des digitalen Eingangssignals A auftritt, und
• f) eine Steuereinrichtung, die in Antwort auf das Korrek­ tursteuersignal C den Ausgang D des digitalen Tiefpaß­ filters zum Zähler überträgt, um das Teilerverhältnis des Zählers nur während der Einheitsperiode einzustel­ len, während der das Korrektursteuersignal C erhalten wird.

Die Zeichnung stellt neben dem Stand der Technik mehrere Ausführungsbeispiele der Erfindung dar. Es zeigt

Fig. 1A bis 1D Zeitdiagramme zur Erläuterung der Wirkungs­ weise der Erfindung,

Fig. 2 ein Blockdiagramm einer konventionellen, digitalen PLL-Schaltung,

Fig. 3A bis 3C und 4A bis 4C Zeitdiagramme zur Erläuterung der Wirkungsweise der in Fig. 2 gezeigten konven­ tionellen, digitalen PLL-Schaltung,

Fig. 5 ein Blockdiagramm eines ersten Ausführungsbeispiels einer digitalen PLL-Schaltung nach der Erfindung,

Fig. 6A bis 6F und 7A bis 7D Zeitdiagramme zur Erläuterung der Wirkungsweise des in Fig. 5 gezeigten ersten Ausführungsbeispiels,

Fig. 8 ein Blockdiagramm einer Korrektursteuerpuls-Genera­ torschaltung, die in der in Fig. 5 gezeigten digi­ talen PLL-Schaltung nach der Erfindung zum Einsatz kommt,

Fig. 9A bis 9I Zeitdiagramme zur Erläuterung der in Fig. 8 gezeigten Korrektursteuerpuls-Generatorschaltung,

Fig. 10A bis 10D Zeitdiagramme zur Erläuterung der Wir­ kungsweise der in Fig. 5 gezeigten digitalen PLL- Schaltung nach dem ersten Ausführungsbeispiel,

Fig. 11 ein Blockdiagramm einer digitalen PLL-Schaltung nach einem zweiten Ausführungsbeispiel der Erfin­ dung,

Fig. 12 ein Blockdiagramm einer dc-Korrekturschaltung, die in der in Fig. 11 gezeigten digitalen PLL-Schaltung nach dem zweiten Ausführungsbeispiel verwendet wird,

Fig. 13A bis 13G, 14A bis 14G und 15A bis 15D Zeitdiagramme zur Erläuterung des Betriebs der in Fig. 11 gezeig­ ten digitalen PLL-Schaltung nach dem zweiten Aus­ führungsbeispiel,

Fig. 16 eine schematische Darstellung von eingehenden Da­ ten,

Fig. 17 ein Blockdiagramm einer digitalen PLL-Schaltung nach einem dritten Ausführungsbeispiel der Erfin­ dung,

Fig. 18 ein Blockdiagramm einer dc-Korrekturschaltung, die in der in Fig. 17 gezeigten digitalen PLL-Schaltung nach dem dritten Ausführungsbeispiel zum Einsatz kommt,

Fig. 19A bis 19E und 20A bis 20D Zeitdiagramme zur Erläute­ rung der Wirkungsweise des in Fig. 17 gezeigten dritten Ausführungsbeispiels,

Fig. 21 ein Blockdiagramm einer digitalen PLL-Schaltung nach einem vierten Ausführungsbeispiel der Erfin­ dung,

Fig. 22 eine graphische Darstellung zur Erläuterung des Be­ triebs des vierten Ausführungsbeispiels der Erfin­ dung, und

Fig. 23A bis 23F Zeitdiagramme zur Erläuterung des Betriebs des vierten Ausführungsbeispiels der Erfindung.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung näher beschrieben. Fig. 5 stellt eine Schal­ tungsanordnung eines ersten Ausführungsbeispiels einer di­ gitalen PLL-Schaltung dar. Gleiche Teile wie in Fig. 2 sind mit den gleichen Bezugszeichen versehen und werden nicht nochmals beschrieben. Entsprechend der in Fig. 5 gezeigten digitalen PLL-Schal­ tung 10 A (digital phase lock loop circuit bzw. digitale phasenstarre bzw. phasenverriegelte Schleifenschaltung) werden ankommende Daten am Eingangsanschluß IN zu einer digitalen Phasenkomparatorschaltung 11 und einer Korrektur­ steuerpuls-Generatorschaltung 14 geliefert. Der Ausgang von der Korrektursteuerpuls-Generatorschaltung 14 und der Aus­ gang vom digitalen Tiefpaßfilter 12 werden auf verschiedene Eingänge eines UND-Gatters 15 geführt. Der Ausgang vom UND- Gatter 15 wird über eine Addierstufe 16 zu einem Zähler 13 geliefert. Zur Addierstufe 16 wird ferner ein Frequenztei­ lerwert n ₀ (=16) einer Mittenfrequenz (center frequency) geliefert, so daß der Ausgang vom Zähler 13 die Mittenfre­ quenz annimmt, wenn keine Eingangsdaten vorhanden sind. Der Ausgang vom Zähler 13 wird zur Phasenkomparatorschaltung 11 geführt und zur Korrektursteuerpuls-Generatorschaltung 14.

Im folgenden wird die Wirkungsweise des in Fig. 5 gezeigten ersten Ausführungsbeispiels näher erläutert.

Werden Eingangsdaten mit einer Grundperiode T, wie in Fig. 6A gezeigt, zur digitalen PLL-Schaltung 10 A geliefert, so mißt die digitale Phasenkomparatorschaltung 11 eine Pha­ sendifferenz zwischen den Eingangsdaten und dem Ausgang (Fensterpuls) des Zählers 13. Auf der Grundlage der ge­ messenen Phasendifferenz wird dann ein Ausgang [ n₁ ] oder (gezeigt in Fig. 6D) vom digitalen Tiefpaßfilter 12 zu ei­ nem Eingangsanschluß des UND-Gatters 15 übertragen. Das UND-Gatter 15 empfängt am anderen Eingangsanschluß einen Korrektursteuerpuls (gezeigt in Fig. 6C), der von der Korrektursteuerpuls-Generatorschaltung 14 kommt. Da sich dieser Korrektursteuerpuls im ersten Halbzyklus (Grundpe­ riode) des Fensterpulses auf niedrigem Pegel "Lo" befin­ det, nimmt der Ausgang vom UND-Gatter 15 den Wert [0] an, wie die Fig. 6E zeigt. Wie in Fig. 6F dargestellt ist, nimmt somit der Ausgang von der Addierstufe 16 den Fre­ quenzteilerwert n₀ der Mittenfrequenz an, der der Zählwert des Zählers 13 wird.

Während des nächsten Halbzyklus des Fensterpulses geht entsprechend Fig. 6C der Korrektursteuerpuls auf den ho­ hen Pegel "Hi", so daß das UND-Gatter 15 geöffnet wird und den Wert n₁ des Ausgangs vom digitalen Tiefpaßfilter 12 zur Addierstufe 16 liefert. Entsprechend Fig. 6F nimmt der Ausgang von der Addierstufe 16 den Wert (n₀+n₁) an, wo­ bei der Zählwert des Zählers 13 in Übereinstimmung mit der Phase der Eingangsdaten korrigiert wird.

In den dritten und vierten Halbzyklen des Fensterpulses geht der Korrektursteuerpuls wieder auf den Pegel "Lo", so daß ähnliche Operationen wie im ersten Halbzyklus erneut ausgeführt werden.

In ähnlicher Weise werden bei Lieferung von Eingangdaten , wenn die Phasendifferenz zwischen den Eingangsdaten und dem Fentsterpuls zu n₂, n₃, . . . gemessen wird, der Zähl­ wert des Zählers 13 auf der Grundlage der gemessenen Pha­ sendifferenz korrigiert, und zwar nur während des nächsten Halbzyklus des Fensterpulses .

Der Frequenzteilerwert n₀ bzw. frequenzgeteilte Wert der Mittenfrequenz wird z. B. auf den Wert 16 gesetzt, wobei der Ausgang n _i vom digitalen Tiefpaßfilter 12 so gewählt ist, daß er in einen bestimmten Bereich fällt, z. B. in den Bereich -8 n _i 7. Im Falle einer 8-Inch Floppy-Disk mit MFM-Mode, bei dem die Datenrate am größten ist, wird daher in Abhängigkeit einer Taktfrequenz von 16 MHz die Frequenz des Ausgangs vom Zähler 13 so gesteuert, daß sie in den Bereich von 696 bis 2000 kHz fällt. Ferner wird der Wert [7] in den Zähler 13 geladen und herabgezählt. Werden Eingangs­ daten geliefert, wenn der Zählwert des Zählers 13 zu dieser Zeit verriegelt ist bzw. gehalten wird, so repräsentiert dieser gehaltene bzw. verriegelte Wert die Phasendifferenz zwischen den Eingangsdaten und dem Ausgang vom Zähler 13.

Beträgt das Intervall der Eingangsdaten 4,05T ( 65 Takt­ zyklen) und nimmt der Ausgang vom digitalen Tiefpaßfilter 12 ähnlich zu Fig. 3 den Wert [1] an, so wird bei diesem Ausführungsbeispiel entsprechend den Fig. 7C und 7D der Zählwert des Zählers 13 nur im nächsten Halbzyklus der Ein­ gangsdaten korrigiert, so daß das Datenintervall von 4,05T gleich den 65 Taktzyklen ist und somit Quantisierungsfehler reduziert werden.

Die praktische Schaltungsausführung der Korrektursteuer­ puls-Generatorschaltung 14 gemäß Fig. 5 und ihr Betrieb werden nachfolgend unter Bezugnahme auf die Fig. 8 näher beschrieben, die ein Blockdiagramm zeigt, sowie unter Be­ zunahme auf die Fig. 9A bis 9I, die Zeitdiagramme sind.

Entsprechend der Fig. 8 werden Eingangsdaten vom Ein­ gangsanschluß IN in Fig. 5 zu einem Setzanschluß S eines RS-Typ-Flip-Flops 141 geliefert, wobei der Q-Ausgang vom RS-Typ-Flip-Flop 141 zu einem Dateneingangsanschluß D eines D-Typ Flip-Flops 142 übertragen wird. Ein Nulldetektoraus­ gang vom Zähler 13 wird zu einem Dateneingangsanschluß D eines D-Typ Flip-Flops 143 übertragen, wobei dieser D-Typ Flip-Flop 143 an seinem Takteingangsanschluß CK den selben Takt empfängt, der auch zum Zähler 13 gemäß Fig. 5 über­ tragen wird. Der Q-Ausgang vom D-Typ Flip-Flop 143 wird zu einem Rücksetzeingangsanschluß R des RS-Typ Flip-Flops 141 geliefert. Der Nulldetektorausgang vom Zähler 13 wird darüber hinaus zum Takteingangsanschluß CK des D-Typ Flip- Flops 142 geführt, dessen Q-Ausgang den Korrekturpuls ausgibt.

Im folgenden wird der Betrieb der Korrektursteuerpuls-Gene- ratorschaltung 14 nach Fig. 8 unter Bezugnahme auf die Fig. 9A bis 9I im einzelnen erläutert.

Fig. 9A stellt den Frequenzteilerwert (entsprechend in Fig. 5) des Taktzyklus T dar, welcher zum Zähler 13 gelie­ fert wird. Fig. 9B zeigt den Ausgang vom Zähler 13. In der Fig. 9C ist der Ausgang in Fig. 5 gezeigt, also der Ausgang vom UND-Gatter 15. Im vorliegenden Ausführungsbei­ spiel wird der Ausgang n₀ so gewählt, daß er den Wert [15] aufweist, während der Ausgang , der sich dadurch ergibt, daß der Wert [15] zum Ausgang vom UND-Gatter 15 hinzuad­ diert wird, in den Zähler 13 geladen wird. Der Zähler 13 wird dann in Abhängigkeit seines Eingangstakts CK herabge­ zählt. Der Zähler 13 enthält eine Nullausgang-Detektorein­ richtung, die nicht im einzelnen gezeigt ist. Diese Null­ ausgangs-Detektoreinrichtung erzeugt einen Puls entspre­ chend Fig. 9D zu einem Zeitpunkt, bei dem der Ausgang vom Zähler 13 den Wert Null annimmt. Dieser Puls wird zu dem Dateneingangsanschluß D des D-Typ Flip-Flops 143 übertra­ gen, der den entsprechenden Wert in Abhängigkeit eines je­ den Takts , wie in Fig. 9I gezeigt, verriegelt bzw. hält. Der Q-Ausgang vom D-Typ Flip-Flops 143 liefert einen Aus­ gang , der vom Puls um einen Takt verzögert ist. Unter­ dessen wird das RS-Typ Flip-Flops 141 durch die Eingangsda­ ten gesetzt, wie in Fig. 9F zu erkennen ist, und durch den oben erwähnten Ausgang zurückgesetzt, so daß es den Puls erzeugt, und zwar entsprechend Fig. 9G. Dieser Puls wird zum Dateneingangsanschluß D des D-Typ Flip-Flops 142 geliefert, in welchem er durch den Puls gehalten bzw. verriegelt wird. Das D-Typ Flip-Flop 142 erzeugt daher den Q-Ausgang , der während derjenigen Periode auf dem hohen Pegel liegt, die dem Zyklus entspricht, der dem Zyklus T folgt, in welchem die Eingangsdaten vorhanden sind, wie in Fig. 9H zu erkennen ist. Dieser Ausgang wird zum UND-Gat­ ter 15 in Fig. 5 übertragen, und zwar als Korrektursteuer­ puls.

Entsprechend der obigen Beschreibung wird gemäß der Erfin­ dung der Korrektursteuerpuls während der Grundperiode er­ zeugt, die der Grundperiode folgt, in welcher ankommende digitale Signale existieren, wobei das Frequenzteilerver­ hältnis des Zählers durch den Ausgang vom digitalen Tief­ paßfilter nur während dieser Periode gesteuert wird. Es ist daher möglich, den Quantisierungsfehler zu reduzieren, und zwar unter gleichzeitiger Verbesserung der Nachlaufcharak­ teristik (follow-up characteristic) der digitalen PLL- Schaltung.

Mit dem oben erwähnten Steuersystem kann die digitale PLL- Schaltung allerdings keinen Restphasenfehler vermeiden, wenn sie bezüglich der Eingangsdaten verriegelt bzw. ge­ sperrt ist. Werden genauer gesagt Eingangsdaten zum Ein­ gangsanschluß IN geliefert, wobei der Datenzyklus gleich 33 Taktzyklen ist, wie in Fig. 10A gezeigt ist, werden also mit anderen Worten Eingangsdaten mit dc-Zyklus-Fluktua­ tionskomponenten von einem Taktzyklus zum Eingangsanschluß IN übertragen, so wird im Meßzyklus, dem die Eingangsdaten unterworfen werden, die Phasendifferenz [+1] zwischen den Eingangsdaten und dem Ausgangspuls gemessen, entspre­ chend Fig. 10B. Das digitale Tiefpaßfilter 12 erzeugt daher den Ausgang [+1], wie in Fig. 10C gezeigt ist. Im nachfol­ genden Korrekturzyklus wird das Frequenzteilerverhältnis des Zählers 13 vom Wert [16] auf den Wert [17] korrigiert, und zwar auf der Grundlage des Ausgangs [+1], wie in Fig. 10D zu erkennen ist.

Eine ähnliche Operation wird wiederholt ausgeführt, wobei die Summe aus Meßzyklus und Korrekturzyklus gleich dem Zyklus der Eingangsdaten wird, so daß die PLL-Schaltung 10 A auf die Eingangsdaten verriegelt wird. Bei diesem Steuersy­ stem wird der Phasenfehler, der im Meßzyklus hervorgerufen wird, im Korrekturzyklus verwendet, so daß sich die Ein­ gangsdaten grundsätzlich verwenden lassen. Für den Fall, daß keine Phasendifferenz [+1] existieren würde, könnte die PLL-Schaltung 10 A nicht auf die Eingangsdaten verriegelt werden. Demzufolge verbleibt gemäß den Fig. 10A und 10B in jedem Datenzyklus der Phasenfehler von einem Taktzyklus. Wird mit anderen Worten der Steuerbetrieb unter diesen Be­ dingungen nicht so durchgeführt, daß ein Restphasenfehler gehalten wird, so ist die PLL-Schaltung 10 A nicht länger bezüglich der Eingangsdaten verriegelt.

Weist der Taktzyklus der Eingangsdaten den Wert [34] auf und existiert eine dc-Zyklusfluktuation von zwei Taktzy­ klen, so verbleibt ein Phasenfehler von zwei Takten.

Bei einem derartigen Restphasenfehler ist der Einfangbe­ reich (capture range) der digitalen PLL-Schaltung 10 A be­ grenzt, so daß ein Bereich, in welchem die PLL-Schaltung verwendet werden kann, ebenfalls begrenzt ist.

Gemäß dem nachfolgenden Ausführungsbeispiel ist eine dc- Korrekturschaltung vorhanden, um den oben genannten Rest­ phasenfehler zu beseitigen, so daß die PLL-Schaltung nach der Erfindung dc-Zyklusfluktuationen der Eingangsdaten Rechnung tragen kann.

Die Fig. 11 zeigt ein zweites Ausführungsbeispiel der Er­ findung mit einer dc-Korrekturschaltung. In Fig. 11 sind gleiche Teile wie in Fig. 5 mit gleichen Bezugszeichen ver­ sehen und werden nicht nochmals beschrieben.

Eine dc-Korrekturschaltungist in Fig. 11 mit dem Bezugs­ zeichen 20 versehen und enthält eine dc-Komponenten-De­ tektorschaltung 21 und einen dc-Korrekturzähler 22. Ein­ gangsdaten vom Eingangsanschluß IN und der Ausgang vom digitalen Tiefpaßfilter 12 werden jeweils zu verschiedenen Eingangsanschlüssen 21 a und 21 b der dc-Komponenten-Detek­ torschaltung 21 übertragen. Ein Paar von Ausgängen U und D von der dc-Komponenten-Detektorschaltung 21 wird zu dc- Korrekturzähler 22 geliefert. Der Ausgang von diesem dc- Korrekturzähler 22 wird zu einer Addierstufe 17 geführt, wobei er in der Addierstufe 17 zum Ausgang vom digitalen Tiefpaßfilter 12 hinzuaddiert wird.

Die Fig. 12 zeigt den Aufbau der dc-Korrekturschaltung 20 im einzelnen. Entsprechend der Fig. 12 werden Eingangsdaten und ein Phasenfehlersignal von den Anschlüssen 21 a und 21 b jeweils zu einem 3-Bit-Zähler 23 und zu einer Phasenfehler­ polaritäts-Entscheidungsschaltung 24 übertragen. Ein Aus­ gang von der Phasenfehlerpolaritäts-Entscheidungsschaltung 24 wird zu einem AUF-Anschluß U eines Aufwärts/Abwärts-Zäh­ lers 25 geliefert, während ein anderer Ausgang der Phasen­ fehlerpolaritäts-Entscheidungsschaltung 24 zu einem AB-An­ schluß D des Aufwärts/Abwärts-Zählers 25 übertragen wird. Der Ausgang vom 3-Bit-Zähler 23 wird zu einem Löschanschluß CLR des Aufwärts/Abwärts-Zählers 25 geführt. Der Ausgang vom Aufwärts/Abwärts-Zähler 25 wird zu einer Größen-Ent­ scheidungsschaltung 26 geliefert, während zwei Ausgänge von der Größen-Entscheidungsschaltung 26 jeweils über UND-Gat­ ter 27 U und 27 D zu einem dc-Korrekturzähler 22 übertragen werden. Der Ausgang vom dc-Korrekturzähler 22 wird zu der Addierstufe 17 geführt (vgl. Fig. 11) und zu einem Begren­ zer 28 mit einer oberen und einer unteren Begrenzung. Der Ausgang vom Begrenzer 28 wird zu den jeweils anderen Ein­ gängen der UND-Gatter 27 U und 27 D geliefert.

Im fogenden wird der Betrieb der in Fig. 12 gezeigten dc- Korrekturschaltung 20 näher beschrieben. Werden Eingangsda­ ten , die in Fig. 13A gezeigt sind, vom Eingangsanschluß 21 a zum 3-Bit-Zähler 23 geliefert, so erzeugt dieser einen Löschpuls entsprechend Fig. 13B nach jeweils acht Ein­ gangsdaten. In Abhängigkeit dieses Löschpulses setzt der Aufwärts/Abwärts-Zähler 25 seinen Zählwert jeweils auf den Wert "0", wie in Fig. 6E zu erkennen ist.

Unterliegen die Eingangsdaten keinen dc-Zyklusfluktuatio­ nen, so ändert der Ausgang von der Phasenkomparatorschal­ tung 11 (vgl. Fig. 11) seine Polarität zu positiven und ne­ gativen Werten mit geringeren Schwankungen, wie in Fig. 13C zu erkennen ist. Dieser Ausgang von der Phasenkomparator­ schaltung 11 wird über das in Fig. 11 gezeigte digitale Tiefpaßfilter 12 und den Eingangsanschluß 21 b zur Phasen­ fehlerpolaritäts-Entscheidungsschaltung 24 übertragen. In Abhängigkeit der positiven oder negativen Polarität des Phasenfehlers werden dann ein AUF-Signal UP und ein AB-Sig­ gnal DN entsprechend Fig. 13D jeweils von der Entschei­ dungsschaltung 24 zu verschiedenen Eingangsanschlüssen U und D des Aufwärts/Abwärts-Zählers 25 geführt, wobei beide Signale in Fig. 12 mit D bezeichnet sind. Der Wert des Zählers 25 wird daher wiederholt heraufgesetzt und herun­ tergesetzt, wie in Fig. 13E dargestellt ist.

Der Zählwert des Aufwärts/Abwärts-Zählers 25 wird mit ei­ nem vorgegebenen Wert verglichen, wobei seine Größe mit Hilfe der Größen-Entscheidungsschaltung 26 beurteilt wird, und zwar unmittelbar vor dem nächsten Löschpuls , wie in Fig. 13E gezeigt ist.

Ist bei diesem Ausführungsbeispiel der Eingang größer als [5], so erzeugt die Größen-Entscheidungsschaltung 26 an ihrem einen Ausgangsanschluß 26 a einen Puls, während sie an ihrem anderen Ausgangsanschluß 26 b einen Puls erzeugt, wenn der Eingang kleiner als [-5] ist. Im Fall der Fig. 13 wird der Zählwert [4] des Aufwärts/Abwärts-Zählers 25 zur Grö­ ßen-Entscheidungsschaltung 26 geliefert, so daß die Größen- Entscheidungsschaltung 26 in diesem Fall keinen Puls an ih­ ren Ausgangsanschlüssen 26 a und 26 b erzeugt, wie in Fig. 13F gezeigt ist. Entsprechend der Fig. 13G verbleibt daher der Zählwert des dc-Korrekturzählers 22 auf dem Wert [0], da dies auch für den Ausgang von der dc-Korrekturschaltung 20 zutrifft.

Unterliegen die Eingangsdaten dc-Zyklusfluktuationen, so verändert der Ausgang der digitalen Phasenkomparatorschal­ tung 11 (vgl. Fig. 11) seine Polarität in Richtung positi­ ver Werte, wie z. B. anhand der Fig. 14C zu erkennen ist. Dieses versetzte bzw. verschobene Phasenfehlersignal wird zu der Phasenfehlerpolaritäts-Entscheidungsschaltung 24 vom Eingangsanschluß 21 b geliefert, wobei die Schaltung 24 fortwährend bzw. kontinuierlich das AUF-Signal UP als Aus­ gang erzeugt, wie in Fig. 14D gezeigt ist. Entsprechend Fig. 14E wird somit der Zählwert des Aufwärts/Abwärts- Zählers 25 allmählich erhöht und erreicht den Wert [7] un­ mittelbar vor dem nächsten Löschpuls .

Die Größen-Entscheidungsschaltung 26 empfängt den Zählwert [7] des Aufwärts/Abwärts-Zählers 25 und erzeugt an ihrem einen Ausgangsanschluß 26 a einen Puls entsprechend Fig. 14F. Dieser Ausgangspuls wird über das UND-Gatter 27 U zum AUF-Anschluß U des dc-Korrekturzählers 22 übertragen, so daß gemäß Fig. 14G der Zählwert des dc-Korrekturzählers 22 von [0] auf [1] heraufgesetzt wird.

Die Addierschaltung 17 in Fig. 11 addiert den korrigierten Wert [1] des Zählers 22 zum Restphasenfehler des digitalen Tiefpaßfilters 12, während die Addierstufe 16 den oben er­ wähnten Additionswert zum Mittenfrequenz-Frequenzteilerwert [ n₀ ] hinzuaddiert, um auf diese Weise das Frequenzteiler­ verhältnis des Zählers 13 in Fig. 11 zu korrigieren.

Der obere und untere Begrenzer 28 in Fig. 12 ist so ausge­ bildet, daß er ein unkontrolliertes Herauslaufen der dc- Korrekturschaltung 20 verhindert. Nimmt z. B. der Zählwert des dc-Korrekturzählers 22 einen Wert an, der jenseits von [+3] liegt, also darüber, so liefert der Begrenzer 28 einen Ausgang "Lo" mit niedrigem Pegel zum UND-Gatter 27 U, wäh­ rend er einen Ausgang "Lo" mit niedrigem Pegel zum anderen UND-Gatter 27 d liefert, wenn der Zählwert z. B. jenseits von [-3] liegt, also darunter, so daß der Wert des dc-Kor­ rekturzählers 22 so gesteuert wird, daß er in einen vorbe­ stimmten Bereich fällt.

Werden Eingangsdaten mit einer dc-Zyklusfluktuation von ei­ nem Taktzyklus gemäß Fig. 15A geliefert, so bleibt bei der digitalen PLL-Schaltung 10 A nach diesem Ausführungsbeispiel der Phasenfehler von einem Taktzyklus erhalten, bis die dc- Korrekturschaltung 20 den Korrekturausgang erzeugt, wie in Fig. 10 zu erkennen ist.

Erzeugt die dc-Korrekturschaltung 20, wie oben beschrieben, den Korrekturwert [1] im Anfangsmeßzyklus, so wird dieser Korrekturwert [1] zum Phasenfehlerwert [1] hinzuaddiert, wie in Fig. 15C gezeigt ist. Im ersten Korrekturzyklus wird daher entsprechend Fig. 15D das Frequenzteilerverhältnis des Zählers 13 (vgl. Fig. 11) auf den Wert 16+1+1=18 gesetzt, mit dem Ergebnis, daß gemäß Fig. 15A und 15B im zweiten Meßzyklus der Phasenfehler zwischen den Eingangsda­ ten und dem Puls vom VCO den Wert [0] annimmt. Entspre­ chend Fig. 15C hält zu dieser Zeit die dc-Korrekturschal­ tung 20 den Korrekturwert [1] aufrecht, so daß gemäß Fig. 15D das Frequenzteilerverhältnis des Zählers 13 im zweiten Korrekturzyklus den Wert 16+1=17 annimmt. Auch im drit­ ten Meßzyklus nimmt gemäß Fig. 15A und Fig. 15B der Phasen­ fehler zwischen den Eingangsdaten und dem VCO-Puls den Wert [0] an.

Ein ähnlicher Betrieb wird wiederholt ausgeführt, wobei die digitale PLL-Schaltung 10 A nach Fig. 11 auf Eingangsdaten verriegelt ist, die dc-Zyklusfluktuationen ohne Restphasen­ fehler aufweisen, so daß es möglich ist, den Einfangbereich der digitalen PLL-Schaltung zu vergrößern.

Ein drittes Ausführungsbeispiel einer digitalen PLL-Schal­ tung mit einer dc-Korrekturschaltung wird nachfolgend im einzelnen erläutert.

Fig. 16 zeigt ein Aufzeichnungsformat auf der Floppy-Disk. Bei diesem Aufzeichnungsformat gemäß Fig. 16 ist ein Syn­ chronisationsbereich vor dem Datenbereich eines jeden Sek­ tors vorhanden, so daß die auf der Reproduktionsseite be­ findliche digitale PLL-Schaltung mit den Daten synchroni­ siert werden kann, die von der Floppy-Disk ausgelesen wer­ den. Beispielsweise sind in dem Synchronisationsbereich aufgezeichnete Daten mit einem vorbestimmten Bitmuster (101010 . . . 10) und einer Länge von 12 Bytes=96 Bits vor­ handen. Das dritte Ausführungsbeispiel der Erfindung nutzt die im zuvor erwähnten Synchronisationsbereich aufgezeich­ neten Daten aus.

Die Fig. 17 zeigt den Gesamtaufbau des dritten Ausführungs­ beispiels. In Fig. 17 sind gleiche Teile wie in Fig. 5 mit den gleichen Bezugszeichen versehen und werden nicht nochmals beschrieben.

Eine digitale PLL-Schaltung 10 A nach Fig. 17 enthält eine dc-Korrekturschaltung 200, die ihrerseits eine Synchronisa­ tionsbereichs-Detektorschaltung 121 und eine dc-Halte- bzw. -Verriegelungsschaltung 122 enthält. Die Synchronisations­ bereichs-Detektorschaltung 121 empfängt an ihren Eingangs­ anschlüssen 121 a und 121 b jeweils Eingangsdaten vom Ein­ gangsanschluß IN und das Fenstersignal vom Zähler 13. Der Ausgang vom digitalen Tiefpaßfilter 12 wird zu der dc-Hal­ teschaltung 122 geliefert, während der Detektorausgang von der Synchronisationsbereichs-Detektorschaltung 121 zu dc- Halteschaltung 122 als Halte- bzw. Verriegelungssignal übertragen wird. Der verriegelte Ausgang von der dc-Halte­ schaltung 122 wird der Addierstufe 17 zugeführt und dort zum Ausgang des digitalen Tiefpaßfilters 12 hinzuaddiert.

Der Aufbau der dc-Korrekturschaltung 200 wird nachfolgend unter Bezugnahme auf das in Fig. 18 gezeigte Blockdiagramm näher beschrieben. In Fig. 18 werden Eingangsdaten am Ein­ gangsanschluß 121 a und das Fenstersignal am Eingangsan­ schluß 121 b jeweils zu einer Datenreproduktionsschaltung 123 geführt, wobei der Ausgang von der Datenreproduktions­ schaltung 123 zu einem 16 Bit Schieberegister 124 übertra­ gen wird. Das Fenstersignal vom Anschluß 121 b wird eben­ falls zum Schieberegister 124 geliefert, und zwar als Takt­ signal. Der Ausgang vom Schieberegister 124 wird zu einer Synchronisationsmuster-Detektorschaltung 125 geführt, wobei der Ausgang der Synchronisationsmuster-Detektorschaltung 125 zu der dc-Halte- bzw. -Verriegelungsschaltung 122 ge­ liefert wird, und zwar als Halte- bzw. Verriegelungssignal. Im vorliegen Fall kann die Datenreproduktionsschaltung 123 als Datentrennschaltung arbeiten, die bereits oben erwähnt worden ist.

Der Betrieb der dc-Korrekturschaltung 200 gemäß Fig. 18 soll nachfolgend im einzelnen beschrieben werden.

Wird die digitale PLL-Schaltung 10 a auf das bereits be­ schriebene Synchronisationsmuster verriegelt, wie in Fig. 19A und in Fig. 19B gezeigt ist, so bleibt eine Phasenbe­ ziehung zwischen den Eingangsdaten und dem ersten Ausgang vom Zähler 13 (vgl. Fig. 17) konstant, so daß die VCO-Pulse konstant werden. Liefert der Zähler 13 den Fensterpuls ge­ mäß Fig. 19C über den Eingangsanschluß 121 b zur Datenrepro­ duktionsschaltung 123, so erzeugt die Datenreproduktions­ schaltung 123 in Abhängigkeit des in Fig. 19A gezeigten MFM-modulierten Synchronisationsmusters (z. B. 1010 . . .) reproduzierte Daten 1010 . . . , wie in Fig. 19D gezeigt ist. Diese reproduzierten Daten werden über das 16 Bit Schiebe­ register 124 zu einer Synchronisationsmuster-Detektorschal­ tung 125 übertragen. Zu einem Zeitpunkt, zu dem die Detek­ torschaltung 125 das Synchronisationsmuster von 16 Bit de­ tektiert (z. B. 10 10 10 . . . 10), liefert die Synchronisa­ tionsmuster-Detektorschaltung 125 direkt ein Haltesignal gemäß Fig. 19E zur dc-Halteschaltung 122, so daß der Pha­ senfehler zu diesem Zeitpunkt gehalten wird.

Werden die Daten des Synchronisationsmusters gemäß Fig. 20A zur digitalen PLL-Schaltung 10 A in Fig. 17 geliefert, so schwankt der Wert des Phasenfehlers zur positiven oder ne­ gativen Seite, wie in Fig. 20B zu erkennen ist (7 oder der­ gleichen in der Fig. 20B repräsentiert eine negative Zif­ fer), bis die digitale PLL-Schaltung 10 A auf die Eingangs­ daten verriegelt ist.

Nach Beendigung der Verrigegelungsoperation der digitalen PLL-Schaltung 10 A im Hinblick auf die Eingangsdaten nimmt der Phasenfehler einen konstanten Wert an, wie bereits frü­ her beschrieben. Enthalten die Eingangsdaten dc-Zyklusfluk­ tuationskomponenten, wie in Fig. 20B zu erkennen ist, so verbleibt der Phasenfehler z. B. auf dem Wert [1]. Wird der Synchronisationsbereich durch die Synchronisationsbereichs- Detektorschaltung 121 detektiert, so wird gemäß diesem Aus­ führungsbeispiel der Phasenfehler [1] als dc-Zyklusfluktua­ tionskomponente der Eingangsdaten betrachtet. Diese dc-Kom­ ponente wird durch das in Fig. 20C gezeigte Haltesignal in der dc-Halteschaltung 122 gehalten bzw. verriegelt.

Wie in Fig. 20D gezeigt ist, wird anschließend der Ausgang von der dc-Halteschaltung 122 vom Wert [0] auf den Wert [1] erhöht.

Die Addierschaltung 17 addiert den korrigierten Wert [1] der Halteschaltung 122 zum Restphasenfehler (residual phase error), der vom digitalen Tiefpaßfilter 12 erhalten wurde, während die Addierstufe 16 den Additionswert zum Mittenfre­ quenz-Frequenzteilerwert [ n₀ ] hinzuaddiert, um auf diese Weise das Frequenzteilerverhältnis des Zählers 13 zu korri­ gieren.

Werden Eingangsdaten mit einer dc-Zyklusfluktuationskompo­ nente von einem Taktzyklus gemäß Fig. 15A zur digitalen PLL-Schaltung 10 A gemäß dem Ausführungsbeispiel nach Fig. 17 geliefert, so bleibt bei dieser digitalen PLL-Schaltung der Phasenfehler von einem Taktzyklus so lange vorhanden, bis die dc-Korrekturschaltung 200 den korrigierten Ausgang erzeugt.

Erzeugt die dc-Korrekturschaltung 200 den korrigierten Wert [1], wie oben beschrieben, und zwar im ersten Meßzyklus, so wird dieser korrigierte Wert zum Phasenfehlerwert [1] hin­ zuaddiert, wie in Fig. 15C gezeigt ist. Im ersten Korrek­ turzyklus wir daher entsprechend Fig. 15D der Frequenztei­ lerwert des Zählers 13 den Wert 16+1+1=18 einnehmen, so daß gemäß den Fig. 15A und 15B im zweiten Meßzyklus der Phasenfehler zwischen den Eingangsdaten und dem VCO-Puls Null wird. Zu dieser Zeit wird gemäß Fig. 15C der korri­ gierte Wert [1] der dc-Korrekturschaltung 200 aufrechter­ halten, so daß gemäß Fig. 15D der Frequenzteilerwert des Zählers 13 im zweiten Korrekturzyklus durch den Wert 16+1=17 repräsentiert wird. Auch im dritten Meßzyklus nimmt der Phasenfehler zwischen den Eingangsdaten und dem VCO- Puls den Wert Null an, wie den Fig. 15A und 15B zu entneh­ men ist.

Im Anschluß daran wird ein ähnlicher Betrieb erneut durch­ geführt. Die digitale PLL-Schaltung 10 A nach Fig. 17 läßt sich dabei auf die Eingangsdaten verriegeln bzw. arretie­ ren, die die dc-Zyklusfluktuationskomponente aufweisen, und zwar ohne irgendeinen Restphasenfehler, so daß dadurch der Einfangbereich dieser Schaltung erweitert werden kann.

Anhand der Fig. 21 bis 23 wird nachfolgend ein viertes Aus­ Führungsbeispiel eine digitalen PLL-Schaltung nach der Er­ findung näher beschrieben. Die digitale PLL-Schaltung nach diesem Ausführungsbeispiel ist so ausgebildet, daß sie nicht einer Frequenzfluktuationskomponente hoher Frequenz folgt, beispielsweise einer Spitzenverschiebung oder der­ gleichen. Die Fig. 21 zeigt den Gesamtschaltungsaufbau. In Fig. 21 sind gleiche Teile wie in Fig. 5 mit gleichen Be­ zugszeichen versehen und werden nicht nochmals beschrieben.

Die Fig. 21 zeigt ein viertes Ausführungsbeispiel der digi­ talen PLL-Schaltung 10 A nach der Erfindung. Diese digitale PLL-Schaltung 10 A enthält eine nichtlineare Umwandlungs­ schaltung mit einem ROM (Nurlesespeicher) 30, die zwischen dem digitalen Tiefpaßfilter 12 und einem Eingangsanschluß eines UND-Gatters 15 angeordnet ist, wobei der Ausgang von der nichtlinearen Umwandlungsschaltung 30 über das UND-Gat­ ter 15 und die Addierstufe 16 zum Zähler 13 geliefert wird. Die Addierstufe 16 empfängt abenfalls den Frequenzteiler­ wert n₀ (=16) der Mittenfrequenz, wobei durch diesen Fre­ quenzteilerwert der Ausgang vom Zähler 13 eine Mittenfre­ quenz einnimmt, wen keine Eingangsdaten vorhanden sind. Ansonsten entspricht die in Fig. 21 gezeigte Schaltung der­ jenigen, die in Fig. 5 bereits erläutert worden ist.

Im folgenden wird die Betriebsweise der in Fig. 21 gezeig­ ten Schaltung näher beschrieben. Die Eingangs/Ausgangs­ charakteristik der nichtlinearen Umwandlungsschaltung 30 ist in Übereinstimmung mit der durchgezogenen Linie in Fig. 22 eingestellt, so daß sie einen Ausgang mit dem Wert [0] liefert, wenn sich der Eingang in einem Bereich von [-1] bis [+1] bewegt.

Ähnlich wie beim oben beschriebenen konventionellen Bei­ spiel in Fig. 4 werden Eingangsdaten mit einer Hochfre­ quenz-Fluktuationskomponente infolge einer Spitzenverschie­ bung gemäß Fig. 23A zum Eingangsanschluß IN geliefert, wäh­ rend der Ausgang von der digitalen Phasenkomparatorschal­ tung 11, der nacheinander die Werte [0], [-5], [0] und [+5] annimmt, zum digitalen Tiefpaßfilter 12 übertragen wird.

Wird der Phasenfehler von [+5] infolge des Meßfehlers zum digtalen Tiefpaßfilter 12 geliefert, wie in Fig. 23D ge­ zeigt ist, so erscheint der Wert [1] am Ausgang des digita­ len Tiefpaßfilters 12. Dieser Ausgang [+1] wird zur nicht- linearen Umwandlungsschaltung 30 geliefert. Im vorliegenden Ausführungsbeispiel können die Betriebsweisen der Korrek­ turpuls-Generatorschaltung 14 und des UND-Gatters 15 unbe­ rücksichtigt bleiben. Da die nichtlineare Umwandlungsschal­ tung 30 die in Fig. 22 anhand der durchgezogenen Linie dar­ gestellten Eingangs/Ausgangscharakteristik aufweist, lie­ fert diese am Ausgang gemäß Fig. 23E den Wert [0], während die Eingangsdaten den Wert [+1] aufweisen. Der Ausgang von der Addierstufe 16 nimmt daher in Übereinstimmung mit Fig. 23F den Mittenfrequenz-Frequenzteilerwert [ n₀] an, der den Wert für den Zähler 13 bildet.

In Übereinstimmung mit der Lehre gemäß dem Ausführungsbei­ spiel nach Fig. 21 kann der Meßfehler des digitalen Tief­ paßfilters 12 absorbiert und durch die nichtlineare Umwand­ lungsschaltung 30 beseitigt werden. Die digitale PLL-Schal­ tung 10 a läßt sich somit vor zu starken Fluktuationen schützen, so daß sie eine verbesserte Stabilität aufweist.

Sind die Eingangsdaten und der Takt der Datentrennschaltung nicht miteinander synchronisiert, so wird aufgrund des Quantisierungsfehlers, der dann erzeugt wird, wenn die di­ gitale Phasenkomparatorschaltung die Eingangsdaten durch den Referenztakt abtastet, der Ausgang vom digitalen Tief­ paßfilter nicht den Wert [0] annehmen, auch wenn zwischen den Eingangsdaten und dem Ausgangssignal von der PLL-Schal­ tung keine Phasendifferenz besteht. Auch in diesem Fall kann jedoch bei Einsatz der nichtlinearen Umwandlungsschal­ tung der Quantisierungsfehler absorbiert und beseitigt wer­ den, so daß die digitale PLL-Schaltung nach der Erfindung eine verbesserte Nachlaufcharakteristik aufweist.

Werden die Eigenschaften der nichtlinearen Umwandlungs­ schaltung in Übereinstimmung mit der in Fig. 22 gezeigten strichpunktierten Linie gewählt, so ist es möglich, den Ausgang einschließlich der toten Zone zu versetzen bzw. ei­ nen Offset zu schaffen.

Claims (13)

1. Digitale phasenstarre Schleifenschaltung (PLL-Schal­ tung), gekennzeichnet durch

• a) eine Signalquelle zur Erzeugung eines digitalen Ein­ gangssignals (A) mit einem Puls, der bei einem ganzen Vielfachen einer Einheitsperiode auftritt,
• b) einen Zähler (13) zum Zählen der Anzahl von Referenztak­ ten (CK),
• c) eine digitale Phasenkomparatoreinrichtung (11) zum Ver­ gleich der Phase des digitalen Eingangssignals (A) mit der Phase des Ausgangs (B) des Zählers (13),
• d) ein digitales Tiefpaßfilter (12), das den Ausgang der digitalen Phasenkomparatoreinrichtung (11) empfängt,
• e) eine Korrektursteuersignal-Generatoreinrichtung (14) zur Erzeugung eines Korrektursteuersignals (C) in einer Ein­ heitsperiode, die derjenigen Einheitsperiode folgt, in der der Puls des digitalen Eingangssignals (A) auftritt, und
• f) eine Steuereinrichtung, die in Antwort auf das Korrek­ tursteuersignal (C) den Ausgang (D) des digitalen Tief­ paßfilters (12) zum Zähler (13) überträgt, um das Tei­ lerverhältnis des Zählers (13) nur während der Einheits­ periode einzustellen, während der das Korrektursteuersi­ gnal (C) erhalten wird.

2. Digitale phasenstarre Schleifenschaltung nach An­ spruch 1, dadurch gekennzeichnet, daß das digitale Ein­ gangssignal (A) ein MFM-Signal ist (modifiziertes frequenz­ moduliertes Signal), und daß die Pulse nach dem 2-, 3- oder 4fachen der Einheitsperiode auftreten, wobei die Einheits­ periode die Hälfte einer Quellendatenperiode ist.

3. Digitale phasenstarre Schleifenschaltung nach An­ spruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung ein UND-Gatter (15) enthält, das das Korrektursteuersignal (C) und den Ausgang (D) des digitalen Tiefpaßfilters (12) empfängt.

4. Digitale phasenstarre Schleifenschaltung nach An­ spruch 3, dadurch gekennzeichnet, daß die Steuereinrichtung ferner eine Addierstufe (16) zur Addition des Ausgangs (E) des UND-Gatters (15) mit einer vorbestimmten Zahl enthält, und daß der Ausgang (F) der Addierstufe (16) zum Zähler (13) geliefert wird.

5. Digitale phasenstarre Schleifenschaltung nach An­ spruch 1, dadurch gekennzeichnet, daß die Korrektursteuer­ signal-Generatorschaltung (14) durch das digitale Eingangs­ signal (A), den Ausgang des Zählers (13) und den Referenz­ takt steuerbar ist.

6. Digitale phasenstarre Schleifenschaltung nach An­ spruch 5, dadurch gekennzeichnet, daß die Korrektursteuer­ signal-Generatorschaltung (14) ein erstes Flip-Flop (143) vom D-Typ mit einem Dateneingangsanschluß (D) zum Empfang des Ausgangs des Zählers (13), einem Takteingangsanschluß zum Empfang des Referenztaktes (CK) und wenigstens einem Ausgangsanschluß (Q) zur Lieferung eines ersten Ausgangs (I), ein erstes Flip-Flop (141) vom RS-Typ mit einem Setz­ anschluß (S) zum Empfang des digitalen Eingangssignals (A), einem Rücksetzanschluß (R) zum Empfang des ersten Ausgangs (I) und wenigstens einem Ausgangsanschluß (Q) zur Lieferung eines zweiten Ausgangs (H), und ein zweites Flip-Flop (142) vom D-Typ mit einem Dateneingangsanschluß (D) zum Empfang des zweiten Ausgangs (H), einem Taktanschluß (CK) zum Emp­ fang des Ausgangs des Zählers (13) und wenigstens einem Ausgangsanschluß (Q) aufweist, an dem das Korrektursteuer­ signal (C) erhalten wird.

7. Digitale phasenstarre Schleifenschaltung nach An­ spruch 1, dadurch gekennzeichnet, daß sie ferner eine DC- Korrekturschaltung (20, 200) enthält, die den Ausgang (D) des digitalen Tiefpaßfilters (12) empfängt und ein DC-Kor­ rektursignal in Kombination mit dem Ausgang (D) des digita­ len Tiefpaßfilters (12) erzeugt.

8. Digitale phasenstarre Schleifenschaltung nach An­ spruch 7, dadurch gekennzeichnet, daß die DC-Korrektur­ schaltung (20) eine DC-Komponenten-Detektoreinrichtung (21) zum Detektieren der DC- bzw. Gleichstromkomponente des Aus­ gangs des digitalen Tiefpaßfilters (12) und einen DC-Kor­ rekturzähler (22) enthält, der den Ausgang der DC-Komponen­ ten-Detektoreinrichtung (21) empfängt und ein DC- bzw. Gleichstrom-Korrektursignal erzeugt.

9. Digitale phasenstarre Schleifenschaltung nach An­ spruch 8, dadurch gekennzeichnet, daß die DC-Komponenten- Detektoreinrichtung (21) eine Polaritätsdetektoreinrichtung (24) zum Detektieren der Polarität des Ausgangs des digita­ len Tiefpaßfilters (12) und eine erste Zählereinrichtung (25) enthält, die durch den Ausgang der Polaritätsdetektor­ einrichtung gesteuert wird, und daß der DC-Korrekturzähler (22) eine Komparatoreinrichtung (26) zum Vergleich des Aus­ gangs der ersten Zählereinrichtung (25) mit einem vorbe­ stimmten Wert sowie eine zweite Zählereinrichtung enthält, die durch den Ausgang der Komparatoreinrichtung (26) ge­ steuert wird und das DC-Korrektursignal erzeugt.

10. Digitale phasenstarre Schleifenschaltung nach An­ spruch 7, dadurch gekennzeichnet, daß die DC-Korrektur­ schaltung (200) eine digitale Halteschaltung (122) zum Halten des Ausgangs des digitalen Tiefpaßfilters (12) und einen Haltepuls-Generator (121) zur Erzeugung eines Halte­ pulses aufweist, der zur digitalen Halteschaltung (122) ge­ liefert wird.

11. Digitale phasenstarre Schleifenschaltung nach An­ spruch 10, dadurch gekennzeichnet, daß der Haltepuls-Gene­ rator (121) eine Synchronisationmuster-Detektoreinrichtung (125) zum Detektieren eines Synchronisationsmusters des di­ gitalen Eingangssignals (A) und zur Erzeugung des Haltepul­ ses aufweist.

12. Digitale phasenstarre Schleifenschaltung nach An­ spruch 1, dadurch gekennzeichnet, daß das digitale Tiefpaß­ filter (12) eine nichtlineare Umwandlungseinrichtung (30) zur Umwandlung des Ausgangs des digitalen Tiefpaßfilters (12) in nichtlinearer Weise aufweist, derart, daß der Aus­ gang des digitalen Tiefpaßfilters (12) mit einem Wert klei­ ner als ein vorbestimmter Pegel auf einen Referenzpegel ge­ klemmt wird.

13. Digitale phasenstarre Schleifenschaltung nach An­ spruch 12, dadurch gekennzeichnet, daß die nichtlineare Um­ wandlungseinrichtung (30) einen Nurlesespeicher (ROM) ent­ hält.