DE3713627A1 - Bildspeicherschaltung, insbesondere zur verwendung beim drehen von bilddaten - Google Patents

Description

Die Erfindung betrifft eine Speicherschaltung, insbesondere einen zum Speichern von Bilddaten verwendeten Bildspeicher, wie er z. B. in Flüssigkristall-Druckern und/oder Flüssigkristall-Anzeigen eingesetzt wird.

Der Fortschritt auf dem Gebiet der Mikroprozessoren hat es ermöglicht, Bilddaten in komplexer Weise zu verarbeiten. Beispielsweise lassen sich durch Mikroprozessoren gebildete graphische Muster drehen und als gedrehte Bilder darstellen.

Die Bilddaten für graphische Muster umfassen eine Vielzahl von Bits, wobei jedes Bit einen Punkt als weißen oder scharzen Punkt in Form einer "0" bzw. "1" darstellt. In dem Speicher sind mehrere Punkte als eine Einheit abgespeichert. Enthalten die graphischen Muster Farben und Farbtöne, so sind einem Punkt mehrere Bits zugeordnet. Fig. 1 zeigt die Anordnung eines Speichers zum Speichern von Bilddaten (256 × 256 Punkte). Eine Adresse umfaßt ein Wort (16 Bits), und 16 Punkte in horizontaler oder Quer-Richtung eines Bildes (d. h. in X-Richtung des Bildes), sowie einen Punkt in vertikaler oder Längs-Richtung des Bildes (d. h. in Y-Richtung des Bildes). Die 16 Punkte umfassende Gruppe wird in Form eines Wortes gespeichert, um eine entsprechende Stelle des Bildes darzustellen. Zählt man von dem oberen linken Punkt nach rechts, so ist das Bild beim 16. Punkt getrennt, und die Daten dieser 16 Punkte (oder 16 Bits) sind unter einer Bildadresse "000H" gespeichert.

Daten bezüglich der nächsten 16 Punkte, die rechts anschließen, sind unter einer Bildadresse XG "001H" abgespeichert. Da in horizontaler Richtung 256 Punkte vorhanden sind, entsprechen 16 Adressen (die niedrigstwertigen Bits der Adressen umfassen 4 Bits) einer Zeile oder Reihe. Jeder Punkt in Y-Richtung, d. h. entsprechend den Bildadressen YG, repräsentiert eine Reihe. Diese Punkte sind unter "000H", "010H", . . . abgespeichert (hier bedeutet der Zusatz "H" die Sedezimal-Schreibweise (auch als Hexadezimal-Schreibweise bezeichnet)).

Werden die in dem Speicher abgespeicherten Daten in herkömmlicher Weise ausgelesen, so werden die Adressen 000, 001, . . . 010, 011, . . . in dieser Reihenfolge ausgelesen, so daß die ein graphisches Muster darstellenden Bilddaten in ihrer "richtigen" oder unverdrehten Lage (d. h. wenn das Bildmuster nicht gedreht ist) vorliegen.

Um spezielle Bilddaten für das Graphikmuster zu erhalten, z. B. um ein Graphikmuster darzustellen, welches gegenüber der zuerst auf einer Anzeigevorrichtung dargestellten Anordnung um 90° im Uhrzeigersinn verdreht ist, müssen diejenigen Bits, die dem unteren linken Punkt entsprechen, so ausgelesen werden, daß sie sich in der oberen linken Position befinden. Genauer gesagt: wenn das höchstwertige Bit MSB (B 15) von 16 Bits der linken Seite eines Anzeigschirms entspricht, werden 16 Wörter der Adressen FF 0-F 00 sukzessive ausgelesen, 1 Bit 15 (B 15) jedes der 16 Wörter wird als ein Wort betrachtet, und dieses eine Wort wird für das eine Wort (Adresse 000) an der oberen linken Ecke des Anzeigeschirms hergenommen. Es werden 16 Wörter mit den Adressen EF 0-E 00 anschließend ausgelesen, und ein Bit 15 (B 15) jedes der 16 Wörter wird als ein Wort hergenommen und als das nächste einzelne Wort (Adresse 001) hergenommen. Nachdem auf diese Weise eine Spalte ausgelesen wurde, werden 16 Wörter der gleichen Adressen FF 0-F 00 ausgelesen und es wird ein Bit 14 (B 14) jedes der 16 Wörter als ein Wort hergenommen. Nachdem 16 Spalten ausgelesen wurden, wird in ähnlicher Weise ein Wort aus einem Bit 15 jedes der 16 Wörter der Adressen EF 0-E 00 herausgegriffen. Auf diese Weise lassen sich Bilddaten erhalten, die im Uhrzeigersinn um 90° verdreht sind, indem 16 Wörter ausgelesen wurden und die Auswahl eines Bits in jedem der Wörter erfolgte.

Bei dem oben beschriebenen herkömmlichen Verfahren zum Erhalten von um 90° gedrehten Bilddaten werden sämtliche Daten in jeweils einer Einheit von einem einzelnen Wort ausgelesen, es wird jedoch lediglich ein Bit aus jedem ausgelesenen Wort als effektiver Datenwert genutzt. In anderen Worten: von den 16 Bits ausgelesenen Daten sind 15 Bits nutzlose Daten. Beim Schreiben werden die 16 Bits umfassenden, zu speichernden Daten unterteilt und einem einzelnen Bit zugewiesen, so daß genau das eine Wort ausgelesen wird, welches der beabsichtigten Stelle für solche Bits in dem Speicher entspricht. Somit wird lediglich die Position eines einzigen Bits eines Worts, das in eine neue Stelle gelangen soll, ausgelesen, um die Bilddaten um 90° zu drehen, und anschließend erfolgt die Speicherung an einer neuen Stelle. Kurz gesagt: Das Auslesen und das Einschreiben erfolgt in Form von 16 Bits, der Prozeß selbst wird jedoch in Form von jeweils einem Bit durchgeführt, so daß für das Schreiben und das Lesen viel Zeit in Anspruch genommen wird. Speziell beim Schreiben erfolgt jeweils nur ein Lesevorgang, und anschließend erfolgt das Abspeichern und mithin benötigt der Prozeß wesentlich mehr Zeit, als eigentlich notwendig wäre.

Wenn bei der oben erläuterten Speichereinrichtung ein sukzessiver direkter Speicherzugriff in Horizontalrichtung erfolgt, um Videosignale an eine Anzeigevorrichtung zu liefern, z. B. an eine Kathodenstrahlröhre, so geschieht dies mit einer Schaltung, die in der Lage ist, den beschriebenen Prozeß abzuwickeln. Allerdings unterscheidet sich die Lesegeschwindigkeit in Horizontalrichtung von derjenigen in Vertikalrichtung, und auch unterscheidet sich die Art der Verarbeitung der Wörter bei jedem Punkt in Horizontalrichtung von der Verarbeitung in Vertikalrichtung. Der Prozeß wird durchgeführt mit Hilfe von Registern, in die parallel eingelesen und aus denen seriell ausgelesen wird, jedesmal dann, wenn ein Wort in Horizontalrichtung gelesen wird. Während bei jedem Auslesen eines Wortes in Vertikalrichtung ein bestimmtes Bit ausgewählt und ausgegeben wird, ist eine komplizierte Schaltung erforderlich. Wenn außerdem das graphische Muster nicht über den gesamten Bereich des Anzeigeschirms gedreht werden soll, sondern nur über einen Teil des Anzeigeschirms, so wird eine äußerst komplizierte Verarbeitungsschaltung benötigt.

Der Erfindung liegt die Aufgabe zugrunde, die oben aufgezeigten Nachteile zu beseitigen oder doch zumindest zu mildern und eine Speicherschaltung, insbesondere eine Treiberschaltung für einen dynamischen Speicher zu schaffen, die in der Lage ist, gleichzeitig mehrere bestimmte Punktdaten auszugeben, um einen Speicherzugriff sowohl in Horizontal- als auch in Vertikalrichtung zu ermöglichen. Die Treiberschaltung soll in der Lage sein, mit Hilfe einer einfachen Schaltung größere Bilder zu drehen.

Diese Aufgabe wird durch die in den Patentansprüchen angegebene Erfindung gelöst.

Die Erfindung schafft eine Speicherschaltung zum Aufnehmen von Bilddaten in Form von (n × n) Punkten. Die Schaltung enthält mehrere Bildspeicherabschnitte zum Speichern mehrerer Punkte von Bilddaten unter einer einzelnen Adresse, indem punktweise zumindest eine Reihe oder Zeile in Horizontalrichtung oder eine Spalte in Vertikalrichtung verschoben wird, und zwar nach Maßgabe der Quer- oder Reihenrichtung bzw. der Längs- oder Spaltenrichtung der Bilddaten. Eine Subtrahierschaltung subtrahiert den Bilddaten-Adressenwert, der den Bildspeicherabschnitt entlang einer Zeile festlegt, von der Maximal-Zahl der Bildspeicherabschnitte entlang der Zeile, um dadurch einen Bildspeicherabschnitt zu kennzeichnen.

Von einer Bilddatenmenge, die (n × n) Punkte umfaßt, werden mehrere Punkte zusammengefaßt als eine Einheit unter einer einzelnen Adresse gespeichert. Die Art und Weise der Speicherung der Punkte in dem Bildspeicher erfolgt durch Verschieben der Punkte der Bilddaten zumindest entweder in Quer- oder Reihenrichtung oder in Längs- oder Spaltenrichtung, sukzessive, also Punkt für Punkt entsprechend der Quer- oder Reihenrichtung bwz. der Längs- oder Spaltenrichtung der Bilddaten. Deshalb wird auf die Bilddaten der (n × n) Punkte als Einheit mit mehreren Punkten in Querrichtung, und anschließend in Längsrichtung, zugegriffen, und umgekehrt. Der Bildspeicher bildet einen Bildspeicherabschnitt, und mehrere Bildspeicher umfassen ein Bild. Ein Bildadressenwert, welcher einen speziellen Bildspeicherabschnitt in einer Zeile der Bildspeicherabschnitte kennzeichnet, wird von der Maximal-Zahl der Bildspeicherabschnitte, welche die eine Zeile des Bildspeichers bilden, substrahiert, um dadurch einen Bildadressenwert des Bildspeichers zu erhalten, wenn auf die eine Zeile des Bildspeichers, die mehrere Bildspeicherabschnitte umfaßt, in Rückwärtsrichtung zugegriffen wird.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 eine Speicherübersicht, die zeigt, wie Daten in einem herkömmlichen Speicher gespeichert sind,

Fig. 2 eine Speicherübersicht zur Veranschaulichung der vorliegenden Erfindung,

Fig. 3 eine Schaltungsskizze einer ersten Ausführungsform der Erfindung,

Fig. 4A und 4B Eingabedaten- und Ausgabedaten-Tabellen eines im Rahmen der Erfindung verwendeten Adreßdecoders,

Fig. 5 eine Speicherübersicht unter Bezugnahme auf die Zugriffszeit,

Fig. 6 eine Schaltungsskizze einer zweiten Ausführungsform der Erfindung,

Fig. 7 eine Tabelle, die die relativen Positionen eines beim Lesen und beim Schreiben erhaltenen Bildes veranschaulicht,

Fig. 8 eine Schaltungsskizze einer dritten Ausführungsform der Erfindung,

Fig. 9 eine Tabelle, die die Beziehung zwischen den Dreh-Steuersignalen und Adreßwerten bei der Ausführungsform nach Fig. 8 veranschaulicht,

Fig. 10A Bilddaten von einem nicht-gedrehten Bild,

Fig. 10B Bilddaten des um 90° im Uhrzeigersinn gedrehten Bildes,

Fig. 10C Bilddaten in Bezug auf ein um 180° im Uhrzeigersinn gedrehtes Bild,

Fig. 10D Bilddaten eines im Uhrzeigersinn um 270° gedrehten Bildes,

Fig. 11 eine Schaltungsskizze einer vierten Ausführungsform der Erfindung,

Fig. 12 ein Beispiel von Blocknummern, die zugeordnet werden, wenn ein Bild des Formats B4 mit der Ausführungsform nach Fig. 11 dargestellt werden soll, und

Fig. 13 eine Tabelle, die die Dreh-Steuersignale und den Speicher nach der Ausführungsform nach Fig. 11 zugeführten Adreßwerte veranschaulicht.

Im folgenden soll die Ausgestaltung eines (n × n) Punkte umfassenden Speichers und eines Bildspeichers beschrieben werden, zu dem mit Hilfe einer Speicher-Treiberschaltung aus horizontaler und vertikaler Richtung, von links und von rechts und von oben sowie von unten zugegriffen werden kann.

Fig. 2 zeigt eine Speicherübersicht gemäß der Erfindung. Die oberen Bits, die jedem der Punkte entsprechen, befinden sich in einem kleinen Rahmen und stellen die Speicheradressen dar, während die unteren Bits in jedem Rahmen eine Bitstelle der Speicheradresse kennzeichnen. Wenn die Y-Koordinate YK eines Grundbildes "00" und die X-Koordinate XK ebenfalls "00" beträgt, ist ein Bit 15 (D 15) einer Adresse ADD "0000" des Speichers zugeordnet. In Richtung der X-Koordinate XK sind jeweils 16 Adressen (FH, wobei H die Sedezimal-Schreibweise bedeutet) sukzessive und schrittweise in Einheiten von 16 Bits nach vorne verschoben, und die Punkte in jeder einzelnen Adresse sind den Bits 15-0 (D 15-D 0) zugeordnet. Wenn die Y-Koordinate YK des Grundbildes "01" beträgt, sind das Bit 0 (D 0) unter einer Adresse "0100" sowie die dort rechts anschließenden Bits 15-1 (D 15-D 1) jeweils um einen Punkt nach rechts verschoben, und bei jedem Vorverschieben der Adressen in der Y-Koordinate YK des Grundbildes sind die jeweils 16 Bits horizontal um einen Punkt nach rechts verschoben.

In anderen Worten: wenn die Y-Koordinate YK des Grundbildes "00" beträgt, umfaßt die Adresse "0000" die Bits 15-0 (D 15-D 0), die Adresse "0001" enthält die Bits 15-0 (D 15-D 0) und die Adresse "0002" enthält die Bits 15- 0 (D 15-D 0), usw. Wenn die Y-Koordinate YK "01" lautet, enthält die Adresse "0100" das Bit 0 (D 0) und anschließend die Bits 15-1 (D 15-D 1), die Adresse "0101" enthält das Bit 0 (D 0) und anschließend die Bits 15-1 (D 15-D 1), und die Adresse "0102" enthält das Bit 0 (D 0) und anschließend die Bits 15 (D 15-D 1) usw. Wenn die Y-Koordinate YK den Wert "02" hat, enthält die Adresse ADD "0200" die Bits 1, 0 (d. h. D 1, D 0) und anschließend die Bits 15-2 (D 15-D 2), die Adresse ADD "0201" enthält die Bits 1, 0 und anschließend die Bits 15-2 (D 15-D 2), usw. Da die Y-Koordinate des Grundbildes schrittweise erhöht wird, wird jeweils eine 16 Bits umfassende Einheit horizontal nach rechts verschoben, wodurch jede 16 Bits umfassende Einheit zyklisch verschoben oder einer Rotation oder Drehung unterworfen wird.

Aufgrund der oben beschriebenen Ausbildung der Speicheranordnung unterscheiden sich die Stellen der Bitwerte (D 15-D 0) der 16-Bit-Einheit gegenüber dem Zustand, gemäß dem das Grundbild in Form von jeweils 16 Bits in horizontaler oder vertikaler Richtung ausgelesen wird. Der Zugriff ist also jetzt möglich in Einheiten von 16 Bits entweder in horizontaler oder in vertikaler Richtung.

Jeder Zugriff in Horizontalrichtung erfolgt unter Verwendung der gleichen Adresse, während ein Zugriff in Vertikalrichtung in Bezug auf jedes Bit zu einer anderen Speicheradresse erfolgt.

Erfindungsgemäß sind die Bilddaten innerhalb einer Reihe unterteilt in Einheiten von mehreren Punkten, z. B. von 16 Punkten, und die unterteilten Daten werden in einer einzelnen Adresse des Speichers abgespeichert. Mehrere sequentiell unterteilte Punkte werden in dem Speicher entsprechend den Bits des Speichers gespeichert. Speziell zeichnet sich die Erfindung durch einen Speicheraufbau aus, bei dem unterteilte Bilddaten und die oben erwähnte Mehrzahl von Punkten sowie deren gegenseitige Beziehung anders ist als im Stand der Technik. Der Speicher umfaßt mehrere Speicherabschnitte oder Speicherteile mit jeweils einem Eingangsanschluß und einem Ausgangsanschluß für ein einzelnes Bit und einem unabhängigen Adreß-Anschluß. Die Beziehung zwischen den unterteilten Punkten und der Bitposition zum Speichern mehrerer Punkte ist derart ausgebildet, daß die Daten innerhalb der unterteilten Daten um ein Bit zyklisch oder rotierend verschoben werden und in der gleichen Adresse in mehreren Speichern gespeichert werden. Beim Lesen oder beim Einschreiben der Daten in Querrichtung werden die jeweiligen Punkt-Einheiten in die gleiche Adresse mehrerer Speicher eingeschrieben bzw. aus der gleichen Adresse mehrerer Speicher ausgelesen. Andererseits wird beim Einschreiben oder beim Lesen der Daten in Längsrichtung zweckmäßigerweise so vorgegangen, daß die Mehrzahl von Speichern mit jeweiligen Eingangs- und Ausgangsanschlüssen für ein Bit und mit mehreren Adreßanschlüssen ausgestattet sind.

Wenn die gespeicherten Daten in Längsrichtung ausgelesen werden, unterscheiden sich die Adressen der jeweiligen gespeicherten Punkte, und die den jeweiligen Speichern hinzugefügten Adressen sollten umgesetzt werden. Diese Umsetzung ermöglicht ein gleichzeitiges Auslesen der Daten in Vertikalrichtung. Nach Einschreiben der Daten in Querrichtung sind die Daten in Form einer zyklischen Verschiebung gespeichert, und mithin werden die gespeicherten Daten ebenfalls zyklisch verschoben. Diese zyklische oder Dreh-Verschiebung wird entsprechend der Bitposition während des Lesevorgangs in vertikaler Richtung durchgeführt. Ändert man also die zyklische Verschiebung in den ursprünglichen Zustand ab, so ist dann das Lesen der Daten in vertikaler Richtung möglich.

Fig. 3 ist eine Schaltungsskizze einer ersten Ausführungsform der Erfindung. Jeder Rahmenspeicher (M 15-M 0) besitzt einen Eingabe/Ausgabe-Anschluß I/O für ein Bit, und die Speicher bilden zusammen eine Speichereinrichtung zum Eingeben und Ausgeben von 16 Bits umfassenden Daten (D 15-D 0). Die an Schrägstrichen in Leitungen in Fig. 3 angebrachten Ziffern bezeichnen die jeweilige Anzahl der Bits. Jeder der Rahmenspeicher M 15-M 0 besitzt Adressen-Eingangsanschlüsse, über die Adreßwerte (Y 7-Y 0, X 3-X 0) angelegt werden, und besitzt Block-Eingangsanschlüsse, über die Blockwerte (BLK 6- BLK 0) angelegt werden. Die Rahmenspeicher M 15-M 0 besitzen eine Kapazität zum Speichern mehrerer Bilder und die Block-Eingangsanschlüsse, über die die Blockwerte (BLK 6-BLK 0) angelegt werden, kennzeichnen eines solcher Bilder. Jede beabsichtigte Blockbildung oder Seitenbildung des Bildes wird durch die Blockwerte (BLK 6-BLK 0) angeordnet.

Die oberen vier Bits (YK 7-YK 4) auf der Y-Koordinate YK des Grundbildes werden dem Eingangsanschluß A eines Selektors SL 1 und dem Eingangsanschluß B eines Selektors SL 2 zugeführt, während die oberen vier Bits (XK 7-XK 4) der X-Koordinate XK dem Eingangsanschluß B des Selektors SL 1 sowie dem Eingangsanschluß A des Selektors SL 2 zugeführt werden. Die Selektoren SL 1 und SL 2 wählen von den ihnen an den Eingangsanschlüssen A und B zugeführten Daten bestimmte Daten aus und geben die ausgewählten Daten an Ausgangsanschluß C ab. Die Auswahl erfolgt in Abhängigkeit eines Horizontal/Vertikal-Umschaltsignals H/V, welches dem jeweiligen Auswahlanschluß SEL zugeführt wird. Hat das Signal H/V einen niedrigen Pegel "0", wählen die Selektoren SL 1 und SL 2 die den Eingangsanschlüssen A zugeführten Daten aus und geben diese am Ausgangsanschluß C ab, während dann, wenn das Signal H/V einen hohen Pegel "1" hat, die Selektoren die dem Eingangsanschluß B zugeführten Daten auswählen und sie am Ausgangsanschluß C abgeben.

Bei diesem Ausführungsbeispiel der Erfindung umfaßt die Adresse des Grundbildes acht Bits (YK 7-YK 0) in Y-Richtung und vier Bits (XK 7-XK 4) in X-Richtung.

Der Speicher ist so aufgebaut, daß auf das Bild in Einheiten von mehreren Punkten (16 Punkten) zugegriffen werden kann. Folglich sind die unteren Bits in einer Querrichtung nicht notwendig, und diese unteren Bits entsprechen der Bitpositionen am Datenausgang.

Die Selektoren SL 1 und SL 2 schalten die Adressen für die Speicher in Längsrichtung und die Adressen für die Speicher in Querrichtung um oder vertauschen erstere gegen letztere. Wenn die Adressen in Vertikalrichtung ausgetauscht werden gegen die Adressen in Querrichtung, wird die ansteigende Reihenfolge der Adresseneingabe umgekehrt. Bei dem Ausführungsbeispiel der Erfindung wird das obere linke Ende des Grundbildes auf einen Ursprungspunkt eingestellt, und die Adreßwerte erhöhen sich nach rechts oder nach unten. Allerdings schaltet die oben angesprochene Auswahl die Adressen in Querrichtung um auf solche in Längsrichtung, um eine im Uhrzeigersinn erfolgende Drehung um 90° beim Auslesen der Daten zu bewirken, und die ansteigende Reihenfolge der Adressen wird umgekehrt. Da der Ursprungspunkt des Grundbildes stets an dem oberen linken Ende eingestellt wird, wird dies durch die logischen Exklusiv-ODER-Glieder EORG 1 und EORG 2 korrigiert.

Ist die Drehung des Bildes nicht beabsichtigt, so werden die Längsadressen gemeinsam den Rahmenspeichern M 0-M 15 zugeführt. Ist eine Drehung beabsichtigt, sollten die den jeweiligen Rahmenspeichern zugeführten Adressen geändert werden. Dieser Vorgang wird durch den Adreßdecoder ADRR durchgeführt. Die Einzelheiten des Adreßdecoders ADRR werden unten näher erläutert.

Zunächst soll eine Situation beschrieben werden, in der das Signal H/V niedrigen Pegel hat. Der Selektor SL 1 wählt die oberen vier Bits (YK 7-YK 4) der Y-Koordinate YK des Grundbildes aus, während der Selektor SL 2 die oberen vier Bits (XK 7-XK 4) der X-Koordinate XK auswählt, und die Ausgänge der Selektoren liefern die entsprechend ausgewählten Datenwerte an den zugehörigen Ausgangsanschluß C. Der Ausgangsanschluß C des Selektors SL 1 liefert die oberen vier Bits (YK 7-YK 4) des ausgewählten Grundbildes XK in Form von Signalen YS 3-YS 0 zu denjenigen Anschlüssen der Rahmenspeicher M 15-M 0, denen die Adreßwerte X 7-Y 3 zugeordnet sind, und zwar über das Exklusiv-ODER-Glied EORG 2. Das H/V-Umschaltsignal wird einem anderen Eingang des Exklusiv-ODER-Glieds EORG 2 zugeführt. Somit dient die Schaltung EORG 2 als Puffer, und die Ausgangslogik des Selektors SL 1 wird nicht invertiert, sondern statt dessen den oben erwähnten Anschlüssen der Rahmenspeicher M 15-M 0 zugeführt. Die Ausgangsanschlüsse des Selektors SL 2 liefern obere vier Bits (XK 7-XK 4) des ausgewählten Grundbildes XK an diejenigen Anschlüsse der Rahmenspeicher M 15-M 0, die den Adreßwerten X 3-X 0 zugeordnet sind. Andererseits werden untere vier Bits (YR 3-YR 0) der Y-Koordinaten YK des Grundbildes über das Exklusiv-ODER-Glied EORG 1 denjenigen Anschlüssen des Adreßdecoders ADRR zugeführt, die mit Decodier-Eingangswerten YB 3-YB 0 bezeichnet sind, und sie werden außerdem jenen Anschlüssen eines Decoders DRR zugeführt, die mit dem Decodier-Eingangswerten YB 3-YB 0 bezeichnet sind. Dem anderen Eingang der Schaltung EORG 1 wird das Signal H/V zugeführt. Die unteren vier Bits (YK 3-YK 0) der Adresse YK des Grundbildes werden dem anderen Eingang zugeführt. Hat das Signal H/V niedrigen Pegel, dient mithin die Schaltung EORG 1 als nicht-invertierende Schaltung oder als Pufferschaltung.

Die Ausgangssignale der Schaltung EORG 1 werden als Adreßwerte YA 3-YA 0 dem Adreßdecoder ADRR zugeführt, während das Signal H/V dessen Eingang S zugeleitet wird. Ansprechend auf diese Signale gibt der Adreßdecoder ADRR spezielle Decodierwerte QF 3-QF 0, . . . Q 03-Q 00 an die unteren vier Bits jener Anschlüsse der Speicher M 15-M 0, denen die Adreßwerte Y 3-Y 0 zugeordnet sind.

Fig. 4A zeigt eine Eingangs/Ausgangs-Datentabelle für den Adreßdecoder ADRR für den Fall, daß das Signal H/V niedrigen Pegel hat (H/V = 0). Fig. 4B zeigt den Fall, daß das H/V-Umschaltsignal hohen Pegel hat (H/V = 1). Hat das Signal H/V niedrigen Pegel, so bestimmen sich die Ausgangsdaten gemäß Fig. 4A. Demnach werden die Adreßwerte Y 3-Y 0, d. h. die den Rahmenspeichern M 15-M 0 zugeführten decodierten Ausgangssignale QF 3-QF 0, . . . Q 03-Q 00 die gleichen wie die Decodier-Eingangswerte YB 3-YB 0, und die Adreßwerte werden den Rahmenspeichern M 15-M 0 zugeführt.

Wenn die oben erwähnten Werte (Blockwerte BLK 6-BLK 0 und Adreßwerte Y 7-Y 0 sowie X 3-X 0) den Rahmenspeichern M 15-M 0 zugeführt werden, geben diese Speicher M 15-M 0 entsprechend den zugeführten Werten Ausgangsdatenwerte D 15-D 0 ab oder empfangen diese Daten als Eingangsdaten. Außerdem wird ein Lese/Schreib-Signal R/W den Rahmenspeichern M 15-M 0 zugeführt. Hat das Signal R/W niedrigen Pegel, sind die Speicher M 15-M 0 fertig für den Lesebetrieb und hat das Signal R/W hohen Pegel, sind die Speicher bereit zum Schreiben. Bei niedrigem Pegel des Signals R/W senden die Speicher gespeicherte Daten aus, und bei hohen Pegel empfangen sie ihnen zugeführte Daten. Adreßwerte Y 7-Y 0 und X 3-X 0 bedeuten, daß ein Zugriff von 16 Bits in horizontaler Richtung gemäß Fig. 2 erfolgt. Wenn also z. B. gelesen wird, werden Daten, die 16 Bits entsprechen, gleichzeitig in horizontaler Richtung ausgelesen. Bei der Ausführungsform gemäß Fig. 2 werden 16 Bits in horizontaler Richtung stets in Form einer Reihe in Querrichtung um ein Bit verschoben, wenn man den Speicher in vertikaler Richtung betrachtet. Diese Verschiebung wird durch eine Bit-Schiebeschaltung BSC korrigiert, um ansprechend auf eine Punktposition in den Koordinaten X und Y der Grundbildes eine Speicherposition zu erhalten. Die Bit-Schiebeschaltung BSC ermöglicht es, die Daten DB 15-DB 0 entsprechend den Positionen der X- und Y-Koordination zu erhalten.

Die oben erwähnten Signale YK 3-YK 0 werden dem Decoder DRR über die Exklusiv-ODER-Schaltung EORG 1 zugeführt. Wenn das Signal H/V niedrigen Pegel hat, dient die Schaltung EORG 1 als nicht invertierende Schalter oder Puffer und die unteren vier Bits (YK 3-YK 0) der Y-Koordinate YK des Grundbildes werden an den Decoder DRR gelegt. Der Decoder DRR decodiert die empfangenen Datenwerte (Adreßwerte) YB 3-YB 0. Wenn z. B. die vier Bits Adreßwerte YB 3-YB 0 "0000" sind, wird das Ausgangssignal SD 0"1", während die anderen Ausgänge auf "0" bleiben. Bei der Adresse "0001" wird der Ausgangs SD 1 "1", und die anderen Ausgänge bleiben auf "0". Es werden also lediglich diejenigen Ausgänge des Decoders DRR "1", die dem empfangenen Eingangswert entsprechen. Andererseits enthält die Bit-Schiebeschaltung BSC 16-Bit-Schiebeschaltungen BSC 0-BSC 15, und sie ist so ausgebildet, daß das Ausmaß der Verschiebung dem oben erwähnten decodierten Wert entspricht. Die Bit-Schiebeschaltung BSC 0 macht eine Verschiebung um 0 Bit, so daß die Eingangsdaten bzw. Ausgangsdaten D 15-D 0 den Eingangsdaten bzw. Ausgangsdaten DB 15-DB 0 entsprechen, also eine 1-zu-1-Entsprechung darstellen. Die Bit-Schiebeschaltung BSC 1 macht eine Verschiebung um 1 Bit, so daß der Eingangsdatenwert bzw. der Ausgangsdaten D 0 dem Eingangs- bzw. Ausgangsdatenwert DB 15 entspricht, während die Datenwerte D 15-D 0 den Datenwerten DB 14-DB 15 entsprechen. In ähnlicher Weise bewirken die Bit-Verschiebeschaltungen BSC 2-BSC 15 eine Verschiebung um 2 bis 15 Bits.

Ein Ausgangssignal der Bit-Schiebeschaltung BSC ist einer Position zugeordnet, die den Punktdaten der jeweiligen Rahmenspeicher M 15-M 0 entspricht. Die Bit-Schiebeschaltungen BSC 0-BSC 15 umfassen 16 bidirektionale Puffer. Das oben erwähnte Ausmaß der Verschiebung bestimmt sich durch eine Schaltungsverbindung in den bidirektionalen Puffern, und die Schieberichtung wird gesteuert durch das Lese/Schreibsignal R/W.

Wenn das Signal H/V niedrigen Pegel ("0") hat, kann auf die Daten in dem Speicher mit dem Aufbau nach Fig. 2 durch eine externe Einrichtung derart zugegriffen werden, als ob jeder Punkt der Daten in dem Speicher angeordnet wäre, wie es in Fig. 5 gezeigt ist. Auf die Ausgangssignale des Speichers kann in Einheiten von 16 Bits zugegriffen werden, wobei die unteren vier Bits durch XK 3-XK 0 dargestellt werden. Die X-Koordinate XK des Grundbildes wird nicht benötigt, da die Bits Datenwerte innerhalb einer Einheit von 16 Bits bezeichnen.

Als nächstes soll die Situation erläutert werden, in der das Vertikal/Horizontal-Umschaltsignal H/V hohen Pegel (H-Pegel) hat. In diesem Fall wählen die Selektoren SL 1 und SL 2 Daten aus, die ihrem Eingang B zugeführt werden, so daß diese Daten am Ausgang C erscheinen. Die höheren vier Bits XK 7-XK 4 der X-Koordinate XK des Grundbildes erscheinen am Ausgangsanschluß C des Selektors SL 1. Diese Signale werden der Schaltung EORG 2 zugeführt, dessen anderem Eingang das Signal H/V mit hohem Pegel zugeführt wird. Deshalb werden die vom Ausgangsanschluß C des Selektors SL 1 kommenden oberen vier Bits XK 7-XK 4 der X-Koordinate XK des Grundbildes invertiert (negiert). Diese Invertierung bewirkt, daß die Adreßwerte Y 7-Y 4 der Rahmenspeicher M 15-M 0 genau denjenigen Werten entsprechen, die man durch Invertieren der oberen vier Bits XK 7-XK 4 der X-Koordinaten des Grundbildes enthält.

Wenn beispielsweise ein Zugriff vom oberen linken Ende aus nach rechts erfolgt, z. B. ein Zugriff auf das Grundbild, ändern sich die Eingangssignale sequentiell in der Reihenfolge F, E, . . . 0; und F, E . . . 0, . . . 0. Andererseits werden die unteren vier Bits YK 3-YK 0 der Y-Koordinate YK des Grundbildes einem Eingang der Exklusiv-ODER-Schaltung EORG 1 zugeführt, deren anderer Eingang das Signal H/V hohen Pegels empfängt. Die Schaltung EORG 1 invertiert mithin die niedrigen vier Bits YK 3-YK 0 der Y-Koordinate, so daß dem Adreßdecoder ADRR und dem Decoder DRR die invertierten Signale als Adreßwerte YB 3-YB 0 zugeführt werden. Der Adreßdecoder ADRR schaltet die Ausgangsdaten aufgrund des Signals H/V um und setzt dadurch die Adreßwerte YB 3-YB 5 in der Fig. 4B dargestellten Weise um, um den Rahmenspeichern M 15-M 0 die entsprechenden decodierten Werte QF 3-QF 0, . . . Q 03-Q 00 zuzuführen. Wenn z. B. ein Zugriff auf das linke obere Ende des Grundbildes erfolgt, werden die unteren vier Bits YK 3-YK 0 der Y-Koordinate YK des Grundbildes in "1111" invertiert, und die dem Adreßdecoder ADRR zugeführten Signale "1111" setzt dieser so um, daß den einzelnen Rahmenspeichern M 15-M 0 die Datenwerte "0000", "1111", "1110", . . . "0111", "0110", "0101", "0100", "0011", "0010" und "0001" zugeführt werden. Der Selektor SL 2 wählt die oberen vier Bits YK 7-YK 4 der Y-Koordinate YK des Grundbildes aus, die den Rahmenspeichern M 15-M 0 als Punktwerte X 3-X 0 zugeführt werden. Erfolgt also der Zugriff zu dem oberen linken Ende, so empfangen die Rahmenspeicher M 15-M 0 als Adreßwerte die Werte F 00H und F 0H und F 0H-F 10H. Wenn diese Adreßwerte Y 7-Y 0 und X 3-X 0 den Rahmenspeichern M 15-M 0 zugeführt werden, werden 16 Bits umfassende Daten, gezählt vom linken unteren Ende nach oben gemäß Fig. 2, von den einzelnen Rahmenspeichern M 15-M 0 abgegeben. Die Daten umfassen 16 Bits, aufwärts gezählt vom unteren linken Ende des Grundbildes aus, wobei die Ordnung der 16 Bits verschoben ist. Die Ordnung dieser 16 Bits umfassenden Daten wird mit Hilfe der Bit-Schiebeschaltung BSC korrigert, so daß die Daten D 14-D 0 und D 15 gemäß Fig. 2 erhalten werden.

Wenn also das Signal H/V hohen Pegel hat, werden die unteren vier Bits der Y-Koordinate YK des Grundbildes durch das Exklusiv-ODER-Glied EORG 1 invertiert, um dem Decoder DRR als Adreßwerte YB 3-YB 0 zugeführt zu werden. Somit wird das Ausgangssignal SD 15 des Decoders DRR, welches der Bit-Schiebeschaltung BSC 15 zugeführt wird, hoch, so daß das Signal mit H-Pegel den Eingang E der Bit-Schiebeschaltung BSC freigibt und diese Schaltung in Betrieb setzt. Der Eingangs- oder Ausgangsdatenwert D 15 der Bit-Schiebeschaltung BSC 15 entspricht dem Eingangs- oder Ausgangsdatenwert DB 0. Die Datenwerte D 0-D 14 entsprechen den Eingangs- oder Ausgangsdaten DB 1-DB 15. Die Bit-Schiebeschaltung BSC 15 bewirkt also, daß die Datenwerte DB 15-DB 0 den 16 Bits so entsprechen, daß sie die richtige Reihenfolge haben, wenn vom linken unteren Ende aus nach oben gezählt wird. Wenn die oberen vier Bits der X-Koordinate des Grundbildes sich sequentiell ändern, werden die Rahmenspeicher M 15-M 0 in Längsrichtung sequentiell ausgelesen, wie es oben erläutert wurde, und die Bit-Schiebeschaltung BSC bewirkt dann eine vorbestimmte Anzahl von Bit-Verschiebungen.

Bei der Ausführungsform nach Fig. 3 handelt es sich bei der Bit-Schiebeschaltung BSC um einen bidirektionalen Puffer, dessen Richtung sich durch das Signal R/W ändern läßt. Wenn die X- und die Y-Koordinaten-Daten des Grundbildes angelegt werden und auf den Speicher zugegriffen wird, werden die Rahmenspeicher M 15-M 0 ausgelesen, wenn das Signal R/W niedrigen oder L-Pegel hat, während ein Lesen dann erfolgt, wenn das Signal hohen oder H-Pegel aufweist. Da das Auswahlsignal H/V einen Zugriff in Spaltenrichtung oder einen Zugriff in Reihenrichtung auswählt, erfolgt das Lesen bzw. Schreiben in einer Normallage, d. h. ohne eine Drehung des Bildes während des L-Pegels des Signals H/V. Die Daten zum Drehen des Grundbildes um 90° im Uhrzeigersinn werden im Lesezustand erzeugt, während das Signal H/V hohen Pegel oder H-Pegel hat. In einem Schreibzustand werden diejenigen Daten in den Rahmenspeicher eingeschrieben, die man erhält, wenn man die während des L-Pegels des Signals H/V nach links eingeschriebenen Daten im Gegenuhrzeigersinn um 90° dreht. In der oben beschriebenen Weise lassen sich die beim Drehen der Bilddaten um 90° im Uhrzeigersinn erhaltenen Daten während des L-Pegels des Signals H/V auslesen. Die Daten, die durch Drehen des Bildes um 90° im Gegenuhrzeigersinn erhalten werden, können während des H-Pegels des Signals H/V ausgelesen werden. Die 16 Bits stehen gleichzeitig zur Verfügung und können durch einen einzelnen Lese- bzw. Schreibvorgang verarbeitet werden, so daß der Speicher eine hohe Zugriffsgeschwindigkeit aufweist.

Fig. 6 zeigt eine Schaltung nach einer zweiten Ausführungsform der Erfindung. Ein Bildspeicher CHG besitzt den Aufbau, der bereits für den Speicher gemäß Fig. 3 erläutert wurde. Der Bildspeicher CHG besitzt Anschlüsse zum Empfangen der Blockwerte BLK 5-BLK 0 des Vertikal/Horizontal-Auswahlsignals H/V, der Adreßwerte Y 7-Y 0, und des Lese/Schreibsignals R/W, sowie Anschlüsse zum Senden der Daten DB 15-DB 0 bei einem Lesevorgang sowie zum Empfangen der Daten DB 15-DB 0 bei einem Schreibvorgang. Die in Fig. 3 gezeigte Schaltung ermöglicht es, nicht nur die Daten zu lesen, die man erhält, wenn man das Grundbild um 90° im Uhrzeigersinn dreht, sondern auch Daten zu schreiben, die man erhält, wenn man das Grundbild um 90° im Gegenuhrzeigersinn dreht. Die Schaltung nach Fig. 6 vermag Daten zu lesen oder zu schreiben, die man erhält, wenn man das Grundbild in Schritten von 90°, nämlich um 90°, um 180° und 20° im Uhrzeigersinn dreht, oder um 270°, um 180° und um 90° im Gegenuhrzeigersinn dreht. Da das Bild mit der Schaltung nach Fig. 6 um ± 90° gedreht werden kann, läßt sich eine gewünschte Drehung des Bildes ebenso erreichen wie ein Bild, bei dem vorne und hinten vertauscht sind, und zwar dadurch, daß man die Adreßwerte des Bildspeichers CHG umkehrt und die Bits der Daten vertauscht, d. h. das höchstwertige Bit MSB und die anderen oberen Bits mit dem niedrigstwertigen Bit MSB bzw. den anderen unteren Bits vertauscht.

Die Adresse wird durch die Exklusiv-ODER-Schaltung EORG 3 und EORG 4 invertiert, und die Datenbits werden durch die Datenaustauscherschaltung WSC ausgetauscht.

Ein Invertier-Steuersignal YINV wird an einen Eingang der Exklusiv-ODER-Schaltung EORG 3 gelegt, und an die anderen Eingänge dieser Schaltung werden die Adreßsignale YA 7-YA 0 der Y-Koordinate gelegt. Wenn das Steuersignal YINV den Wert "1" hat, also hohen oder H-Pegel, werden die Adreßwerte YA 7-YA 0 umgekehrt und anschließend dem Bildspeicher CHG als Adreßwert YK zugeführt. Hat das Invertier-Steuersignal YINV den Wert "0", d. h. L-Pegel, so wird das Ausgangssignal der Schaltung nicht invertiert und die Adreßwerte YA 7-YA 0 werden dem Bildspeicher OHG als Adreßwert YK zugeführt.

Ein Eingang der Schaltung EORG 4 empfängt das Invertier-Steuersignal XINV und die anderen Eingänge empfangen die Adreßwerte XA 7-XA 4 der X-Koordinate. Lediglich die oberen vier Bits der Adreßwerte sind notwendig, und die unteren Bits werden nicht benötigt, da 16 Bits parallel gelesen werden. Wenn das Steuersignal XINV den Wert "1" hat, werden die Adreßwerte XA 7-XA 4 umgekehrt und so dem Bildspeicher CHG als Adreßwert XK zugeführt. Hat das Invertier-Steuersignal XINV den Wert "0", os ist das Ausgangssignal der Schaltung invertiert und die invertierten Adreßwerte XA 7-XA 4 werden dem Bildspeicher CHG als Adreßwert XK zugeführt. Die Exklusiv-ODER-Schaltungen EORG 3 und EORG 4 vollziehen eine Invertierung bzw. eine Nicht-Invertierung der Adreßsignale YA 7-YA 0 und XA 7-XA 4, um die so behandelten Signale dem Bildspeicher CHG zuzuführen.

Die Datentauscherschaltung WSC besitzt zweiphasige bidirektionale Puffer WSC 1 und WSC 2, die jeweils 16 Einheiten umfassen. Der bidirektionale Puffer WSC 1 bewirkt, daß die Eingangs- und Ausgangsanschlüsse DB 15-DB 0 des Bildspeichers den Daten DD 15-DD 0 entsprechen. Die Puffergruppe WSC 2 bewirkt, daß die Eingangs- und Ausgangsanschlüsse DB 0-DB 15 des Bildspeichers CHG den Daten DD 15-DD 0 entsprechen. Der Freigabeanschluß E der Puffergruppe WSC 1 empfängt über den Inverter oder Negator INV das Datentauschersignal WS, wobei der Anschluß E den Betrieb der Puffergruppe WSC 1 steuert. Die Puffergruppe WSC 2 empfängt das Datentauschersignal WS direkt. Jede Puffergruppe WSC 1 und WSC 2 arbeitet, wenn ihre Freigabeklemme E ein Signal "1" (H-Pegel) empfängt. Wenn das Datentauschersignal den Wert "1" hat, wird erreicht, daß die Eingangs- und Ausgangsanschlüsse DB 0-DB 15 den Daten DD 15-DD 0 entsprechen, und die Daten werden zwischen oberen und unteren Bits vertauscht. Wenn das Datentauschersignal den Wert "0" hat, wird erreicht, daß die Eingangs- und Ausgangsanschlüsse DB 15-DB 0 den Daten DD 15-DD 0 in einer 1-zu-1-Entsprechung folgen. Die bidirektionalen Puffergruppen WSC 1 und WSC 2 empfangen das Signal R/W. Beim Lesen (R/W = 0), werden die Daten DB 15-DB 0 den Daten DD 15-DD 0 oder den Daten DD 0-DD 15 gleichgemacht, um dadurch das Ausgangssignal zu erzeugen. Beim Schreiben (R/W = 1) sprechen die Daten DD 15-DD 0 auf die Daten DB 15-DB 0 oder die Daten DB 0-DB 15 an, um das Ausgangssignal des Bildspeichers CHG zu liefern.

Fig. 7 zeigt das aus dem Speicher ausgelesene Bild nach einer Lese-Zeitspanne und das in den Speicher eingeschriebene Bild nach einer Schreib-Zeitspanne, wenn das Signal H/V, die Invertier-Steuersignale YINV und XINV und das Datentauschersignal festliegen.

In Fig. 7 ist eine Lese-Zeitspanne dargestellt, die den Positionszustand des aus dem Speicher ausgelesenen Bildes veranschaulicht, wobei in dem Speicher ein normales Grundbild eingeschrieben ist. Außerdem ist eine Schreib-Zeitspanne dargestellt, die den Positionszustand des aus dem Speicher ausgelesenen Bildes veranschaulicht, wenn sämtliche Signale YINV, XINV, WS und H/V den Wert "0" haben.

Zunächst zur Situation, in der das Umschaltsignal H/V = 0 ist: Wenn die Invertier-Steuersignale YINV und XINV und das Datentauschersignal WS sämtlich "0" sind, kann man ein normales Grundbild sowohl während des Schreibvorgangs als auch während des Lesevorgangs erhalten. In anderen Worten: Die Daten, die keinerlei Drehung unterworfen werden, können sowohl gelesen als auch geschrieben werden. Ist das Invertier-Steuersignal YINV "1", so werden die Adreßwerte YA-YA 0 durch die Schaltung EORG 3 invertiert und man erhält ein von rückwärts betrachtetes oder invertiertes Bild. Wenn das Grundbild in der normalen Lage eingeschrieben ist, wird ein auf dem Kopf stehendes, von hinten betrachtetes Bild ausgelesen. Wenn das Grundbild eingegeben wird, läßt sich ein auf dem Kopf stehendes, von hinten betrachtetes Bild einschreiben.

Wenn das Invertier-Steuersignal YINV "0" ist, während das Invertier-Steuersignal XINV und das Datentauschersignal WS jeweils "1" sind, kann das von rückwärts betrachtete Bild (bei dem die linke und die rechte Seite vertauscht oder umgekehrt sind) gelesen und geschrieben werden. Wenn die Steuersignale YINV und XINV und das Datentauschersignal WS "1" sind, werden die X-Koordinaten und die Y-Koordinaten bezüglich linker und rechter Seite sowie oberer und unterer Seite umgekehrt und die Daten werden durch das Datentauschersignal ausgetauscht, so daß das Grundbild - um 180° gedreht - gelesen oder geschrieben werden kann.

Wenn das Signal H/V den Wert "1" hat und wenn sämtliche anderen Signale YINV, XINV und WS "0" sind, kann das Grundbild - um 90° im Uhrzeigersinn gedreht - gelesen und - um 90° im Gegenuhrzeigersinn gedreht - geschrieben werden. Das Signal H/V wird dazu verwendet, um 90° im Uhrzeigersinn gedrehte Daten zu liefern oder zu empfangen, ansprechend auf die dem Speicher angebotenen Adreßwerte. Wenn das Signal H/V den Wert "1" hat und das Invertier-Steuersignal YINV den Wert "1" aufweist, während das Invertier-Steuersignal XINV sowie das Datentauschersignal WS den Wert "0" haben, kann man das Bild kopfstehend, ausgetauscht (oder invertiert) und um 90° im Uhrzeigersinn gedreht, lesen und man kann das kopfstehende Bild ausgetauscht (oder umgekehrt) sowie um 90° im Gegenuhrzeigersinn gedreht, schreiben. Wenn das Signal H/V den Wert "1" hat und das Invertier-Steuersignal YINV den Wert "0" hat, während das Invertier-Steuersignal XINV und das Datentauschersignal jeweils "1" sind, können die Bilddaten, bei denen die linke und die rechte Seite vertauscht sind, welches nach hinten umgekehrt ist, und das um 90° im Uhrzeigersinn gedreht ist, gelesen werden, während die Bilddaten mit vertauschten rechten und linken Seiten, nach hinten gedrehten und um 90° im Gegenuhrzeigersinn gedreht geschrieben werden können. Wenn das Signal H/V ebenso wie die Invertier-Steuersignale YINV und XINV und das Datentauschersignal WS den Wert "1" haben, kann das im Uhrzeigersinn um 270° gedrehte Bild gelesen und das um 270° im Gegenuhrzeigersinn gedrehte Bild geschrieben werden.

Indem man den verschiedenen Signalen einen bestimmten Wert gibt, wird das Bild von der Vorderseite oder von der Rückseite, um 0°, 90°, 180° und 270° gedreht. In einer Spalte in Fig. 7 bedeutet ein waagerechter Strich (Bindestrich) andere Daten als die oben beschriebenen Daten, und in den meisten Fällen erhält man die Daten durch Austauschen der Daten nach oben und nach unten oder zwischen rechts und links in Einheiten von jeweils 16 Bits.

Das oben beschriebene Ausführungsbeispiel bezieht sich auf eine Schaltung, bei der gedrehte Daten in vier Richtungen auf der Vorderseite und der Rückseite des Bildes geschrieben und gelesen werden können. Es ist selten, ein rückwärtiges Bild zu verwenden, wenn aktuelle Bilddaten einer Drehung unterworfen werden, und in den meisten Fällen erfolgt eine Drehung in Bezug auf das vorderseitige Bild.

Fig. 8 zeigt den Dreh-Aufbau nach einer dritten Ausführungsform der Erfindung. Das vorderseitige Bild kann als Drehbild in vier Richtungen (nämlich gedreht um 0°, 90°, 180° und 270°) gelesen oder geschrieben werden.

Gemäß der Skizze der Ausführungsform der vorliegenden Erfindung sind am Eingang des Bildspeichers CHG Exklusiv-ODER-Schaltungen vorgesehen. Die Daten werden von den Schaltungen EORG 3 und EORG 4 invertiert und die Daten werden weiter invertiert und in ihre ursprüngliche Position zurückgebracht. Diese logischen Schaltungen werden vereinfacht und so ausgebildet, daß sie nicht die rückwärtigen Bilder erzeugen, wodurch man zu der Dreh-Anordnung gemäß dem dritten Ausführungsbeispiel kommt.

Die Schaltung hat die gleiche Funktion wie die erste und die zweite Ausführungsform gemäß Fig. 3 und Fig. 6 und entsprechende Teile sind hier mit entsprechenden Bezugszeichen versehen.

Die Dreh-Steuersignale FDIR 0 und FDIR 1 werden ausgelesen, indem das Grundbild während einer Schreibperiode um 90°, 180° und 270° im Gegenuhrzeigersinn gedreht wird, und während einer Schreibperiode eingeschrieben, indem das Grundbild um 90°, 180° und 270° im Uhrzeigersinn gedreht wird.

Das Dreh-Steuersignal FDIR 0 wird an den Auswahlanschluß SEL von Selektoren SL 3 und SL 4 gelegt. Die Adreßwerte YA 7-YA 4 und XA 7-XA 4 werden den Eingangsanschlüssen A und B des Selektors SL 3 zugeführt, während die Adreßwerte XA 7-XA 4 sowie YA 7-YA 4 den Eingangsanschlüssen A und B des Selektors SL 4 zugeführt werden. Wenn daher das Dreh-Steuersignal FDIR 0 den Wert "0" hat, wählt der Selektor SL 3 die Adreßwerte YA 7-YA 4 am Eingangsanschluß A aus, während der Selektor SL 4 die Adreßwerte YA 7-YA 4 an seinem Eingang A auswählt, wobei die Ausgangssignale der Selektoren SL 3 und SL 4 dem einen Eingang einer Gruppe von Exklusiv-ODER-Gliedern, EORG 5 bzw. EORG 6 zugeführt werden. Die anderen Eingänge von EORG 5 empfangen das Dreh-Steuersignal FDIR 1, und deshalb werden die Ausgangssignale des Selektors SL 3 bei dem Wert "0" des Dreh-Steuersignals FDIR 1 nicht invertiert, beim Signalanfang "1" des Dreh-Steuersignals FDIR 1 jedoch invertiert, um so die Rahmenspeicher M 15-M 0 zu veranlassen, die Ausgangssignale des Selektors SL 3 als Adreßwerte YA 7-YA 4 zu empfangen. Die Eingänge eines Exklusiv-ODER-Glieds EOR empfangen die Dreh-Steuersignale FDIR 0 und FDIR 1.

Die Ausgangssignale des Selektors SL 4 werden einem der Eingänge der Exklusiv-ODER-Schaltung EORG 6 zugeführt, der andere Eingang von EORG 6 empfängt das Ausgangssignal des Exklusiv-ODER-Glieds EOR. Wenn also die Dreh-Steuersignale FDIR 0 und FDIR 1 die Werte "1" und "0" oder aber "0" und "1" haben wird das ausgewählte Signal invertiert, wohingegen dann, wenn die Signale den gleichen Wert haben (d. h. also beide "0" oder beide "1" sind), das ausgewählte Signal nicht invertiert ist, so daß die Rahmenspeicher M 15-M 0 die Dreh-Steuersignale empfangen.

Fig. 9 zeigt die Beziehung zwischen den Dreh-Steuersignalen FDIR 1 und FDIR 0 und den Adreßwerten Y 7-Y 4 sowie X 3-X 0. Wenn die Dreh-Steuersignale FDIR 1 und FDIR 0 die Werte "0" und "0" haben, empfangen die Rahmenspeicher M 15-M 0 die Eingangs-Adreßwerte YA- 7-YA 4 als Adreßwerte Y 7-Y 4, sowie die Eingangs-Adreßwerte YA 7-YA 4 als Adreßwerte X 3-X 0. Wenn die Dreh-Steuersignale FDIR 1 udn FDIR 0 die Werte "0" bzw. "1" haben, empfangen die Rahmenspeicher M 15-M 0 die Adreßwerte YA 7-YA 4 als die Adreßwerte Y 7-Y 4 und die invertierten Werte (die durch einen Querbalken "-" in Fig. 9 angedeutet sind) der Adreßwerte YA 7-YA 4 als Adreßwert Y 7-Y 4.

Wenn die Dreh-Steuersignale FDIR 1 und FDIR 0 die Werte "1" bzw. "0" haben, werden die Adreßwerte Y 7-Y 4 die invertierten Werte der Adreßwerte YA 7-YA 4, und die Adreßwerte X 3-X 0 sind die invertierten Werte der Adreßwerte XA 7-XA 4. Wenn die Dreh-Steuersignale FDIR 1 und FDIR 0 die Werte "0" bzw. "1" haben, sind die Adreßwerte Y 7-Y 4 die invertierten Werte der Adreßsignale YA 7-YA 4, und die Adreßwerte X 3-X 0 sind die Adreßwerte YA 7-YA 4.

Das Dreh-Steuersignal FDIR 1 wird einem der Eingänge der Exklusiv-ODER-Schaltung EORG 7 zugeführt. Da die Adreßwerte YA 3-YA 0 dem anderen Eingang dieser Schaltung EORG 7 zugeführt werden, werden deren Ausgangssignale dann nicht invertiert, wenn das Dreh-Steuersignal FDIR 1 "0" ist, und sie werden invertiert, wenn dieses Signal den Wert "1" hat, so daß dem Adreßdecoder ADRR sowie dem Decoder DRR die entsprechenden Signale als Adreßwerte YB 3-YB 0 zugeführt werden.

Die Verbindung zwischen dem Adreßdecodierer ADRR und den Rahmenspeichern M 15-M 0, zwischen dem Decodierer und der Bit-Schiebeschaltung BSC sowie zwischen den Rahmenspeichern M 15-M 0 und der Bit-Schiebeschaltung BSC entspricht der Verbindung nach Fig. 3. Die Anschlüsse des Adreßdecodierers empfangen das Dreh-Steuersignal FDIR 0, welches die decodierten Daten auswählt, die in Fig. 4A und 4B gezeigt sind.

Die Bit-Schiebeschaltung BSC ist an die Datentauscherschaltung WSC angeschlossen. Die Ausgangssignale der Schaltung EOR bestimmen, ob die beiden Schaltungen bitweise durchgeschaltet werden oder ob das niedrigstwertige Bit LSB durch das höchstwertige Bit MSB ausgetauscht wird, d. h.: beide Schaltungen sind so verschaltet, daß sie stellenweise die einzelnen Bits austauschen oder durchschalten können. Das Lese/Schreib-Signal R/W wird einem Richtungssteueranschluß der Datentauscherschaltungen WSC 1 und WSC 2 oder einem Richtungssteueranschluß der Bit-Schiebeschaltungen BSC 0-BSC 15 sowie dem Lese/Schreib-Anschluß der Rahmenspeicher M 15-M 0 zugeführt. Wenn das Signal R/W den Wert "1" hat, ist die Richtung in den Datentauscherschaltungen WSC 1 und WSC 2 sowie in den Bit-Schiebeschaltungen BSC 0-BSC 15 so gewählt, daß die Daten den Rahmenspeichern M 15-M 0 zugeführt werden, welche schließlich die Daten empfangen. Ist allerdings das Signal R/W "0", so liefern die Rahmenspeicher M 15-M 0 die in ihnen gespeicherten Daten, und die Datentauscherschaltungen WSC 1 und WSC 2 haben ihre Richtungen so festgelegt, daß die Daten von den Rahmenspeichern M 15-M 0 zu einer externen Einrichtung übertragen werden.

Wenn beide Dreh-Steuersignale FDIR 1 udn FDIR 0 den Wert "0" haben, so entspricht dies dem Fall, daß sämtliche Invertier-Steuersignale YINV und XINV, das Datentauschersignal WS und das Signal R/V den Wert "0" haben. Die Adreßwerte Y 7-Y 0 der Rahmenspeicher M 15-M 0 werden zu den Adreßwerten YA 7-YA 0, die Adreßwerte X 3-X 0 werden zu den Adreßwerten XA 0-XA 4. Die Eingangs- und Ausgangsdaten D 15-D 0 der Rahmenspeicher M 15-M 0 werden in Wort-Einheiten (16 Bits) um einen Betrag der Adreßwerte YA 3-YA 0 durch die Bit-Schiebeschaltung BSC verschoben, so daß sie den Eingangs- und Ausgangsdaten DB 15-DB 0 der externen Schaltung entsprechen. Das Ausgangssignal ("0") der Schaltung EOR wird von dem Negator INV zu einer "1" invertiert. Dieses Signal wird der Datentauscherschaltung WSC 1 zugeführt, so daß die Eingangs- und Ausgangsdaten DB 0-DB 15 den Eingangs- und Ausgangsdaten DD 0-DD 15 in direkter Zuordnung entsprechen. Man erhält also dadurch den gleichen Speicherzugriff wie bei der grundlegenden Speicheranordnung gemäß Fig. 2.

Wenn die Dreh-Steuersignale FDIR 1 und FDIR 0 die Werte "0" bzw. "1" haben, werden die Adreßwerte Y 7-Y 4 die Adressen YA 7-YA 4, und die Adreßwerte X 3-X 0 werden YA 7-YA 4. Die Adressen der Speicher M 15-M 0 sind die invertierten Werte der Adreßwerte YA 7-YA 4, und die Adreßwerte YA 7-YA 4 sind die invertierten Signale der Adreßwerte YA 7-YA 4. Die Adreßwerte YA 7-YA 4 der Y-Koordinate sowie die Adreßwerte YA 7-YA 4 der X-Koordinate werden invertiert und dann den Rahmenspeichern zugeführt. Jetzt empfängt der S-Anschluß des Adreßdecodierers ADRR eine "0", und außerdem empfängt der Adreßdecodierer die Adreßwerte YA 3-YA 0, nachdem diese durch die Schaltung EORG 7 invertiert wurden. Somit beginnt der Zugriff auf den Speicher an der unteren rechten Stelle und schreitet entlang einer einzelnen Querzeile fort. Da dem Decodierer DRR die invertierten Daten zugeführt werden, werden sie um einen bestimmten Betrag verschoben, wenn die Daten entlang einer einzelnen Horizontalzeile aus der unteren rechten Positon ausgelesen werden, d. h. wenn das Grundbild in umgekehrter Richtung ausgelesen wird. Wenn die Daten in umgekehrter Folge ausgelesen werden, liegen die 16 Bits eines Worts in der Reihenfolge des Grundbildes vor. Folglich wird eine "1" an den Anschluß E der Datentauscherschaltung WSC 2 gelegt, wodurch die Positionen MSB und LSB der Bits vertauscht werden. Deshalb ist es möglich, die Daten in Einheiten von 16 Bits in Querrichtung auszulesen, beginnend damit, daß der unter Decodierer die nichtinvertierten Adreßwerte YA 3-YA 0 über die Exklusiv-ODER-Schaltung EORG 7 empfängt und sie dann den Rahmenspeichern zuführt, nachdem sie der in Fig. 4B gezeigten Adressen-Decodierung unterzogen wurden. Folglich wird auf die Rahmenspeicher M 15-M 0 in der Weise zugegriffen, daß der Zugriff an der oberen rechten Stelle beginnt und fortlaufend entlang einer einzelenen vertikalen Zeile fortschreitet. In diesem Moment empfängt der Anschluß E der Datentauscherschaltung WSC 2 das Ausgangssignal "1" der Exklusiv-ODER-Schaltung EOR, so daß die Eingangs- und Ausgangsdaten DD 15-DD 0 den Daten DB 0-DB15 der Bit-Schiebeschaltung BSC entsprechen. Wie oben erläutert, werden die 16 Bits der vertikalen einzelnen Zeile ausgelesen und die Bitpositionen umfassen ein Wort derart, daß sie sich von unten nach oben erstrecken. Dadurch wird die Aufwärts/Abwärts-Beziehung der Bitpositionen durch die Datentauscherschaltung WSC 2 vertauscht. Durch diesen Vorgang wird auf die Speicher in der Form zugegriffen, daß eine Drehung im Uhrzeigersinn um 90° erfolgt, wenn die Dreh-Steuersignale FDIR 1 und FDIR 0 die Werte "0" bzw. "1" haben. Die im Gegenuhrzeigersinn um 90° gedrehten Daten werden während eines Lesevorgangs ausgelesen und um 90° im Uhrzeigersinn gedreht eingeschrieben.

Wenn die Dreh-Steuersignale FDIR 1 und FDIR 0 die Werte "1" bzw. "0" haben, werden die Adreßwerte Y 7-Y 4 den rechten Stellen der Rahmenspeicher zugeführt, so daß die Bitpositionen von MSB und LSB invertiert werden, wodurch ein Lesebetrieb oder ein Schreibbetrieb unter Drehung des Grundbildes im Uhrzeigersinn oder im Gegenuhrzeigersinn möglich ist.

Wenn beide Dreh-Steuersignal FDIR 1 und FDIR 0 den Wert "1" haben, sind die den Rahmenspeichern M 15-M 0 zugeführten Adreßwerte Y 7-Y 4 die invertierten Werte der Adreßwerte YA 7-YA 4 und die Adreßsignale X 3-X 0 sind die Adreßwerte YA 7-YA 4. Da der Exklusiv-ODER-Schaltung EORG 7 ebenfalls eine "1" zugeführt wird, werden die Adreßwerte YA 3-YA 0 invertiert und dann dem Adreßdecodierer ADRR und dem Decodierer DRR zugeführt. Da eine "1" außerdem dem Anschluß S des Adreßdecodierers ADRR zugeführt wird, werden andere Andreßwerte den unteren Adressen X 3-Y 0 der jeweiligen Rahmenspeicher M 15-M 0 zugeführt, so daß ein Zugriff auf eine einzelne vertikale Zeile des Speichers erfolgt, beginnend an der unteren linken Position. Dieser Zugriff ist der gleiche wie der, bei dem das Grundbild aus dem unteren linken Ende in Aufwärtsrichtung ausgelesen wird. Die Bit-Schiebeschaltung BSC ändert sequentiell das Ausmaß der Verschiebung während eines Lesevorgangs durch die invertierten Adreßwerte YA 3-YA 0. Dann wird dem Anschluß E der Datentauscherschaltung WSC 1 eine "1" zugeführt, und folglich entsprechen die Datenwerte an den Eingangs- und Ausgangsanschlüssen DB 15-DB 0 der Bit-Schiebeschaltung BSC den Datenwerten an den Eingangs- und Ausgangsanschlüssen DD 15-DD 0 einer externen Vorrichtung. Deshalb wird fortlaufend in vertikaler Richtung ein Lese- oder ein Schreibvorgang durchgeführt, und zwar in Einheiten von 16 Bits, beginnend an der unteren linken Position. Das heißt: ein Lesevorgang erfolgt bei einer Drehung um 270° im Gegenuhrzeigersinn, und ein Schreibvorgang erfolgt bei einer Drehung um 90° im Uhrzeigersinn.

Fig. 10A-10D zeigen Anzeige-Beispiele eines Drehbildes, die man erhält, wenn man einen Lese- oder Schreibvorgang gemäß der Erfindung durchführt. Ein Schreibvorgang wird durchgeführt, indem die Dreh-Steuersignale FDIR 1 und FDIR 0 folgende Werte aufweisen "0", "0" gemäß Fig. 10A; "0", "1" gemäß Fig. 10B; "1", "0" gemäß Fig. 10C; "1", "1" gemäß Fig. 10D (diese entspricht der Tabelle in Fig. 9). Der Schreibvorgang wird durchgeführt, indem beide Dreh-Steuersignale FDIR 1 und FDIR 0 den Wert "0" haben. Dabei werden die Bilddaten im Uhrzeigersinn um 0°, 90°, 180° und 270° gedreht, wie in den Fig. 10A-10D gezeigt ist. Die Drehung des Bildes erfolgt nicht nur während des Schreibvorgangs, sondern kann auch während des Lesevorgangs durchgeführt werden, d. h. dann, wenn die Dreh-Steuersignale FDIR 1 und FDIR 0 während des Lesevorgangs geändert werden, wobei die Drehung der Bilddaten in ähnlicher Weise vonstatten geht. Während des Lesevorgangs können die Bilddaten so erhalten werden, daß eine Drehung im Gegenuhrzeigersinn um 90°, um 180° und um 270° - entgegen dem Schreibvorgang - erfolgt. Wenn die Dreh-Steuersignale FDIR 1 und FDIR 0 während des Anlegens eines Grundbildes nicht die Werte "0", "0" haben, entsprechen ihre Werte einer Speicherstelle des Grundbildes. Dies gilt auch für die Ausführungsbeispiele nach Fig. 3 und Fig. 6.

Aus der obigen Beschreibung geht der Aufbau eines Speichers für (n × n) Punkte und der Aufbau einer Treiberschaltung für einen solchen Speicher hervor. Im folgenden soll eine Treiberschaltung für mehrere Bildspeicher mit den oben erläuterten Speichern und deren Treiberschaltungen erläutert werden, wobei auf die Bildspeicher in vertikaler oder Querrichtung, im Uhrzeigersinn oder im Gegenuhrzeigersinn, nach oben oder nach unten zugegriffen wird.

Fig. 11 zeigt eine Schaltungsskizze der vierten Ausführungsform der Erfindung. Die Skizze nach Fig. 11 zeigt eine Treiberschaltung für die Speicher gemäß dem dritten Ausführungsbeispiel der Erfindung.

Ein Adreßbus ADRBUS eines Mikroprozessors CPU ist an einem Adressen-Decodierer CADR und an einen Puffer BUF 1 angeschlossen. Ein Datenbus DABUS des Mikroprozessors CPU ist an Zwischenspeicher LAT 1 und LAT 3 sowie an einen bidirektionalen Puffer BBUF angeschlossen. Der Mikroprozessor CPU führt ein Programm aus, welches in einem (nicht gezeigten) Speicher abgespeichert ist, und er verarbeitet Bilddaten, um sie in die oben erwähnten Speicher einzuschreiben. Um das Schreiben von Daten in Verbindung mit einer speziellen Anzeigefunktion zu erreichen, werden die notwendigen Daten in die erwähnten Zwischenspeicher LAT 1-LAT 3 eingeschrieben, und die Adreßwerte YA 11-YA 0 sowie XA 11-XA 4, die von einem Adressengenerator kommen, werden für den Zugriff auf (nicht gezeigt) Rahmenspeicher gesteuert. Das Schreiben in die Zwischenspeicher LAT 1-LAT 3 erfolgt durch Empfang eines Adreßsignals von dem Mikroprozessor CPU über den Adreßbus ADRBUS, durch Decodieren des Adreßsignals mit Hilfe des Adressen-Decodierers CADR und durch Anlegen eines empfangenen Zeitsteuersignals an die Zwischenspeicher LAT 1-LAT 3 nach Empfang eines speziellen Adressenwerts, der den jeweiligen Zwischenspeichern LAT 1-LAT 3 zugeordnet ist, um diese in die Lage zu versetzen, Daten von dem Datenbus DABUS zu empfangen. Der Zwischenspeicher LAT 3 speichert die Dreh-Steuersignale FDIR 0 und FDIR 1 und liefert sie an die in Fig. 8 und 11 dargestellten Anschlüsse.

Der Puffer BUF 1 ist an den Adreßbus ADRBUS angeschlossen, während der bidirektionale Puffer BBUF an den Datenbus DABUS angeschlossen ist. Wenn von dem Adreßbus ADRBUS eine spezielle Adresse an den Adressen-Decodierer CADR gegeben wird, liefert dieser ein Freigabesignal E an die Puffer BUF 1 und BBUF, damit die Adressenwerte auf dem Adreßbus ADRBUS an die Anschlüsse des Speichers RAM angelegt werden, damit dieser die Adreßwerte A 7-A 0 empfängt, und die Daten auf dem Datenbus DABUS werden an die Anschlüsse des Speichers RAM gelegt, damit die Eingangs- und Ausgangsdatenwerte DX 6-DX 0 empfangen bzw. gesendet werden. Der Speicher RAM umfaßt 7 × 256 Bits und speichert Zuordnungsdaten zum Festlegen einer Anordnung eines Speichers aus 256 × 256 Punkten. Die gespeicherten Daten werden ausgewählt durch von dem Puffer BUF 2 angelegte Werte, und die Daten werden dann als die Blockwerte BLK 6-BLK 0 dem Bildspeicher zugeführt. Wenn man annimmt, daß ein Bild der Größe B4 2304 × 3334 Punkte umfaßt, umfassen die Bildspeicher 9 Blöcke in Querrichtung und 14 Blöcke in vertikaler Richtung. Fig. 12 zeigt ein Beispiel für die Blöcke, die dem Bild der Größe B4 für die Anzeige zugeordnet sind. Neun Blöcke 0H-8H, 9H-11H und 75H-7DH in Querrichtung und 14 Blöcke in vertikaler Richtung werden adressiert, und insgesamt sind 126 Blöcke vorhanden. Blöcke 7E und 7F bleiben übrig. Die Daten in 9 Blöcken werden so ausgelesen, daß der Zugriff auf die Blöcke 0H, 1H, . . . 8H nacheinander in Bezug auf 256 Zeilen erfolgt, woraufhin anschließend sämtliche Bilder aus den Blöcken 9H-11H, . . . 75H-7DH für die jeweils 256 Zeilen ausgelesen werden.

Bei diesem Vorgang kann der ein Bild der Größe B4 speichernde Speicher einem Zugriff unterzogen werden, und das Bild kann ausgelesen werden, nachdem es um 90°, 180° und 270° gedreht wurde. Der Betrieb dieser Ausführugnsform wird im folgenden näher erläutert.

Insgesamt erfolgt ein Zugriff auf 126 Bilder durch Bereitstellen der jeweiligen Blockwerte BLK 6-BLK 0 aus dem Speicher RAM, wie es oben erläutert wurde, und dies geschieht auf der Grundlage der zuvor in den Speicher RAM eingeschriebenen Daten. Von dem Puffer BUF 2 werden dazu sequentiell Adressen geliefert, und es werden dementsprechend Blockwerte BLK 6-BLK 0 gespeichert, die später dem Bildspeicher zugeführt werden sollen.

Erfolgt jedoch eine Drehung um 90°, 180° oder 270°, so ist die Reihenfolge davon abhängig, ob die Drehrichtung im Uhrzeigersinn oder im Gegenuhrzeigersinn oder in Querrichtung erfolgt, oder ob die Bewegung von unten nach oben oder von oben nach unten in der vertikalen Richtung erfolgt. Dies wird gesteuert durch die Dreh-Steuersignale FDIR 0 und FDIR 1, die den Betrieb der Selektoren SL 5-SL 8 und der Subtrahierschaltungen SUB 1 und SUB 2 festlegen.

Puffer BUF 3 und BUF 4 empfangen Vertikalrichtungsadressen YA 11-YA 0 und Querrichtungsadressen XA 11-XA 4, wenn die Darstellung der Größe B 4 einem Einzelbild entspricht. Da die Daten in Einheiten von 16 Bits parallel in Querrichtung vorliegen können, werden die Querrichtungsadressen XA 3-XA 0 nicht angelegt. Die Adressen YA 11-YA 8 in vertikaler Richtung werden an den Anschluß A des Selektors SL 5 und an den Anschluß B des Selektors SL 6 über den Puffer BUF 3 angelegt. Die Adressen XA 11-XA 8 in Querrichtung werden über den Puffer BUF 4 an den Anschluß A des Selektors SL 6 und an den Anschluß B des Selektors SL 5 angelegt. Die Selektoren SL 5 und SL 6 liefern an ihrem Ausgangsanschluß abhängig vom Pegel des dem Anschluß SEL zugeführten Signals die am Eingang A oder am Eingang B anstehenden Signale. Wird dem Anschluß SEL eine "0" zugeführt, so wird das am Anschluß A anstehende Signal durchgeschaltet, und wenn am Anschluß SEL eine "1" ansteht, wird das am Anschluß B anstehende Signal ausgewählt. Wenn das Signal FDIR 0 den Wert "0" hat, wählen die Selektoren SL 5 und SL 6 die Vertikalrichtungsadressen YA 11-YA 8 und die Querrichtungsadressen XA 11-XA 8 am Anschluß A aus. Die Ausgänge der Selektoren SL 5 und SL 6 werden den Subtrahiereingängen SB einer Subtrahierschaltung SUB 1 bzw. SUB 2 zugeführt, außerdem dem Anschluß A von Selektoren SL 7 und SL 8. In den Zwischenspeichern LAT 2 und LAT 1 gespeicherte Daten YB 0-YB 3 sowie XB 0-XB 3 werden einem Eingang SA der Subtrahierschaltungen SUB 1 bzw. SUB 2 zugeführt. Ein Differenz-Ausgang SQ der beiden Subtrahierschaltungen SUB 1 und SUB 2 ist verbunden mit dem Anschluß B des Selektors SL 7 bzw. SL 8.

Die Selektoren SL 5 und SL 6 wählen entweder Vertikalrichtungsadressen YA 11-YA 8 oder Querrichtungsadressen XA 11-XA 8 aus und liefern sie als Adressen BY 3-BY 0 und BX 3-BX 0.

Die ausgewählten Ausgangssignale BY 3-BY 0 und BX 3-BX 0 der Selektoren SL 5 und SL 6 bestimmen andererseits die Ergebnisse BA 7-BA 4 und BA 3-BA 0 der Subtrahierschaltungen. Das Dreh-Steuersignal FDIR 1 wird an den Auswahlanschluß SEL des Selektors SL 7 gelegt. Wenn also das Dreh-Steuersignal FDIR 1 den Wert "0" hat, werden die Ausgänge BY 3-BY 0 des Selektors SL 5 ausgewählt; hat das Signal FDIR 1 den Wert "1", so werden die Ausgänge BA 7-BA 4 der Subtrahierschaltung SUB 1 ausgewählt.

Der Auswahlanschluß SEL des Selektors SL 8 ist an den Ausgang der Exklusiv-ODER-Schaltung EORG 1 angeschlossen, wenn die Dreh-Steuersignale FDIR 0 und FDIR 1 zugeführt werden. Wenn also diese Signale beide den Wert "0" oder beide den Wert "1" haben, wählt der Selektor SL 8 den Ausgang des Selektors SL 6 aus, und wenn das Signal FDIR 0 oder FDIR 1 den Wert "0" und das andere Signal den Wert "1" hat, wählt der Selektor SL 8 die Ausgänge BA 3-BA0 der Subtrahierschaltung SUB 2 aus. Das decodierte Signal vom Adressen-Decodierer CADR wird dem Freigabeanschluß E des Puffers BUF 2 über den Negator INV 1 zugeführt. Wenn also ein Prozessor über den Puffer BUF 2 auf den Speicher zugreift, wird der decodierte Wert "1", wodurch der Puffer BUF 2 und der bidirektionale Puffer BBUF arbeiten und ein Lesen/Schreiben des Speichers ermöglichen. Das Lese/Schreib-Signal R/W des Prozessors wird an den bidirektionalen Puffer BBUF und den Speicher RAM angelegt, und während eines Lesevorgangs liefert der bidirektionale Puffer BBUF die Daten von dem Speicher zum Datenbus DABUS, während bei einem Schreibvorgang der bidirektionale Puffer BBUF die Daten von dem Datenbus DABUS zu dem Speicher RAM liefert, der die Daten empfängt.

Wenn die anderen Adreßwerte an den Adreßbus ADRBUS zum Zugreifen auf die anderen Schaltungen, die Zwischenspeicher LAT 1-LAT 3 und die übrigen in der Zeichnung dargestellten Schaltungen gelegt werden, liefert der Adressen-Decodierer CADR eine "0" an den Puffer BUF 1 sowie den bidirektionalen Puffer BBUF, um dadurch den Betrieb dieser Pufferschaltungen zu beenden. Da die Ausgangssignale des Adressen-Decodierers CADR dem Freigabeanschluß des Puffers BUF 2 über den Negator INV 1 zugeführt werden, wird eine "0" in eine "1" umgesetzt, bevor das Signal dem Freigabeanschluß E des Puffers BUF 2 zugeführt wird, so daß der Puffer BUF 2 arbeitet. Das heißt: in dieser Situation wird das von den Selektoren SL 7 und SL 8 ausgewählte Signal an diejenigen Anschlüsse des Speichers gelegt, denen die Adreßwerte zugeführt werden.

Fig. 13 ist eine Tabelle, die verschiedene Zustände der Dreh-Steuersignale FDIR 1 und FDIR 0 mit den dazugehörigen, dem Speicher zugeführten Adreßwerten darstellt.

Wenn beide Dreh-Steuersignale FDIR 1 und FDIR 0 den Wert "0" haben, werden die oberen vier Bits YA 11-XA 8 der Queradresse an die oberen bzw. die unteren Adressen des Speichers RAM gelegt. Da die unteren acht Bits YA 7-YA 0 der Vertikaladresse sowie die unteren vier Bits XA 7-XA 4 der Queradresse dem Bildspeicher zugeführt werden, wird die Normallage (d. h. das Bild in der ungedrehten Lage) der Bilddaten angesprochen. Da die Drehung des Bildes durch die Dreh-Steuersignale FDIR 0 und FDIR 1 gesteuert wird, wie in Fig. 8 dargestellt ist, wird die Normallage des Bildes erhalten.

Wenn die Dreh-Steuersignale FDIR 1 und FDIR 0 die Werte "0" bzw. "1" haben, werden der Wert, der durch das Subtrahieren der Vertikaladressen YA 11-YA 8 von den Vertikaladressen XA 11-XA 8 erhalten wird, und die Werte XB 3-XB 0, die im Zwischenspeicher LAT 1 gespeichert sind, den oberen bzw. den unteren Adressen des Speichers RAM zugeführt. Die maximale Zahl der Blockwerte (d. h.: die maximale Zahl der Blöcke, die eine einzelne Querreihe der normalen Bildlage bilden) sind in dem Zwischenspeicher LAT gespeichert. Die oberen vier Bits der Adresse des Speichers RAM stellen die Vertikaladresse der Normalbildlage dar und die unteren vier Bits der Adresse des Speichers RAM bilden die Queradressen der Normalbildlage. Somit werden die Querrichtungsadressen XA 11-XA 8 verwendet für den Zugriff in vertikaler Richtung des Normalbildes, und die Querrichtungsadressen YA 11-YA 8 werden für den Zugriff in Querrichtung und in umgekehrter Richtung (d. h. von rechts nach links) benutzt. Das obere rechte Ende des Normalbildes wird als Bezugs- oder Basispunkt betrachtet.

Wenn das Dreh-Steuersignal FDIR 1 den Wert "1" und das Dreh-Steuersignal FDIR 0 den Wert "0" hat, empfängt der Auswahlanschluß SEL der Selektoren SL 7 und SL 8 eine "1", und die Selektoren SL 7 und SL 8 wählen das Ergebnis der Subtrahierschaltungen SUB 1 und SUB 2 aus. Der maximale Blockwert der anderen Zeile (d. h.: der maximale Blockwert, der eine vertikale Zeile der Normalbildlage darstellt) ist in dem Zwischenspeicher LAT 2 gespeichert. Die Adreßwerte des Speichers RAM sind (YB 3-YB 0)-(YA 11-YA 8) und (XB 3-XB 0)-(XA 11-XA 8). Diese Werte entsprechen dem Fall, daß der Zugriff zu der Normalbildlage einer Drehung von 180° unterzogen wird.

Haben die Dreh-Steuersignale FDIR 1 und FDIR 0 beide den Wert "1", so wählt der Selektor SL 7 das Ausgangssignal der Subtrahierschaltung SUB 1 aus, und der Selektor SL 8 wählt das Auswahlergebnis des Selektors SL 6 aus, und die Adreßwerte für den Speicher RAM sind dann (YB 3-YB 0)-(XA 11-XA 8) und YA 11-YA 8, d. h.: ein Lesevorgang erfolgt unter Berücksichtigung des unteren linken Endes der Normalpositions-Koordinate als Bezugspunkt. Die Adreßwerte A 7-A 0 werden dem RAM zugeführt, und die jeweiligen Blöcke, die vorab entsprechend den Daten gebildet wurden, werden ausgewählt und dann erfolgt ein Lesevorgang oder ein Schreibvorgang.

Wenn auf den Bildspeicher zugegriffen wird mit einer im Uhrzeigersinn erfolgenden Drehung um 90°, 180° oder 270°, wird auch auf die jeweiligen Blöcke mit einer im Uhrzeigersinn erfolgenden Drehung um 90°, 180° oder 270° zugegriffen, was in Bezug auf den jeweiligen Block erfolgt. Die oberen vier Bits der Querrichtungsadressen XA 11-XA 4 und die oberen Bits der Vertikaladressen YA 11-YA 0 werden den Blockadressen zugeordnet. Die Vertikaladressen XA 3-XA 0 werden beim Zugriff auf den Speicher, der in Einheiten von 16 Bits erfolgt, nicht benötigt. Wenn der maximale Blockwert erhalten wurde, nachdem die jeweilige Drehung in den Zwischenspeichern LAT 1 und LAT 2 gespeichert ist, wird das Normalbild um 90°, 180° oder 270° gedreht, um die Bilddaten zu liefern.

Obschon in der Zeichnung nicht dargestellt, ist ein Lese- oder ein Schreibvorgang bezüglich des Rahmenspeichers möglich durch den Zugriff auf den Speicher in Einheiten des in Fig. 11 dargestellten Blocks. Während des Schreibvorgangs erfolgt das Schreiben durch Drehen des Grundbildes um 90°, 180° oder 270° im Uhrzeigersinn, und während eines Lesevorgangs erfolgt das Lesen bei einer Drehung von 90°, 180° oder 270° bezüglich der Leserichtung des Bildspeichers. Da es sich bei dem Normalbild um ein regelmäßiges Rechteck handeln kann, ist der maximale Adreßwert beim Lesevorgang und beim Schreibvorgang verschieden.

Wie oben beschrieben, haben Speicheranordnung und Treiberschaltung des Speichers einen speziellen Aufbau bei dem dargestellten Ausführungsbeispiel, jedoch ist die Erfindung nicht auf die Speicheranordnung nach Fig. 2 beschränkt. Das erfindungsgemäße Verschieben kann auch in Einheiten von 3 Bits bezüglich der jeweiligen Reihe durchgeführt werden. Möglich ist auch eine Anordnung in Einheiten von ungeraden Zahlen oder eine Anordnung mit beliebigen Zahlen.

Die Speicher lassen sich in vertikaler und in Querrichtung in Einheiten von 16 Bits unterteilen. Die Anordnung kann mit beliebigen Zahlen derart erfolgen, daß die Daten in vertikaler oder horizontaler Richtung innerhalb eines Bereichs von 10 × 16 Punkten ausgelesen werden, wobei das gleiche Bit jeweils beim Lesen eliminiert wird.

In diesem Fall sollten der Adressen-Decodierer ADRR und der Decodierer DRR in ähnlicher Weise ausgebildet sein, um die Adressen nach Art beliebiger Zahlen oder Zufallszahlen zu decodieren.

Bei dem oben beschriebenen Ausführungsbeispiel der Erfindung werden die Adressen in Querrichtung und die Adressen in Vertikalrichtung durch den Selektor ausgewählt, um dem Speicher zugeführt zu werden, allerdings ist die Erfindung nicht auf diesen speziellen Fall beschränkt. Zum Beispiel können die Querrichtungs- und die Vertikalrichtungsadressen dem Adressen-Decodierer zugeführt werden und der Wert des Adressen-Decodierers kann durch das Vertikal/Horizontal-Auswahlsignal H/V ausgewählt werden.

Bei einem Ausführungsbeispiel der Erfindung wird die Subtrahierschaltung dazu verwendet, die Adressen zu erfassen, wenn der Zugriff in umgekehrter Richtung erfolgt. Allerdings kann auch der Speicher selbst in der Lage sein, die gleiche Adreßumsetzung zu vollziehen. Außerdem muß es sich bei dem Speicher RAM nicht um einen Lese/Schreib-Speicher handeln, sondern es kann auch ein Festspeicher verwendet werden. Ferner ist es möglich, daß die Adreßwerte A 7-A 0 dem Blockwert direkt in einer 1-zu-1-Zuordnung entsprechen.

Die Erfindung schafft eine Speicherschaltung, in der mehrere Datenpunkte der Bilddaten aus n × n Punkten in Querrichtung einer Reihe oder in Längsrichtung einer Spalte für die Speicherung verschoben werden. Wenn erfindungsgemäß auf den Speicher in Querrichtung sowie in vertikaler Richtung zugegriffen wird, wird die betreffende Mehrzahl von Datenpunkte in ähnlicher Weise gespeichert oder ausgelesen.

Erfindungsgemäß erfolgt der Zugriff auf einen Bilddatenspeicher, der mehrere Speicherabschnitte oder Einzelspeicher umfaßt. Außerdem schafft die Erfindung eine dynamische Speicher-Treiberschaltung zum Drehen von Bildern oder Bildmustern mit Hilfe einer einfachen Schaltung, wenn Bilddaten in Form von n × n Punkten in einem einzelnen Speicher oder in mehreren Speichern abgespeichert sind.

Claims (17)

1. Speicherschaltung zum Aufnehmen von Bilddaten in Form von n × n Punkten, mit einer Speichereinrichtung (M 0-M 15, CHG) zum Speichern einer Mehrzahl von Punktdaten der Bilddaten, und einer Speicherzugriffseinrichtung für den Zugriff zu der Speichereinrichtung, dadurch gekennzeichnet, daß die Mehrzahl der Punktdaten unter einer einzelnen Adresse gespeichert ist, daß die Speicherzugriffseinrichtung (SL 1-SL 8, EORG 1-EORG 7, ADRR, SUB 1, 2, RAM) eine Adresse der Bilddaten in Quer- oder in Längsrichtung auswählt, und daß an einen Datenanschluß der Speichereinrichtung eine Verschiebeeinrichtung (DRR, BSC) angeschlossen ist, die die Mehrzahl der Punktdaten, die unter der einzelnen Adresse der Speichereinrichtung zu speichern sind, verschiebt.

2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die einzelne Adresse sich in Reihenrichtung der Speichereinrichtung erstreckt, und daß die Verschiebeeinrichtung die unter der einzelnen Adresse zu speichernde Mehrzahl von Punktdaten in Querrichtung verschiebt.

3. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß sich die einzelne Adresse in Spaltenrichtung erstreckt, und daß die Verschiebeeinrichtung die in der einzelnen Adresse zu speichernde Mehrzahl von Punktdaten in Längsrichtung verschiebt.

4. Speicherschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Mehrzahl von Punkten in einer Reihe der Bilddaten in einer Reihe der Speichereinrichtung gespeichert wird, nachdem die Mehrzahl von Punktdaten in Reihenrichtung der Speichereinrichtung um ein Bit verschoben ist.

5. Speicherschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Mehrzahl von Punktdaten in einer Reihe der Bilddaten in einer Spalte der Speichereinrichtung gespeichert wird, nachdem die Mehrzahl von Punktdaten in Spaltenrichtung des Speichers verschoben wurde.

6. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Verschiebeeinrichtung einen Rotations-Schieber aufweist, um die Punktdaten in der einzelnen Adresse der Speichereinrichtung rotierend zu verschieben.

7. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speichereinrichtung m Speicherabschnitter (M 0-M 15) aufweist, die jeweils Eingangs- und Ausgangsanschlüsse besitzen, die einem Punkt der Bilddaten entsprechen, und die (n × n)/m Punkte speichern.

8. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherzugriffseinrichtung eine Einrichtung (ADRR) aufweist, die zumindest einen Teil einer Adresse in Reihenrichtung oder zumindest einen Teil einer Adresse in Spaltenrichtung decodiert, um auf den jeweiligen der m Speicherabschnitte zuzugreifen.

9. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherzugriffseinrichtung aufweist:

• - eine erste Selektoreinrichtung (SL 1, SL 3) und eine zweite Selektoreinrichtung (SL 2, SL 3) zum Auswählen zumindest eines Teils einer Adresse in Reihenrichtung der Speichereinrichtung und zumindest eines Abschnitts einer Adresse in Spaltenrichtung, um jeweils den einen Teil gemeinsam den m Speicherabschnitten zuzuführen, und
• - eine Einrichtung zum Decodieren zumindest eines Abschnitts der Punktdaten in der Reihenadresse, um das decodierte Signal separat den m Speicherabschnitten zuzuführen.

10. Speicherschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die zweite Selektoreinrichtung eine Adresse auswählt, die nicht von der ersten Selektoreinrichtung ausgewählt wird.

11. Speicherschaltung nach Anspruch 9 und 10, dadurch gekennzeichnet, daß die erste Selektoreinrichtung eine erste logische Invertiereinrichtung (EORG 2) aufweist, die ein Invertier-Steuersignal empfängt, um einen logischen Zustand einer von der Selektoreinrichtung ausgewählten Adresse zu invertieren.

12. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Decodiereinrichtung eine zweite logische Invertiereinrichtung (EORG 1) aufweist, die ein Invertier-Steuersignal empfängt.

13. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherzugriffseinrichtung eine Subtrahierschaltung aufweist, die einen Adressenwert eines Bildspeichers von der Maximal-Zahl der Bildspeicher, die eine erste Zeile der Bildspeicher darstellen, subtrahiert, um einen der Bildspeicher zu bestimmen.

14. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Subtrahierschaltung an einen ersten Bildauswahlspeicher angeschlossen ist, um das Ergebnis der Subtraktion zu empfangen und dadurch einen der Bildspeicher durch ein Ausgangssignal des ersten Bildauswahlspeichers festzulegen.

15. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherzugriffseinrichtung aufweist:

• - eine erste und eine zweite Selektoreinrichtung (SL 5, SL 6), die die obere Bits kennzeichnenden Adressen in Quer- oder in Längsrichtung empfängt, um die Adressen in Quer- oder in Längsrichtung auszuwählen,
• - eine zweite Subtrahierschaltung (SUB 1) zum Subtrahieren des Ausgangssignals der ersten Selektoreinrichtung von der Maximal-Zahl der Bildspeicher, welche eine erste Zeile der Speichereinrichtung bilden,
• - eine dritte Subtrahierschaltung (SUB 2) zum Subtrahieren eines Ausgangssignals der zweiten Subtrahiereinrichtung von der Maximal-Zahl der Bildspeicher, die eine zweite Zeile des Bildspeichers darstellen, und
• - einen zweiten Bildauswahlspeicher (RAM) mit Adreßanschlüssen zum Empfangen des Ausgangssignals der zweiten und der dritten Subtrahierschaltung und zum Abgeben eines Signals, welches einen der Bildspeicher kennzeichnet.

16. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speicherzugriffseinrichtung aufweist:

• - eine erste und eine zweite Selektoreinrichtung (SL 5, SL 6), die obere Bits einer Adresse in einer Quer- oder einer Längsrichtung empfängt und eine Adresse in Querrichtung oder in Längsrichtung auswählt,
• - eine zweite Subtrahierschaltung (SUB 1) zum Subtrahieren eines Ausgangssignals der ersten Selektoreinrichtung von der Maximal-Zahl der eine erste Zeile der Speichereinrichtung bildenden Bildspeicher,
• - eine dritte Subtrahierschaltung (SUB 2) zum Subtrahieren eines Ausgangssignals der zweiten Selektoreinrichtung von der Maximal-Zahl der eine zweite Zeile der Speichereinrichtung bildenden Bildspeicher,
• - eine dritte Selektoreinrichtung (SL 7), die ein Ausgangssignal der zweiten Subtrahierschaltung und ein Ausgangssignal der ersten Selektoreinrichtung empfängt, um eine von ihnen auszuwählen, und
• - eine vierte Selektoreinrichtung (SL 8), die ein Ausgangssignal der dritten Subtrahierschaltung und das Ausgangssignal der zweiten Selektoreinrichtung empfängt, um eines von ihnen auszuwählen und dadurch zu ermöglichen, daß einer der Speicher freigegeben wird, der von dem Ausgangssignal der dritten und der vierten Selektoreinrichtung ausgewählt wird.

17. Speicherschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen dritten Bildauswahlspeicher zum Empfangen eines Ausgangssignals der dritten und der vierten Selektoreinrichtung zum Festlegen eines der Bildspeicher.