DE3688824T2 - Datenverarbeitungssystem. - Google Patents

Description

• Die Erfindung betrifft Datenverarbeitungstechnik, insbesondere eine Technik, die dann besonders wirkungsvoll ist, wenn sie auf ein Anweisungsformat in einem System vom Programmsteuerungstyp angewendet wird, z. B. auf eine Technik, die wirkungsvoll auf ein Konfigurationsverfahren für eine Zweioperandenanweisung anwendbar ist, das beim Ausführen einer Anweisung zwei Operanden verwendet.
• Herkömmlicherweise ist ein Satz von Mikroanweisungen von Mikroprozessoren wie dem von Hitachi, Ltd. hergestellten HD68OOO in drei Arten von Anweisungsformaten klassifiziert: (1) operandenfreie Anweisung (für die kein Operand erforderlich ist), (2) Einoperandenanweisung und (3) Zweioperandenanweisung.
• Fig. 2 ist ein schematisches Diagramm, das den Aufbau einer Zweioperandenanweisung veranschaulicht.
• D.h., daß eine Zweioperandenanweisung ein Operationscodefeld OP, ein die Operandengröße spezifizierendes Größenfeld Sz (Bitlänge z. B. 8, 16, oder 32 Bit), einen sourceseitigen Operanden Dn und ein Effektivadreßfeld EA2 aufweist, das den Operandenort auf der Zielseite anzeigt (siehe "Hitachi Microcomputer, Semiconductor Data Book, 8/l6 Bit Microcomputer", Seiten 954-952; Hitachi, Ltd.; Sep. 1982). Wie oben beschrieben, enthält die Zweioperandenanweisung herkömmlicher Mikroprozessoren der 6800-Familie nur ein Größenfeld Sz. In diesem Fall kann z. B. eine mit mnemotechnischen Codes wie ADD Do, x spezifizierte Additionsanweisung nicht ausgeführt werden, wenn der Quellenoperand Do und der Zieloperand x nicht dieselbe Bitlänge aufweisen.
• Demgemäß ist zum Ausführen der Operation ADD, wenn die Größe des Quellenoperanden Do auf 8 Bit gesetzt ist, und die Größe des Zieloperanden x auf 32 Bit gesetzt ist, eine Einstellanweisung erforderlich, um vorab die Größe des Quellenoperanden Do von 8 Bit auf 32 Bit einzustellen. D.h., daß vor dem Ausführen der Operation ADD eine Anweisung ausgeführt werden muß, die dem 8-Bit-Operanden als erstem Abschnitt desselben 3 Bytes mit "0" hinzufügt.
• Infolgedessen erhöht sich die Anzahl der Schritte eines Makroprogramms. Darüber hinaus ist ein zwei Worten entsprechender Speicherbereich erforderlich, um einen Operanden (in diesem Fall mit einer Länge von 8 Bits) zu speichern, für den nur 1 Byte erforderlich ist. Demgemäß verringert sich die Ausführungsgeschwindigkeit des Programms abhängig vom Anweisungsformat; darüber hinaus haben die Erfinder dieser Erfindung die Tatsache herausgefunden, daß das Speichernutzungsverhältnis ebenfalls verschlechtert wird.
• Ein Datenverarbeitungssystem mit den Merkmalen des Oberbegriffs von Anspruch 1 sowie ein Verfahren mit den Merkmalen des Oberbegriffs von Anspruch 4 sind aus US-A-4,456,955 bekannt. Bei diesem Stand der Technik werden, obwohl die zwei Operanden, mit denen eine Operation auszuführen ist, unterschiedliche Länge aufweisen können, Daten gleicher Länge aus einem Speicher abgerufen und einer Ausführungseinheit zugeführt. Vor dem Ausführen der Operation kann einer der zwei Operanden verschoben werden, damit sein Dezimalpunkt an derselben Stelle wie beim anderen Operanden steht.
• Bei einem anderen Datenverarbeitungssystem, wie es aus EP-A- 0 138 419 bekannt ist, kann die Datenpfadbreite abhängig von einer Größeninformation spezifiziert werden, jedoch wird die spezifizierte Pfadbreite während einer ganzen Ausführungsfolge beibehalten.
ZUSAMMENFASSUNG DER ERFINDUNG
• Es ist eine Aufgabe der Erfindung, ein Datenverarbeitungssystem und ein Verfahren anzugeben, die das Erhöhen der Ausführungsgeschwindigkeit und ein Verbessern des Speichernutzungsverhältnisses erlauben.
• Diese Aufgabe wird durch das in Anspruch 1 definierte System und das in Anspruch 4 definierte Verfahren gelöst.
• Gemäß der beanspruchten Erfindung weist in einer Anweisung mit zwei Operanden ein Operationswort ein Feld auf, das die Größe des Quellenoperanden spezifiziert, sowie ein Feld, das die Größe der Operation spezifiziert, um die Operandenbitlänge auf Grundlage der Größeninformation zu verändern; infolgedessen muß die Bitlänge eines Operanden nicht unter Verwendung eines Makrobefehls verändert werden. Die Programmausführungsgeschwindigkeit wird daher erhöht. Ferner können jeweils zwei Operanden in einem Speicher oder einem Register mit ihren echten Bitlängen gespeichert werden; das Speichernutzungsverhältnis ist verbessert.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
• Die Erfindung wird aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen ersichtlich, in denen:
• Fig. 1A-1C erläuternde Diagramme sind, die Beispiele einer erfindungsgemäßen Zweioperandenanweisung veranschaulichen;
• Fig. 2 ein schematisches Diagramm ist, daß das Format einer Zweioperandenanweisung bei einem herkömmlichen Mikroprozessor zeigt;
• Fig. 3 ein Blockschaltbild ist, das ein Konfigurationsbeispiel für einen Mikroprozessor zeigt, der es ermöglicht, eine erfindungsgemäße Zweioperandenanweisung auszuführen; und
• Fig. 4 ein schematisches Blockdiagramm ist, das ein anderes Konfigurationsbeispiel eines Mikroprozessors veranschaulicht, der es erlaubt, eine erfindungsgemäße Zweioperandenanweisung auszuführen.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
• Wie aus den Fig. 1A-1C erkennbar, sind dort Beispiele für 5 das Format der neuen Zweioperandenanweisung dargestellt, wie sie durch die Erfindung vorgeschlagen werden.
• Wie in Fig. 1A dargestellt, folgt einem Operationscodefeld OP ein Operationsgrößenfeld Sz&sub1;, das die Größe der Operation spezifiziert, d. h. die Bitlänge, wie sie dazu verwendet wird, die Anweisung, wie eine Operation, auszuführen. Dem Größenfeld Sz&sub1; folgt ein Effektivadreßfeld EAd, das den Ort des Zieloperanden spezifiziert. Dem Effektivadreßfeld EAd folgt ferner ein Quellengrößenfeld Sz&sub2;, dem ein Effektivadreßfeld EAs folgt, das den Ort des Quelloperanden anzeigt.
• Die Effektivadreßfelder EAd und EAs weisen jeweils z. B. drei Adressiermodusbits, die einen Adressiermodus spezifizieren, und vier Registerbestimmungsbits auf, die ein Register bestimmen.
• Beim Anweisungsformat ist das Größenfeld Sz&sub1; so aufgebaut, daß es nicht die Größe des Zieloperanden spezifiziert, sondern die Operationsgröße spezifiziert, d. h. aus den folgenden Gründen die Länge von Daten, die der Operation zu unterziehen sind. D.h., daß die Länge der Daten, mit denen die Operation ausgeführt ist, das Problem ist, das einer Operationsausführung zugehörig ist. Z.B. können Einzeldaten mit verschiedenen Bitlängen keiner Addition oder Subtraktion in einer arithmetischen Logikeinheit (ALU) oder dergleichen unterzogen werden. Normalerweise ist die Operationsgröße mit der Größe des Zieloperanden identisch; wenn demgemäß die Operationsgröße festgelegt wird, kann die Operation in der ALU oder dergleichen ohne jede Schwierigkeit ausgeführt werden. Zusätzlich zu Sz&sub1; kann dieses Feld dann, wenn ein Feld zum Spezifizieren der Größe des Zieloperanden zugeordnet ist, dazu verwendet werden, nur einen Teil der Daten zu speichern, nachdem die Verarbeitung der Operation abgeschlossen ist.
• In einem 16-Bit-Mikroprozessor müssen die Größenfelder Sz&sub1; und Sz&sub2; von Fig. 1A nur jeweils mit 2 Bits konfiguriert sein, da es nur erforderlich ist, unterscheiden zu können, ob die Größe der Operation und die Größe des Quelloperanden durch die Länge eines Byte (8 Bits) oder eines Worts (16 Bit) repräsentiert ist.
• Die Felder einer erfindungsgemäßen Zweioperandenanweisung sind nicht auf die in Fig. 1A dargestellten beschränkt, sondern jedes Feld kann in willkürlicher Konfiguration angeordnet sein. Z.B. kann, wie dies in Fig. 1B dargestellt ist, dem Operationsgrößenfeld Sz&sub1; das Effektivadreßfeld EAs für den Quelloperanden und das Effektivadreßfeld EAd für den Zieloperanden folgen.
• Darüber hinaus ist es, abhängig vom Adressiermodus, erforderlich, den Effektivadreßfeldern EAd und EAs Erweiterungsfelder hinzuzufügen. In diesem Fall ist das Format der Zweioperandenanweisung aufgebaut, wie dies in Fig. 1C dargestellt ist. Das Erweiterungsfeld weist, abhängig vom Adressiermodus, eine 1-4-Byte-Verschiebung d (Versatzwert), einen 1-4-Byte-Direktdatenwert #, eine 1-4-Byte-Absolutadresse, oder ein Indexregisterbyte x auf.
• Unter Bezugnahme auf Fig. 3 folgt nun eine Beschreibung eines Beispiels für die Hardwarekonfiguration eines Mikroprozessors, der es ermöglicht, die Zweioperandenanweisung mit dem oben beschriebenen Format auszuführen.
• Der Mikroprozessor dieses Ausführungsbeispiels weist einen Controller vom Typ für Mikroprogrammsteuerung auf. D.h., daß ein den Mikroprozessor bildender LSI-Chip 1 einen Mikro-ROM (Festwertspeicher) aufweist, in dem Mikroprogramme abgelegt sind. Auf einen Mikro-ROM 2 wird von einem Mikroadreßdekoder 5 zugegriffen und er gibt sequentiell Mikroanweisungen aus, die Mikroprogramme bilden.
• Ein Mikroadreßgenerator 4 erzeugt eine dem Mikroadreßdekoder 5 zuzuführende Adresse auf Grundlage des Operationscodes der Makroanweisung, wie sie in das Anweisungsregister 3 geholt wird. Der Mikroadreßdekoder 5 dekodiert dann die Adresse.
• Auf den Dekodierablauf hin wird die erste Anweisung einer Folge von Mikroanweisungen für die Makroanweisung aus dem Mikro-ROM 2 ausgelesen. Abhängig vom Mikroanweisungscode werden Steuersignale für eine Ausführungseinheit 6 gebildet, die verschiedene Zwischenregister REG&sub1; bis REGn, einen Datenpuffer DB und eine ALU aufweist.
• Unter den der Makroanweisung entsprechenden Mikroanweisungen werden z. B. die zweite und die dritte Mikroanweisung ausgeführt, wenn der Code des nächsten Adreßfeldes der vorab gelesenen Mikroanweisung dem Mikroadreßdekoder 5 zugeführt wird. D.h., daß aufgrund der nächsten Adresse in der vorigen Mikroanweisung und der vom Mikroadreßgenerator 4 zugeführten Adresse die nächste oder folgende Mikroanweisung ausgelesen wird. So wird eine Reihe von Mikroanweisungen ausgelesen, und die Ausführungseinheit 6 wird durch die wie oben beschrieben gebildeten Steuersignale gesteuert, wodurch eine Makroanweisung wie ADD ausgeführt wird.
• Es ist ein Speicherzugriffcontroller 7 mit einer Funktion zum Auslesen von Daten aus einem oder zum Einschreiben von Daten in einen externen Speicher, ein internes Register oder dergleichen in Einheiten von Bytes, Worten oder Langworten vorhanden, falls erforderlich.
• Das Anweisungsregister 3 wird durch einen Zuerst-ein-zuerstaus(FIFO)-Speicher gebildet, ist jedoch nicht hierauf beschränkt. Eine in einem externen Speicher gespeicherte Makroanweisung wird in Einheiten von Bytes ausgelesen, wenn der Speicherzugriffcontroller 7 auf einen Adreßbus 8 zugreift, und die Daten werden dem FIFO-Speicher 3 über einen Datenbus 9 zugeführt. Mehrere Operationscodes und Operanden werden so vorab in den FIFO-Speicher 3 geholt.
• Wenn eine in den FIFO-Speicher 3 geholte Makroanweisung eine Zweioperandenanweisung ist, wie sie in Fig. 1A dargestellt ist, wird abhängig vom Operationscode OP und dem Inhalt des Operationsgrößenfeldes Sz&sub1; in den ersten 8 Bytes eine entsprechende Mikroanweisung ausgelesen. Die Mikroanweisung bewirkt, daß das Flag FLG des Größenfeldes Sz&sub1; von Fig. 3 auf einen geeigneten Wert gesetzt wird. Abhängig vom Status des Flag FLG wird die ALU in der Ausführungseinheit 6 dazu angewiesen, eine Operation mit 8, 16 oder 32 Bits auszuführen. Anschließend wird, wenn der FIFO-Speicher 3 die Quelloperanden-Effektivadresse EAs und den Quelloperanden-Größencode Sz&sub2; an den Mikroadreßgenerator 4 liefert, eine entsprechende Mikroanweisung aus dem Mikro-ROM 2 ausgelesen und ein Teil derselben wird der Speicherzugriff-Steuerschaltung 7 zugeführt. Dies bewirkt, daß die Speicherzugriff-Steuerschaltung 7 einen Quelloperanden ab der Adresse ausliest, wie sie durch die Effektivadresse EAs in Einheiten von Byte, Wort oder Langwort, abhängig von der Operandengröße Sz&sub2; angezeigt wird. Der erhaltene Quelloperand wird in einen Datenpuffer DB eingelesen, und dann wird die Quellgröße des Operanden durch eine geeignete Schaltung in die spezifizierte Operationsgröße Sz&sub1; umgewandelt und der ALU zugeführt. Demgemäß muß keine Anweisung zum Einstellen der Größe getrennt vorgesehen werden. Im Fall einer Anweisung wie (EAs) + (EAd) → (EAd) wird ein die Effektivadresse EAd des Zieloperanden anzeigender Code dem Mikroadreßgenerator 4 nach dem Quelloperanden zugeführt, um eine entsprechende Mikroanweisung zu lesen. Abhängig von der durch das Flag FLG festgehaltenen Größeninformation liest der Speicherzugriffcontroller 7 seinerseits einen Operanden mit derselben Größe wie die Operationsgröße ab der Position aus, wie sie von der Effektivadresse EAd angezeigt wird, und er liefert den Operanden an die ALU. Wenn die Operation durch die ALU vollständig verarbeitet ist, wird der Operationsdatenwert an der Position des Zieloperanden abgespeichert, wodurch die Ausführung der Makroanweisung abgeschlossen wird.
• Unter Bezugnahme auf Fig. 4 wird nun eine Beschreibung eines anderen Beispiels einer Hardware gegeben, die es ermöglicht, eine Zweioperandenanweisung auszuführen, die mit dem erfindungsgemäßen Anweisungsformat aufgebaut ist. Da die Grundkonfiguration des Mikroprozessors dieses Ausführungsbeispiels im wesentlichen mit derjenigen des in Fig. 3 dargestellten Systems übereinstimmmt, sind dieselben Bezugszeichen denjenigen Schaltungen zugeordnet, die dieselben Funktionen ausüben, und demgemäß wird die Beschreibung für solche weggelassen.
• Im Mikroprozessor von Fig. 3 werden die Codes der Operandengrößefelder Sz&sub1; und Sz&sub2; dem Mikroadreßgenerator 4 zugeführt, um dazu verwendet zu werden, eine Mikroadresse des Mikro- ROM 2 zu erzeugen. Eine unter Verwendung der Mikroadresse ausgelesene Mikroanweisung wird verändert, und Information über die Operationsgröße Sz&sub1; wird dem FLAG FLG durch eine Mikroanweisung zugeführt.
• Dagegen ist der Mikroprozessor von Fig. 4 mit zwei Flags FLG&sub1; und FLG&sub2; versehen, um die Codes zu speichern, die direkt aus den Größenfeldern Sz&sub1; und Sz&sub2; der in den FIFO-Speicher 3 eingelesenen Makroanweisung geholt wurden. Die ALU und dergleichen in der Ausführungseinheit 6 werden demgemäß abhängig von der Information zu der durch das Flag FLG&sub1; festgehaltenen Operationsgröße Sz&sub1; gesteuert, um eine Operation in Einheiten von Byte, Wort oder Langwort auszuführen.
• Andererseits liest der Speicherzugriffcontroller 7 auf Grundlage der Information zu der im zweiten Flag FLG&sub2; abgelegten Quelloperandengröße einen Operanden aus einem externen Speicher, einem internen Register oder dergleichen in der Einheit Byte, Wort oder Langwort aus und speichert den Operanden in den Datenpuffer DB ein. Der in den Datenpuffer DB eingespeicherte Operand wird abhängig von der durch das erste Flag FLG&sub1; angezeigten Operationsgröße modifiziert, und der sich ergebende Datenwert wird der ALU und dergleichen zugeführt. Die folgenden Operationen sind dieselben wie diejenigen des Mikroprozessors von Fig. 3.
• Obwohl der Mikroprozessor mit der Konfiguration von Fig. 4 im Vergleich zu demjenigen von Fig. 3 ein zusätzliches 2- Bit-Flag benötigt, ist die Operandengrößeninformation direkt im Flag enthalten, was zum Vorteil führt, daß das Mikroprogramm vereinfacht wird. Nur die Operationsgröße Sz&sub1; oder Sz&sub2; kann direkt im Flag abgespeichert werden.
• Wie oben beschrieben, beinhaltet die Formatkonfiguration der Zweioperandenanweisung ein die Operationsgröße spezifizierendes Feld zusätzlich zu dem die Quelloperandengröße spezifizierenden Feld, wie im Ausführungsbeispiel gezeigt, was eine Änderung überflüssig macht, wie sie beim herkömmlichen Format für eine Zweioperandenanweisung erforderlich war, um die Bitlänge des Quelloperanden vorab so zu ändern, daß sie mit derjenigen des Zieloperanden übereinstimmt. D.h., daß ein Operand mit einer Länge von 8 oder 6 Bits in einem Speicher oder dergleichen in seiner ursprünglichen Form zum späteren Auslesen abgespeichert werden kann. Zum Auslesen des Operanden wird in der Ausführungseinheit die Bitlänge automatisch auf die gewünschte Bitlänge geändert, und der sich ergebende Datenwert wird für die Operation verwendet.
• Infolgedessen wird eine Makroinformation zum Modifizieren der Operandenlänge überflüssig, und demgemäß wird die Programmausführungsgeschwindigkeit erhöht. Zusätzlich zur Tatsache, daß eine solche Makroanweisung nicht erforderlich ist, kann ein Operand mit kurzer Länge im Speicher in seiner ursprünglichen Form abgelegt werden; demgemäß wird das Speichernutzungsverhältnis verbessert.
• Obwohl das Ausführungsbeispiel in Zusammenhang mit einem Fall beschrieben wurde, bei dem eine Zweioperandenanweisung wie (EAs) (EAd) → (EAd) ausgeführt wird, ist es auch möglich, eine Anweisung auszuführen, die zwei Quelloperanden und einen Zieloperanden aufweist, wie (EAs&sub1;) (EAs&sub2;) → (EAd).
• Obwohl die Erfindung von den Erfindern unter Bezugnahme auf die Ausführungsbeispiele konkret beschrieben wurde, ist sie nicht auf die Ausführungsbeispiele beschränkt. Es ist zu beachten, daß der Fachmann die Ausführungsbeispiele verändern oder modifizieren kann, ohne vom Schutzbereich der beanspruchten Erfindung abzuweichen. Z.B. beinhaltet bei den Ausführungsbeispielen die Zweioperandenanweisung ein Quelloperandengrößenfeld und ein Operationsgrößenfeld, jedoch kann bei einem System, bei dem die Zieloperandengröße immer mit der Operationsgröße übereinstimmt, ein Zieloperandengrößenfeld statt des Operationsgrößenfeldes zugeordnet werden.
• Die Erfindung wurde in Zusammenhang mit einer Anwendung beschrieben, bei der die Erfindung der Erfinder auf das den Hintergrund der Erfindung bildende Nutzungsgebiet angewendet ist, d. h. auf einen Mikroprozessor, jedoch ist die Erfindung nicht auf diesen Fall beschränkt, sondern kann allgemein auf Datenverarbeitungssysteme vom Programmsteuerungstyp angewendet werden, wie einen Computer und einen Minicomputer.

Claims (6)

1. Datenverarbeitungssystem, umfassend eine Ausführeinheit (6) zur Durchführung einer Operation entsprechend einem Befehl, wobei der Befehl enthält:

(a) eine Operationscode-Bestimmungsinformation (OP), die eine von der Ausführeinheit (6) durchzuführende Operation an mindestens zwei Operanden spezifiziert,

(b) eine erste Adressen-Bestimmungsinformation (EAd), die eine Adresse eines ersten Operanden spezifiziert,

(c) eine zweite Adressen-Bestimmungsinformation (EAs), die eine Adresse eines zweiten Operanden spezifiziert,

(d) eine erste Bitlängen-Bestimmungsinformation (Sz1), und

(e) eine zweite Bitlängen-Bestimmungsinformation (Sz2), die die Bitlänge des zweiten Operanden spezifiziert, und

eine Speicherzugriffs-Steuerschaltung (7) zum Lesen der Operanden aus einem Speicher, dadurch gekennzeichnet, daß die erste Bitlängen-Bestimmungsinformation (Sz1) die Bitlänge von Daten spezifiziert, die von der Ausführeinheit (6) zu bearbeiten sind, und

daß die Ausführeinheit (6) eine Einrichtung aufweist, die entsprechend der ersten Bitlängen-Bestimmungsinformation (Sz1) die Bitlänge des von der Speicherzugriffs-Steuerschaltung (7) vorher ausgelesenen zweiten Operanden ändert, bevor sie eine Operation an dem ersten und dem zweiten Operanden ausführt.

2. System nach Anspruch 1, wobei die Speicherzugriffs-Steuerschaltung (7) von der zweiten Bitlängen-Bestimmungsinformation (Sz2) so gesteuert wird, daß sie einen Operanden spezifizierter Bitlänge als zweiten Operanden aus dem Speicher liest.

3. System nach Anspruch 1 oder 2, ferner umfassend ein Befehlsregister (3) zur Speicherung eines Makrobefehls, der die Informationen (a) bis (e) enthält, und ein Mikro-ROM (2), das der Ausführeinheit (6) einen Mikrobefehl entsprechend einem von dem Befehlsregister (7) ausgegebenen Makrobefehl zuführt.

4. Verfahren zur Steuerung eines Mikroprozessors mittels eines Befehls, der einen Operationscode (OP), eine erste und eine zweite Operandenadressen-Information (EAd, EAs) sowie eine erste und eine zweite Größeninformation (Sz1, Sz2) enthält, mit folgenden Schritten:

Lesen eines ersten Operanden aus einem Speicher entsprechend der ersten Operandenadressen-Information (EAd),

Lesen eines zweiten Operanden aus dem Speicher entsprechend der zweiten Operandenadressen-Information (EAs), und

Durchführen einer Operation an dem ersten und dem zweiten Operanden, dadurch gekennzeichnet, daß vor Durchführung der Operation die Bitlänge des zweiten Operanden entsprechend der ersten Größeninformation (Sz1) geändert wird.

5. Verfahren nach Anspruch 4, wobei der zweite Operand mit einer von der zweiten Größeninformation (Sz2) spezifizierten Länge aus dem Speicher gelesen wird.

6. Verfahren nach Anspruch 4 oder 6, wobei das Ergebnis der Operation entsprechend der ersten Operandenadressen-Information (EAd) in den Speicher geschrieben wird.