DE69503010T2

DE69503010T2 - Mikroprozessor zur Ausführung von Befehlen,von denen ein Teil des Operandfelds als Operationscode zu gebrauchen ist

Info

Publication number: DE69503010T2
Application number: DE69503010T
Authority: DE
Inventors: Takashi C/O Nec Corporation Tokyo Nakayama
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 1994-09-20
Filing date: 1995-09-15
Publication date: 1999-02-18
Anticipated expiration: 2015-09-16
Also published as: DE69503010D1; KR100229056B1; JPH0895780A; EP0703529A1; JP2682469B2; KR960011683A; EP0703529B1; US5922067A

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft einen Mikroprozessor, und insbesondere einen verbesserten Mikroprozessor, welcher für das Ausführen eines Befehls auf einen Speicher zugreift.
Aus der EP-A2-0 535 820 ist ein Mikroprozessor bekannt, welcher Einzelzugriff auf Einzelbits von Registern aufweisen soll. Basierend auf dem Datenbestand werden besondere Bitstellen festgelegt und eindeutige Adressen definiert. Bei diesem Mikroprozessor darf die Bitzahl, welche zum Operationsfeld hinzugefügt wird, nicht erhöht werden, wobei das Operationsfeld zur Verarbeitung von Operationscodes entsprechend der Befehle des Mikroprozessors verwendet wird.
Im allgemeinen weist jeder Befehl ein Operationsfeld und einen Operationscode auf. Das Operationsfeld erfordert zur Ausführung einer notwendigen Operation einen Operationscode, während das Operandenfeld für den Zugriff auf ein Register, einen Speicher, ein Peripheriegerät usw. bestimmte Informationen erfordert.
Entsprechend den hohen Anforderungen an einen Mikroprozessor sind eine große Anzahl von Befehlen, das heißt eine große Anzahl von Operationscodes erforderlich und müssen vorbereitet werden. Zu diesem Zweck ist es nötig, die Bitzahl, welche dem Operationsfeld zugeteilt wird, zu erhöhen. Bei einem Befehl jedoch, auf einen Speicher zuzugreifen, ist es notwendig, die Bitzahl, welche dem Operandenfeld zugeteilt wird, zu vergrößern, da das Operandenfeld einen Teil des Registerfeldes für das Anzeigen von Information bezüglich eines Basisregisters, das eine Basisadresse speichert, und weiter einen Teil des Versatzdatenfeldes für das Anzeigen von Information bezüglich eines Versatzswerts von der Basisadresse benötigt.
Als Befehle für den Zugriff auf einen Speicher existieren ein Ladebefehl und ein Speicherbefehl. Der Ladebefehl ist so beschaffen, daß ein im Speicher gespeicherter Datenbestand zu einem Register übertragen wird, welches in einem Mikroprocessor eingebaut ist, und der Speicherbefehl ist so beschaffen, daß der im Register gespeicherte Datenbestand zu dem Speicher weitergeleitet wird. Zudem muß die Datenübertragung zwischen Speicher und Register in Form von Byte-Einheiten zusätzlich zu Worteinheiten, Halbwort-Einheiten usw. durchgeführt werden. Aus diesem Grund muß eine Vielzahl von Ladebefehlen und Speicherbefehlen entsprechend der Anzahl der zu übertragenden Bytes vorbereitet werden, wie in dem "MIPS 84000 Handbuch für Benutzer von Mikroprozessoren", 1991, pp. A-1 bis A-9 usw. offenbart wurde.
Insbesondere gibt es folgende Befehle, welche in dem oben erwähnten Handbuch erwähnt wurden: Fig. 1 zeigt einen Ein-Byte- Lade-(Speicher-)Befehl 410, einen Zwei-Byte Lade-(Speicher-) Befehl 420, einen Vier-Byte-Lade-(Speicher-)Befehl 430, und einen Acht-Byte-Lade-(Speicher-)Befehl 440. Jeder dieser Befehle 410, 420, 430 und 440 weist ein aus 6 Bit bestehendes (Bit Nr. 31 bis 26) Operationsfeld 11 und ein aus 26 Bit bestehendes Operandenfeld 10 auf. Das Operandenfeld 10 weist einen Teil eines ersten Feldes 12 auf, welcher aus 5 Bit besteht (Bit Nr. 25 bis 21) und ein erstes Register anzeigt, und weiter einen Teil eines zweiten Feldes 13, welcher aus 5 Bit besteht (Bit Nr. 20 bis 16) und ein zweites Register anzeigt, und einen Teil eines dritten Feldes 14, welcher aus 16 Bit (Nr. 15 bis 0) besteht und einen unmittelbaren Datenbestand oder einen Versatzdatenbestand anzeigt. Der Teil des zweiten Feldes 12 (rt) bestimmt ein Ursprungs- oder Zielregister, und eine Speicheradresse wird durch Addition des Inhalts eines bestimmten Registers, eines Teils des ersten Feldes 12 (Basis) und des Versatzwerts des Teils des dritten Feldes 14 geschaffen.
Die Befehle 410, 420, 430 und 440 weisen wie nachfolgend dargestellt individuelle Operationscodes (Op-code) gemäß der zu übertragenden Anzahl von Bytes auf:
Befehl Operationscode
Ein-Byte-Laden 100000
Zwei-Byte-Laden 100001
Vier-Byte-Laden 100011
Acht-Byte-Laden 110111
Ein-Byte-Speichern 101000
Zwei-Byte-Speichern 101001
Vier-Byte-Speichern 101011
Acht-Byte-Speichern 111111
Bei einer Datenübertragung, welche mit Hilfe des Lade- oder Speicherbefehls durchgeführt wird, müssen die beiden niederwertigsten Bit der Speicheradresse auf "0" gesetzt werden, um Vier-Byte Daten gleichzeitig zu übertragen, da die Speicheradresse eine Byteadresse darstellt, wenn zum Beispiel der Vier-Byte Lade- oder Speiche-Befehl ausgeführt wird. Aus die sem Grund müssen die beiden niederwertigsten Bit des Teils des Versatzfeldes 14 mit "0" beschrieben werden. Wenn zumindest eines dieser beiden Bits mit "1" beschrieben wird, tritt eine Trap-Ablaufunterbrechung ein, welche die Überprüfung einer Fehleinstellung der Speicheradresse ermöglicht.

Zusammenfassung der Erfindung

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen verbesserten Mikroprozessor zu schaffen.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Mikroprozessor zu schaffen, bei welchem die Anzahl der auszuführenden Befehle erhöht werden kann, ohne daß die Anzahl der Bits, welche dem Operationsfeld zugeteilt werden, erhöht wird.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Mikroprozessor zu schaffen, in welchem eine Trap-Ablaufunterbrechung aufgrund einer Fehleinstellung einer Adresse verhindert wird.
Daher liegt der Erfindung die Aufgabe zugrunde, einen verbesserten Mikroprozessor gemäß dem Oberbegriff von Anspruch zu Schaffen.
Vorzugsweise wird der Teil des Inhalts des Operandenfeldes des zweiten Befehls auf "0" ungeachtet dessen tatsächlichen Datenbestands gesetzt. Dementsprechend tritt keine Fehleinstellung der Adresse im Falle eines Lade- oder Speicher-Befehls auf.

Kurze Beschreibung der Zeichnungen

Weitere Einzelheiten, Vorteile und Merkmale ergeben sich aus der nachfolgenden Beschreibung mehrerer Ausführungsformen der Erfindung anhand von Zeichnungen.
Es zeigen:
Fig. 1 ein Befehlsformatdiagramm, welches Lade- und Speicherbefehle gemäß dem Stand der Technik zeigt;
Fig. 2 ein Blockdiagramm, welches einen Mikrocomputer gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 3 ein Befehlsformatdiagramm, welches Lade- und Speicherbefehle zeigt, welche vom Mikroprozessor gemäß Fig. 2 ausgeführt werden;
Fig. 4 ein Schaltkreisdiagramm, welches ein Maskenschaltkreis gemäß Fig. 2 darstellt; und
Fig. 5 ein Befehlsformatdiagramm, welches Lade- und Speicherbefehle gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellt.

Genaue Beschreibung der bevorzugten Ausführungsformen

Es wird nun auf Fig. 2 Bezug genommen, in welcher ein Mikroprozessor 500 gemäß einer Ausführungsform der vorliegenden Erfindung ein Befehlregister 501 aufweist, in welchem ein auszuführender Befehl von einem Speicher (nicht dargestellt) vorübergehend gespeichert wird. Dieser Mikroprozessor 500 ist so konstruiert, daß er mehrere Befehle ähnlich dem Mikroprozessor gemäß dem Stand der Technik unterstützen und ausführen kann; die Befehle als Lade- und Speicherbefehle, welche mit Hilfe des Mikroprozessors 500 ausgeführt werden, unterscheiden sich in ihrem Codeformat von den Befehlen gemäß dem Stand der Technik.
Wie aus dem Vergleich zwischen Fig. 1 und Fig. 3 ersichtlich wird, sind insbesondere die Operationscodes bei einem Zwei- Byte-Lade-(Speicher-)Befehl 120, einem Vier-Byte-Lade-(Speicher-)Befehl 130 und einem Acht-Byte-Lade-(Speicher-)Befehl 140 untereinander identisch und werden als "Op-Code II" bezeichnet. Dieser Operationscode Op-Code II unterscheidet sich andererseits vom Operationscode I eines Ein-Byte-Lade-(Speicher-)Befehls 110. Die Codes sehen im Einzelnen folgendermaßen aus:
Da die Zwei-Byte-, Vier-Byte- und Acht-Byte-Lade-(Speicher-) Befehle 120, 130 und 140 die Operationscodes gemeinsam haben, unterscheidet sich ein Teil eines Versatzfeldes 14 des Operandenfelds 10 von den anderen Teilen. Insbesondere im Zwei-Byte- Lade-(Speicher-)Befehl 120 wird das darin enthaltene niederwertigste Bit (LSB) B0 bestimmt und nimmt, wie in Fig. 3 dargestellt, den Wert "0" an. Ähnlich nehmen die niederwertigsten Bit B1 und B0 des Vier-Byte-Lade-(Speicher-)Befehls die Werte "0" bzw. "1" an, und die niederwertigsten drei Bit B2, B1 und B0 des Acht-Byte-Lade-(Speicher-)Befehls nehmen die Werte "0" "1" bzw. "1" an.
Wie es aus Fig. 2 ersichtlich ist, wird von dem im Befehlsregister 501 gespeicherten Befehl das Operationsfeld 11 (Bit Nr. 31 bis 26) an eine Decodiervorrichtung 502 geleitet und ein Teil des Feldes 12 (Bit Nr. 25 bis 21), ein Teil eines zweiten Feldes 13 (Bit Nr. 20 bis 16) und ein Teil eines Versatzfeldes 14 (Bit Nr. 15 bis 3) ausschließlich der drei niederwertigsten Bit B2, B1 und B0 werden an eine Adressen- Berechnungseinheit 506 übertragen. Die drei unbedeutendsten Bits B2, B1 und B0 werden an eine Maskenschaltung 504, einen Wählermechanismus 505 und weiter an eine Decodiervorrichtung 502 geleitet.
Die Decodiervorrichtung 502 spricht auf einen Operationscode an, erzeugt ein Steuersignal 5021, welches einen hohen Pegel annimmt, wenn der im Register 501 gespeicherte Befehl einer der Zwei-Byte-, Vier-Byte- und Acht-Byte-Lade- und Speicher- Befehle ist, und eine niedrige Stufe, wenn sich der Befehl von den obigen Befehlen unterscheidet und decodiert wird. Wenn einer der Zwei-Byte-, Vier-Byte- und Acht-Byte-Lade- und Speicher-Befehle decodiert wird, zieht die Decodiervorrichtung weiter die niederwertigsten drei Bit B2 bis B0 des Befehls heran, um zu unterscheiden, welcher dieser Befehle gegenwärtig decodiert wird. In anderen Fällen zieht die Decodiervorrichtung 502 nur das Operationsfeld heran. Deshalb erzeugt die Decodiervorrichtung 502 decodierte Information bezüglich des Operationscodes 5022, welche andererseits an die Ausführungseinheit (EXU) 503 weitergegeben wird, um den Befehl zu einer erforderlichen Datenverarbeitungsoperation zu geben.
Der Wählmechanismus 505 spricht auf dem niedrigen Pegel des Steuersignals 5021 an und ermöglicht es den Bit B2 bis B0 des Teils des Versatzfeldes 14 durch diesen hindurch zur Einheit 506 weitergeleitet zu werden. Wenn das Steuersignal 5021 andererseits einen hohen Pegel annimmt, dann wählt der Wählmechanismus 505 das Ausgangssignal des Maskenschaltkreises 504 und transferiert dieses zur Einheit 506.
In Fig. 4 ist eine Maskenschaltung 504 dargestellt, welche ein NICHT-Glied 5041 und ein NOR-Glied 5042 aufweist, welche wie dargestellt miteinander verbunden sind. Dementsprechend spricht der Maskenschaltkreis 504 auf den Datenbestand der Bit B2, B1 und B0 an und erzeugt einen Maskendatenbestand, welcher Datenbestand M2, M1 und M0, wie nachfolgend dargestellt, aufweist.
Wenn also der Zwei-Byte-Lade- oder Speicher-Befehl decodiert wird, dann erhält die Adressen-Berechnungseinheit 504 immer die Versatzwertdaten, deren niederwertigsten Bit "0" ergibt. Ähnlich empfängt die Einheit 506 immer den Versatzwert, dessen niederwertigsten zwei Bits im Hinblick auf den Vier-Byte Lade- oder Speicher-Befehl beide "0" ergeben, und empfängt die Versatzwertdaten, deren niederwertigsten drei Bit hinsichtlich des Acht-Byte-Lade- oder Speicher-Befehls alle "0" ergeben. Folglich erfordert der Mikroprozessor 500 keine derartige Einheit, welche eine Trap-Ablaufunterbrechung im Falle einer Fehleinstellung der Adresse erfaßt und in Gang setzt.
Zudem erfordert der Mikroprozessor 500 keine individuellen Operationscodes für die Zwei-Byte-, Vier-Byte- und Acht-Byte- Lade- oder Speicher-Befehle. Auf diese Weise werden mehr Befehle als beim Stand der Technik mit Hilfe des Mikroprozessors 501 unterstützt oder ausgeführt.
In Fig. 5 sind Formate von sechs Befehlen 201 bis 206 gemäß einer anderen Ausführungsform der vorliegenden Erfindung dargestellt. Jeder der Befehle 201 bis 206 hat die Länge 16 und weist ein Registerfeld 130 (Bit Nr. 15 bis 11), welches ein Ursprungs- oder Zielregister anzeigt, ein Operationsfeld 110 (Bit Nr. 10 bis 7), welches einen Operationscode anzeigt, und ein Versatzfeld 140 (Bit Nr. 6 bis 0), welches Versatzdaten von einer Basisadresse für eine Speicheradresse anzeigt, auf. Der Inhalt des Ursprungs- oder Zielregisters wird als Basisadresse verwendet.
Wie aus Fig. 5 ersichtlich ist, ist der Operationscode des Vier-Byte-Lade-Befehls 205 mit dem des Vier-Byte-Speicher- Befehls 206 identisch, und deshalb ist das Ergebnis des niederwertigsten Bit (LSB) B0 des Befehls 205 auf "0" festgelegt, wohingegen das Ergebnis des LSB B0 des Befehls 206 auf "1" festgelegt ist.
In den Befehlsformaten gemäß der Fig. 3 oder 5 können die Positionen der jeweiligen Felder verändert werden. Weiter ist es möglich, die Operationscodes der Befehle zu modifizieren.

Claims

1. Ein Mikroprozessor (500), der eine Speichervorrichtung (501) zur Zwischenspeicherung eines auszuführenden Befehls, wobei der Befehl ein Operationsfeld und ein Operandenfeld aufweist, und eine Ausführungseinheit aufweist, dadurch gekennzeichnet, daß eine Decodiervorrichtung, die mit der Speichervorrichtung (501) verbunden ist, um das Operationsfeld und einen Teil des Operandenfelds des Befehls aufzunehmen, vorgesehen ist, daß die Decodiervorrichtung (502) ansprechend auf das Operationsfeld entweder in einem ersten Modus zur Erzeugung von decodierten Informationen ansprechend auf das Operationsfeld oder in einem zweiten Modus zur Erzeugung von decodierten Informationen ansprechend auf das Operationsfeld und den Teil des Operandenfelds, auf das Bezug genommen wird, um zwischen Befehlen weiter zu unterscheiden, arbeitet, und daß eine Ausführungseinheit (503) vorgesehen ist, die angeschlossen ist, um die decodierten Informationen von der Decodiervorrichtung (502) aufzunehmen und den Befehl ansprechend darauf auszuführen.

2. Mikroprozessor nach Anspruch 1, dadurch gekennzeichnet, daß dieser weiterhin eine Steuerschaltung (504, 505), die den Teil des Operandenfelds aufnimmt und im ersten Modus arbeitet, um den Teil des Operandenfelds auszugeben, und im zweiten Modus arbeitet, um vorher festgelegten Daten auszugeben, und eine Adressen-Berechnungseinheit (506) aufweist, die auf einen restlichen Teil des Operandenfelds und auf Ausgabedaten der Steuerschaltung (504, 505) anspricht und eine Zugriffsadresse erzeugt.