[go: up one dir, main page]

DE3687383T2 - Programmierbare logische anordnung mit zusaetzlicher gatteranordnung und zusaetzlicher flexibilitaet der ausgangsumsteuerung. - Google Patents

Programmierbare logische anordnung mit zusaetzlicher gatteranordnung und zusaetzlicher flexibilitaet der ausgangsumsteuerung.

Info

Publication number
DE3687383T2
DE3687383T2 DE8686401085T DE3687383T DE3687383T2 DE 3687383 T2 DE3687383 T2 DE 3687383T2 DE 8686401085 T DE8686401085 T DE 8686401085T DE 3687383 T DE3687383 T DE 3687383T DE 3687383 T2 DE3687383 T2 DE 3687383T2
Authority
DE
Germany
Prior art keywords
input
gates
output
electrically connected
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE8686401085T
Other languages
English (en)
Other versions
DE3687383D1 (de
Inventor
John Birkner
Albert Chan
Andrew K L Chan
Hua Thye Chua
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of DE3687383D1 publication Critical patent/DE3687383D1/de
Application granted granted Critical
Publication of DE3687383T2 publication Critical patent/DE3687383T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Logic Circuits (AREA)

Description

  • Die Erfindung betrifft integrierte Schaltkreise mit programmierbarer logischer Anordnung (PLA).
  • Schaltkreise mit programmierbarer logischer Anordnung, wie die in "PAL Programmable Array Logic Handbook" von Monolithic Memories, Inc., 1963 beschriebenen Schaltkreise sind aus dem Stand der Technik gut bekannt. (PAL ist ein eingetragenes Warenzeichen der Anmelderin Monolithic Memories, Inc.) Fig. 1 zeigt einen einfachen PAL-Schaltkreis 10. Der Schaltkreis 10 weist vier Eingangs-Klemmen I&sub0; bis I&sub3; auf, von denen jede jeweils mit einem Eingangsanschluß eines Puffers B0 bis B3 verbunden ist. Jeder Puffer hat einen invertierenden Ausgangsanschluß und einen nicht invertierenden Ausgangsanschluß. Beispielsweise hat Puffer B0 einen Ausgangsanschluß 12a, der ein Signal ISO liefert, das zum an der Klemme I&sub0; anliegenden Signal invers ist. Ähnlich hat der Puffer B0 einen Ausgangsanschluß 12b, der ein Signal ISO liefert, das gleich dem an der Klemme B0 anliegenden Signal ist. Jedes der Ausgangssignale der Puffer B0 bis B3 wird als ein Eingangssignal an ein UND-Gatter 14a übergeben. Das UND- Gatter 14a ist ein UND-Gatter mit 8 Eingängen, wobei jeder Ausgangsanschluß der Puffer B0 bis B3 einzeln mit einem einzigen Eingangsanschluß des UND-Gatters 14a verbunden ist. Fig. 2a zeigt die acht Eingangsanschlüsse des UND-Gatters 14a. In Fig. 2b ist das UND-Gatter 14a in der üblicheren Darstellungsart gezeigt. Zusätzlich sind 15 weitere UND-Gatter 14b bis 14p auf dieselbe Weise wie das UND-Gatter 14a ebenfalls mit den Ausgangsanschlüssen der Puffer B0 bis B3 verbunden. Jedes UND-Gatter 14a bis 14p ist also mit allen acht Ausgangsanschlüssen der Puffer B0 bis B3 verbunden. Der Käufer eines PLA-Schaltkreises hat jedoch die Möglichkeit, die Verbindung zwischen einem gegebenen Puffer-Ausgangsanschluß und einem gegebenen UND-Gatter 14a bis 14p zu trennen. Bei einigen bekannten Schaltkreisen wird dies durch Öffnen einer (Schmelz-)- Sicherung erreicht, ähnlich den bei programmierbaren nur Lese-Speichern (ROM) eingesetzten Sicherungen. Bei anderen bekannten Schaltkreisen wird dies während des Herstellungsvorgangs des Schaltkreises durchgeführt. Unabhängig davon, wie solche Verbindungen getrennt werden, kann der Benutzer bewirken, daß jedes UND-Gatter 14a bis 14p ein einzigartiges Ausgangssignal abhängig von einem bestimmten Satz von Eingangssignalen liefert. Die Ausgangssignale von den UND-Gattern 14a bis 14p werden manchmal als "Produktterme" bezeichnet. (Der hier verwendete Ausdruck "Produktterm" bezeichnet das logische Produkt, das sich aus einer logischen UND-Operation mit mehreren Eingangssignalen ergibt, beispielsweise SIGNAL&sub1;·SIGNAL&sub2;, während der Ausdruck "Summenterm" die logische Summe bezeichnet, die sich aus einer logischen ODER-Operation mit mehreren Eingangssignalen ergibt, z. B. SIGNAL&sub1; + SIGNAL&sub2;.)
  • Ebenfalls in Fig. 1 dargestellt ist ein erstes ODER-Gatter 16a, das vier mit den Ausgangsanschlüssen der UND-Gatter 14m, 14n, 14o und 14p verbundene Eingangsanschlüsse aufweist. Das ODER-Gatter 16a bildet daraus ein Ausgangssignal an einem seiner Ausgangsanschlüsse O&sub0;. Ähnlich empfängt ein ODER-Gatter 16b Ausgangssignale von den UND- Gattern 14i, 14j, 14k und 14l und bildet daraus ein Ausgangssignal an einem seiner Anschlüsse O&sub1;. Auf diese Weise schafft der programmierbare Schaltkreis 10 gewünschte, programmierbare Bool'sche Funktionen, die bei verschiedenen Anwendungen eingesetzt werden können. Ein programmierbare Logikschaltung, die "gewünschte programmierbare Bool'sche Funktionen" liefert, ist im Zusammenhang dieser Beschreibung eine solche, die von demjenigen, der ein System auslegt, programmiert werden kann, um eine beliebige Anzahl von in einer gegebenen Systemauslegung benötigten Bool'schen Funktionen zu schaffen. Dieser Semikunden-Schaltkreis schafft einen kostengünstigen Ersatz für eine große Anzahl von logischen Schaltkreisen, die sonst benötigt würden. Wie aus dem Stand der Technik bekannt ist, weisen unterschiedliche Gattungsarten von PLA-Schaltkreisen verschieden viele Eingangsklemmen oder Eingänge und verschieden viele Ausgangsklemmen oder Ausgänge auf.
  • Ein weiterer PLA-Schaltkreistyp ist die in Fig. 3 gezeigte PLA 19. Die ODER-Gatter 20a bis 20d der Anordnung der PLA 19 sind elektrisch programmierbar mit den Ausgangsanschlüssen der UND-Gatter 14a bis 14p verbunden (d. h., die elektrische Verbindung zwischen einem ODER-Gatter und einem UND-Gatter kann getrennt werden). Dies steht im Gegensatz zum PLA-Schaltkreis 10 von Fig. 1, bei dem die Quellen der Eingangssignale für die ODER-Gatter 16a bis 16d fest und nicht programmierbar sind.
  • Ferner ist in der US-A 4,422,072 eine PLA angegeben, die mehrere Leitungen zum Übertragen von Eingangssignalen, mehrere UND-Gatter und mehrere ODER-Gatter aufweist, wobei jedes UND-Gatter mehrere programmierbar elektrisch mit den Eingangsleitungen verbundene Eingangsanschlüsse hat und jeder Eingangsanschluß der ODER-Gatter programmierbar elektrisch mit den Ausgangsanschlüssen eines UND- Gatters von diesen mehreren UND-Gattern verbunden ist.
  • PLA mit ODER-Gattern mit programmierbaren Eingängen weisen jedoch verschiedene Nachteile auf, beispielsweise benötigen sie einen großen Oberflächenbereich, weil zusätzliche Schaltungsteile zum Programmieren der ODER-Gatter-Eingänge notwendig sind. Darüber hinaus erzeugt das Vorhandensein einer großen Anzahl von Eingangsanschlüssen für ein ODER- Gatter eine große Kapazität, die das ODER-Gatter langsamer macht.
  • Die Erfindung sieht daher eine programmierbare logische Anordnung vor, mit einer ersten Mehrzahl von n Leitungen zum Übertragen von Eingangssignalen, einer ersten elektrisch oder programmierbar elektrisch mit der ersten Mehrzahl von Leitungen verbundenen Vorrichtung zum Liefern einer Mehrzahl von Zwischensignalen, die dem logischen Produkt einiger der Eingangssignale entsprechen, einer zweiten Mehrzahl von Leitungen, einer zweiten, elektrisch oder programmierbar elektrisch mit der ersten Vorrichtung und der zweiten Mehrzahl von Leitung verbundenen Vorrichtung zum Erzeugen einer Mehrzahl von Ausgangssignalen, die der logischen Summe einiger der Zwischensignale entsprechen, wobei die Ausgangssignale jeweils auf einer zugeordneten Leitung aus der zweiten Mehrzahl von Leitungen übertragen werden, und wobei die erste Vorrichtung gekennzeichnet ist durch
  • - eine erste Mehrzahl von UND-Gattern, von denen jedes UND-Gatter aus dieser ersten Mehrzahl von UND-Gattern m Eingangsanschlüsse hat, wobei m eine ganze Zahl ist und m < n gilt und jeder Eingangsanschluß programmierbar elektrisch mit den n Leitungen verbunden ist, und
  • - eine zweite Mehrzahl von UND-Gattern, von denen jedes UND-Gatter aus dieser zweiten Mehrzahl von UND-Gattern mehrere Eingangsanschlüsse aufweist, die programmierbar elektrisch mit einem Ausgangsanschluß eines UND-Gatters aus der ersten Mehrzahl von UND-Gattern verbunden sind, wobei jeder Ausgangsanschluß der zweiten Mehrzahl von UND-Gattern programmierbar elektrisch zum Liefern eines der Zwischensignale angeschlossen ist.
  • Gemäß einer Ausgestaltung der Erfindung weisen die UND- Gattern aus der ersten Anordnung mehrere Eingangsanschlüsse auf, z. B. vier, die programmierbar mit einem von mehreren Ausgangsanschlüssen eines Eingangssignal- Puffers verbunden sein können. Da die UND-Gatter nur vier Eingangsanschlüsse haben, benötigen sie weniger Raum als die UND-Gatter mit einer größeren Anzahl von Eingangsanschlüssen. Ferner sind bei einer CMOS-Umsetzung der Erfindung UND-Gatter mit einer geringeren Anzahl von Eingangsanschlüssen schneller als UND-Gatter mit einer größeren Anzahl von Eingangsanschlüssen.
  • Durch Vorsehen der zweiten UND-Gatter-Anordnung ist es möglich, einen Produktterm aus mehr als vier Eingangssignalen zu erzeugen und gleichzeitig den Vorteil der kleinen UND-Gattern zu bewahren. Wenn zwei Produktterme aus mehreren gemeinsamen Termen gebildet werden sollen, kann weiterhin ein einzelnes UND-Gatter der ersten Anordnung programmierbar mit zwei UND-Gattern der zweiten Anordnung verbunden werden, wodurch die erste Anordnung von UND-Gattern ökonomischer genutzt wird.
  • Die PLA nach der Erfindung weist eine erste Anordnung von ODER-Gatter und eine zweite Anordnung von ODER-Gattern auf. Die ODER-Gatter der ersten Anordnung von ODER-Gattern weisen einen Satz von Eingangsanschlüssen auf (bei einem Ausführungsbeispiel 3 Eingangsanschlüsse), wobei jeder Eingangsanschluß programmierbar mit einem Ausgangsanschluß der zweiten Anordnung von UND-Gattern verbunden ist. Die Ausgangsanschlüsse der ersten Anordnung von ODER-Gattern sind programmierbar elektrisch mit den Eingangsanschlüssen mehrere ODER-Gatter aus der zweiten Anordnung von ODER- Gattern verbunden. Die ODER-Gatter aus der zweiten Anordnung von ODER-Gattern weisen einen Satz von Eingangsanschlüssen auf (bei einem Ausführungsbeispiel 4 Eingangsanschlüsse). Dies schafft den Vorteil, daß ein Ausgangssignal erzeugt werden kann, das gleich der logischen Summe aus 12 verschiedenen Signalen ist, ohne daß ODER- Gatter mit 12 Eingangsanschlüssen vorgesehen sein müßten. Wenn es erwünscht ist, zwei Summenterme mit mehreren gemeinsamen Ausdrücken zu bilden, kann ferner ein einzelnes ODER-Gatter aus der ersten Anordnung programmierbar mit zwei ODER-Gattern aus der zweiten Anordnung verbunden werden, wodurch die erste Anordnung von ODER-Gattern ökonomischer genutzt wird.
  • Gemäß eines weiteren Merkmals der Erfindung ist ein Bus mit einer Vielzahl von Leitungen vorgesehen, wobei jede Leitung programmierbar elektrisch mit den Ausgangsanschlüssen der zweiten Anordnung der ODER-Gatter verbunden ist und jede Leitung programmierbar elektrisch mit jedem Ausgangspin des PLA-Schaltkreises verbunden ist. Dies läßt eine größere Flexibilität beim Legen der Ausgangssignale auf einen beliebigen Ausgangspin zu und führt dadurch zu einer ökonomischeren Verwendung der in der PLA enthaltenen Gatter. Diese und weitere Vorteile der Erfindung werden im folgenden mit Bezug auf die Zeichnung näher erläutert. Es zeigen:
  • Fig. 1 eine Prinzipskizze einer PLA nach dem Stand der Technik,
  • Fig. 2a eine Prinzipskizze eines UND-Gatters in der Darstellungsform von Fig. 1,
  • Fig. 2b eine Prinzipskizze des in Fig. 2a gezeigten UND-Gatters in einer üblicheren Darstellungsart,
  • Fig. 3 eine Prinzipskizze einer weiteren PLA nach dem Stand der Technik,
  • Fig. 4 eine Prinzipskizze einer PLA nach der Erfindung,
  • Fig. 5a und 5b Prinzipskizzen, die den Einsatz verschiedener Gatter innerhalb des PLA- Schaltkreises von Fig. 4 zum Erzeugen verschiedener Signale illustrieren.
  • Der in Fig. 4 gezeigte PLA-Schaltkreis 100 nach der Erfindung weist verschiedene neue Merkmale auf, die die Auslegbarkeit, oder das Design, erleichtern (ein größeres System läßt sich mit dem PLA-Schaltkreis 100 leichter auslegen und die Verbindungen zwischen den logischen Gattern innerhalb des PLA-Schaltkreises 100 zum Schaffen einer gewünschten logischen Funktion sind leichter zu bestimmen), die Flexibilität verbessern und eine ökonomischere Verwendung der in der PLA 100 vorgesehenen Gatter erlauben. Diese Merkmale umfassen zwei Ebenen von programmierbaren UND-Anordnungs- bzw. UND-Matrix-Logiken und zwei Ebenen von programmierbaren ODER-Anordnungs- bzw. ODER-Matrix- Logiken, die Produkt- und Summenterme teilen. Gemäß weiterer Merkmale der Erfindung ist ein Vier-Bit-Bus 110 vorgesehen, der das Führen von Ausgangssignalen von der zweiten programmierbaren Ebene von ODER-Gattern zu jedem gewünschten Ausgangspin ermöglicht.
  • Bei einer Ausgestaltung der Erfindung setzt der PLA- Schaltkreis 100 Niederleistungs-CMOS-Technologie ein und wird während der Herstellung der Anordnung programmiert, sowie bei Festspeichern (ROM). Gemäß anderer Ausgestaltungen der Erfindung wird der PLA-Schaltkreis 100 unter Verwendung anderer Technologien hergestellt und kann vom Käufer programmiert werden, d. h. durch Öffnen von Schmelzsicherungen, wie bei programmierbaren Festspeichern (PROM), oder durch Speichern von Ladung bei schwebendem Gate, wie bei elektrisch programmierbaren Festspeichern (EPROM). Wie aus Fig. 4 ersichtlich, gibt es eine Anzahl von Kästchen (z. B. Kästchen 112), die über die Prinzipskizze verteilt sind. Diese Kästchen deuten symbolisch eine programmierbare elektrische Verbindung an. Zwischen dem Ausgangsanschluß eines UND-Gatters 102-1 und einem der Eingangsanschlüsse eines UND-Gatters 104-1 liegt eine programmierbare elektrische Verbindung, die nach Maßgabe der Anforderungen des Endbenutzers geschlossen oder getrennt ist.
  • Der PLA-Schaltkreis 100 weist eine erste Anordnung von UND-Gattern 102-1 bis 102-66 auf, die jeweils vier Eingangsanschlüsse haben. (Die Beschreibung bezieht sich durchgängig auf logische Gatter mit einer bestimmten Anzahl von Eingangsanschlüssen. Diese Anzahlen sind jedoch lediglich beispielhaft zu verstehen, und andere Ausgestaltungen der Erfindung können logische Gatter mit einer anderen Anzahl von Eingangsanschlüssen verwenden).
  • Obwohl einige PLA nach dem Stand der Technik UND-Gatter mit einer großen Anzahl von Eingangsanschlüssen aufweisen, sind die UND-Gatter 102-1 bis 102-66 auf vier Eingangsanschlüsse beschränkt. Dem liegt zugrunde, daß bei einer CMOS-Umsetzung UND-Gattern mit wenigen Eingangsanschlüssen kleiner und schneller als UND-Gattern mit vielen Eingangsanschlüssen sind. Jeder Eingangsanschlüsse der UND-Gatter 102-1 bis 102-66 kann programmierbar elektrisch mit einem Satz Leitungen L1 bis L42 verbunden sein. Wie gezeigt, werden die Signale auf einigen der Leitungen L1 bis L42 abhängig von den an einem Satz von Eingangspins IN&sub1; bis IN&sub1;&sub0; sowie von den an Ausgangspins O&sub1; bis O&sub1;&sub0; anliegenden Signalen gebildet. Dadurch kann der Benutzer die Verbindungen im PLA-Schaltkreis 100 bestimmen, so daß die Ausgangssignale an den Pins O&sub1; bis O&sub1;&sub0; sowie die Eingangssignale an den Pins IN&sub1; bis IN&sub1;&sub0; von den UND-Gattern 102-1 bis 102-66 genutzt werden können, um Produktterme zu bilden. Wie ebenfalls aus der Prinzipskizze von Fig. 4 ersichtlich ist, wird das Signal auf Leitung L41 von einem ODER-Gatter 106-1 geliefert und das Signal auf Leitung L42 von einem ODER-Gatter 106-22. Die Leitungen L41 und L42 können zum Erzeugen von Signalen genutzt werden, die gleich dem logischen Produkt aus mehr als zwölf Signalen sind. Die Signale auf Leitungen L1 bis L42 sind Eingangssignale für die logische Anordnung.
  • Jedes UND-Gatter der UND-Gatter 102-2 bis 102-65 ist programmierbar elektrisch mit einem Eingangsschluß von dreien der UND-Gatter 104-1 bis 104-66 verbunden. (UND- Gatter 102-1 und 102-66 sind nur mit zwei UND-Gattern der UND-Gatter 104-1 bis 104-66 verbunden). Obwohl jedes UND- Gatter 102-1 bis 102-66 auf vier Eingangssignale begrenzt ist, können dennoch dadurch, daß eine zweite Gruppe von UND- Gattern 104-1 bis 104-66 vorgesehen ist, Produktterme mit bis zu zwölf Eingangssignalen gebildet werden. Zusätzlich können, wie aus der weiteren Beschreibung noch ersichtlich wird, von einem ersten UND-Gatter gebildete Produktterme, z. B. von UND-Gatter 102-7, von mehreren UND-Gattern, z. B. UND-Gatter 104-6, 104-7 und 104-8 geteilt, d. h. gemeinsam genutzt werden. Dies ermöglicht eine ökonomische Verwendung der UND-Gatter, weil ein einzelner Produktterm nicht zweimal gebildet werden muß. Um dies zu verstehen, sei angenommen, daß die folgenden Signale erzeugt werden sollen:
  • S104-6 = X1.X2.X3.X4.X5.X6.X7.X8.X9.X10.X11.X12
  • S104-7 = X9.X10.X11.X12.X13.X14,
  • wobei Signale S104-6 und S104-7 von UND-Gattern 104-6 bzw. 104-7 gebildet werden, wie in Fig. 5A gezeigt. Wenn das Signal S104-6 das am Ausgangsanschluß des UND-Gatters 104-6 ausgegebene Signal ist, müssen die UND-Gatter 102-5, 102-6 und 102-7 alle Eingangssignale an das UND- Gatter 104-6 übergeben. Wenn das UND-Gatter 102-7 zum Liefern eines Signals S102-7 = X9.X10.X11.X12 verwendet wird, wird das Signal S102-7 als ein Eingangssignal der UND-Gatter 104-6 und 104-7 vorgesehen. Daraus wird ersichtlich, daß, wenn das Ausgangssignal vom UND-Gatter 102-7 nicht von den UND-Gattern 104-6 und 104-7 geteilt werden könnte, es unmöglich wäre, daß Signal 104-7 mit dem UND-Gatter 104-7 erzeugen, weil das UND-Gatter 104-7 nur mit einem einzigen UND-Gatter 102-8 mit vier Eingängen verbunden werden könnte. Wegen dieser einzigartigen Funktion, die Ausgangssignale der UND-Gatter 102-1 bis 102-66 zu teilen bzw. gemeinsam zu nutzen, ist es nun möglich, Produktterme zu erzeugen, die sonst mit einer Anordnung von UND-Gattern mit vier Eingängen und mit drei Eingängen nicht gebildet werden könnten.
  • Jedes UND-Gatter der UND-Gatter 104-1 bis 104-66 ist programmierbar elektrisch mit einem ODER-Gatter der ODER- Gatter 106-1 bis 106-22 verbunden. Die ODER-Gatter 106-3 bis 106-20 sind jeweils programmierbar elektrisch mit zwei programmierbaren ODER-Gatter-Logikschaltungen der ODER-Gatter-Logikschaltungen 108-1 bis 108-10 verbunden. Die Ausgangsanschlüsse der ODER-Gatter 106-1 und 106-2 sind nur mit der ODER-Gatter-Logikschaltung 108-1 verbunden, und die ODER-Gatter 106-21 und 106-22 sind nur mit der ODER-Gatter-Logikschaltung 108-10 verbunden. Durch Koppeln der Ausgangssignale der ODER-Gatter 106-3 bis 106-20 mit zwei verschiedenen ODER-Gatter-Logikschaltungen 108-1 bis 108-10 wird die Flexibilität des Designs vergrößert. Um dies zu verstehen, sei angenommen, daß an den Ausgangsanschlüssen der ODER-Gatter-Logikschaltungen 108-1 und 108-2 die Signale S108-1 bzw. S108-2 gebildet werden sollen, die gegeben sind durch:
  • S108-1 = (X1.X2.X3)+(X4.X5)+(X6.X7)+(X8.X9)
  • S108-2 = (X1.X2.X3)+(X4.X5)+(X11.X12)+X13
  • Fig. 5 ist eine Prinzipskizze der Gatter der PLA 100 die programmierbar verbunden werden können, um die Ausgangssignale S108-1 und S108-2 zu liefern. Da der Ausdruck (X1.X2.X3)+(X4.X5) von den Signalen S108-1 und S108-2 gemeinsam genutzt wird, ist es mit Bezug auf Fig. 58 nur notwendig, diesen Ausdruck einmal zu bilden und dieses Signal programmierbar an zwei ODER-Gatter (114-1 und 114-2) anzuschließen. Da dieser Ausdruck nicht zweimal gebildet werden muß, kann der Schaltungsteil, der sonst mit dem erneuten Bilden dieses Ausdruckes belegt wäre (z. B. das ODER-Gatter 106-5 und alle mit dem ODER-Gatter 106-5 verbundenen UND-Gatter), für andere Zwecke genutzt werden oder unbenutzt bleiben. (Nicht betriebene Gatter verbrauchen weniger Energie als Gatter im Betrieb.)
  • Mit Bezug auf Fig. 4 wird deutlich, daß jede ODER-Gatter- Logikschaltung 108-1 bis 108-10 ein ODER-Gatter mit vier Eingängen, wie das ODER-Gatter 114-1 und zwei ODER-Gatter mit zwei Eingängen, wie die ODER-Gatter 116-1 und 118-1, aufweist. Die ODER-Gatter 116-1 und 118-1 sind mit einem exklusiv ODER-Gatter 120-1 verbunden. Abhängig von den Anforderungen an die Systemauslegung kann entweder das ODER-Gatter 114-1 oder das exklusiv ODER-Gatter 120-1 gewählt werden, um einen Ausgangsterm zu bilden, der programmierbar elektrisch an den Ausgangspin O&sub1; gegeben wird. Dieser Ausgangsterm kann direkt an einen Inverter 122-1 übergeben werden, um ein invertiertes am Ausgangspin O&sub1; vorzusehen, der Ausgangsterm kann von einem Inverter 124-1 invertiert und dann an den Inverter 122-1 übergeben werden, um ein nicht invertiertes Signal am Ausgangspin O&sub1; vorzusehen, der Ausgangsterm kann in einem Flip-Flop 126-1 gespeichert und dann an den Inverter 122-1 weitergegeben werden oder der Ausgangsterm kann vom Inverter 124-1 invertiert, im Flip-Flop 126-1 gespeichert und dann an den Inverter 122-1 weitergegeben werden, abhängig von den Anforderungen an die Systemauslegung. Zusätzlich kann gemäß eines weiteren neuen Merkmals der Erfindung der von einer ODER-Gatter-Logikschaltung 108-1 gebildete Ausgangsterm an eine der vier Leitungen des Buses 110 angelegt und mit einem der Ausgangspins O&sub2; bis O&sub1;&sub0; verbunden werden. Dies ist beispielsweise wünschenswert, wenn ein Kunde eine bestimmte Pinbelegung spezifiert hat und das am Pin O&sub2; vorzusehende Signal alle UND-Gatter 102-6 bis 102-19 nutzt (d. h. 14 UND-Gatter) und das am Ausgangspin O&sub3; vorzusehende Signal dieselbe Anzahl von UND-Gattern aus den UND-Gattern 102-1 bis 102-66 benötigt. Aufgrund des neuen, durch den Bus 110 geschaffenen Leitweg-Merkmals kann das am Ausgangspin O&sub3; vorzusehende Signal in einem anderen Teil der Anordnung erzeugt werden, mit einer der Busleitungen 110 verbunden und dann an das Flip-Flop 126-3 oder an den Inverter 122-3 direkt angelegt werden. Der Bus 110 ermöglicht so dem Entwerfer des Systems, seine Pinbelegung unabhängig vom Einsatz der Gatter innerhalb der PLA-Schaltung 110 zu wählen. Obwohl der Bus 110 hier nur vier Leitungen aufweist, kann er bei anderen Ausgestaltungen eine andere Anzahl von Leitungen haben.
  • Gemäß eines weiteren neuen Merkmals der Erfindung empfängt der PLA-Schaltkreis 100 ein Signal CLK, das invertiert ist und zum Takten der Flip-Flops 126-1 bis 126-10 über eine Leitung 128 eingesetzt wird. Dieses Signal CLK kann jedoch auch zum Erzeugen eines Eingangssignals für die UND-Gatter 102-1 bis 102-66 genutzt werden, indem das Signal CLK programmierbar auf einer der Leitungen L1 bis L42 vorgesehen wird, z. B. über einen Puffer 30-1 auf Leitungen L3 und L4. Wenn dies ausgeführt wird und wenn es erwünscht ist, das Ausgangssignal an Pin O&sub1; zu nutzen, um ein weiteres Signal der Signale für die Leitungen L1 bis L42 zu bilden, kann der Ausgangspin O&sub1; programmierbar mit einem Puffer 30-2 verbunden werden, der zwei der Leitungen aus den Leitungen L1 bis L42 ansteuern. Durch wahlweise programmierbares Verbinden jedes Ausgangspins O&sub1; bis O&sub1;&sub0; mit einem von zwei Puffern, wobei jeder Puffer zwei der Leitungen L1 bis L42 ansteuert, ist es also möglich, sowohl das Signal CLK als auch beliebige neun der Ausgangssignale an Pin O&sub1; bis O&sub1;&sub0; als Produktterm- Eingangssignale zu nutzen. Die Puffer 30-1 bis 30-10 sind ebenfalls zum Empfangen der Q-Ausgangssignale zugeordneter Flip-Flops 126-1 bis 126-10 programmierbar angeschlossen.
  • Ähnlich ist vorgesehen, daß Pin 31 (der normalerweise zum Vorsehen eines programmierbaren Dreizustands-Steuersignal für die Puffer 122-1 bis 122-10 vorgesehen ist) ebenfalls zum Ansteuern von zwei der Leitungen L1 bis L42 über Puffer 30-10 eingesetzt werden kann. Ist dies erwünscht, so kann das am Ausgangspin O&sub1;&sub0; anliegende Signal wahlweise mit dem Puffer 30-9 verbunden werden, das Ausgangssignal an Pin O&sub9; mit dem Puffer 30-8 verbunden werden und soweiter.
  • Der PLA-Schaltkreis 100 weist eine mit Pin IN&sub9; verbundene Leitung 32 auf. Die Leitung 32 ist über eine Zehnerdiode Z mit dem Eingangsanschluß PL der Flip-Flops 126-1 bis 126-10 verbunden. Wenn also das Signal am Anschluß 32 eine vorgegebene Zehner-Durchbruchspannung erreicht (beispielsweise 12 Volt) liegt ein Vorladesignal am Eingangsanschluß PL jeder der Flip-Flops 126-1 bis 126-10 an, das bewirkt, daß die Flip-Flops 126-1 bis 126-10 jeweils den an den Pin O&sub1; bis O&sub1;&sub0; anliegenden Wert speichern. Dadurch können die Flip-Flops 126-1 bis 126-10 auf bekannte Zustände voreingestellt werden. Die Zehnerdiode Z verhindert, daß die Flip-Flops 126-1 bis 126-10 an den Pins O&sub1; bis O&sub1;&sub0; anliegende Daten speichern, wenn ein hohes Signal am Pin IN&sub9; auftritt, das kleiner ist als die Zehner-Durchbruchspannung. Pin IN&sub9; dient auch zum Liefern eines Eingangssignals für Puffer B&sub9;, der auf Signale mit herkömmlichen TTL-Spannungspegeln anspricht. Durch Vorsehen der Zehnerdiode Z genügt es einen einzelnen Pin vorzusehen, um ein von einem Vorladesignal unterscheidbares Eingangssignal für Puffer B&sub9; zu liefern.
  • Weiter sei darauf hingewiesen, daß der PLA-Schaltkreis 100 einen Satz Leitungen 134-1 bis 134-10 aufweist, die jeweils programmierbar mit den Dreizustands-Steuerleitungen der Puffer 122-1 bis 122-10 verbunden sind. Die Signale auf den Leitungen 134-1 bis 134-10 sind deshalb ein alternatives Mittel zum Steuern der Puffer 122-1 bis 122-10. Die Leitung 134-1 ist programmierbar elektrisch mit den Ausgangsanschlüssen der UND-Gatter 104-2 bis 104-8 verbunden. Die Leitungen 134-2 bis 134-10 sind auf ähnliche Weise angeschlossen. Jeder der Dreizustands- Puffer 122-1 bis 122-10 kann wahlweise durch ein zugeordnetes Produktterm-Ausgangssignal gesteuert werden. Die Dreizustands-Steuerleitungen für jeden der Puffer 122-1 bis 122-10 können auch mit Masse oder mit VCC verbunden werden, um die Puffer 122-1 bis 122-10 in einen Hoch- oder Niederimpedanz-Modus zu bringen, abhängig von den Anforderungen an die Systemauslegung.

Claims (22)

1. PLA (programmierbare logische Anordnung), mit
- einer ersten Mehrzahl von n Leitungen zum Übertragen von Eingangssignalen,
- einer ersten, elektrisch oder programmierbar elektrisch mit der ersten Mehrzahl von Leitungen verbundenen Vorrichtung zum Liefern einer Mehrzahl von Zwischensignalen, die dem logischen Produkt einiger der Eingangssignale entsprechen,
- einer zweiten Mehrzahl von Leitungen,
- einer zweiten, elektrisch oder programmierbar elektrisch mit der ersten Vorrichtung und der zweiten Mehrzahl von Leitungen verbundenen Vorrichtung zum Erzeugen einer Mehrzahl von Ausgangssignalen, die der logischen Summe einiger der Zwischensignale entsprechen,
- wobei die Ausgangssignale jeweils auf einer zugeordneten Leitung aus der zweiten Mehrzahl von Leitungen übertragen werden, und wobei
die erste Vorrichtung gekennzeichnet ist durch
- eine erste Mehrzahl von UND-Gattern, von denen jedes UND-Gatter aus dieser ersten Mehrzahl von UND-Gattern m Eingangsanschlüsse hat, wobei m eine ganze Zahl ist und m < n gilt und jeder Eingangsanschluß programmierbar elektrisch mit den n Leitungen verbunden ist, und
- eine zweite Mehrzahl von UND-Gattern, von denen jedes UND-Gatter aus dieser zweiten Mehrzahl von UND-Gattern mehrere Eingangsanschlüsse aufweist, die programmierbar elektrisch mit einem Ausgangsanschluß eines UND-Gatters aus der ersten Mehrzahl von UND-Gattern verbunden sind, wobei jeder Ausgangsanschluß der zweiten Mehrzahl von UND-Gattern programmierbar elektrisch zum Liefern eines der Zwischensignale angeschlossen ist.
2. PLA nach Anspruch 1, gekennzeichnet durch
- mehrere Ausgangsklemmen und
- eine dritte Mehrzahl von Leitungen, wobei jede Ausgangsklemme mit jeder Leitung aus dieser dritten Mehrzahl von Leitungen programmierbar elektrisch verbunden ist und jede Leitung aus dieser dritten Mehrzahl von Leitungen programmierbar elektrisch mit einer Leitung aus der zweiten Mehrzahl von Leitungen verbunden ist.
3. PLA nach Anspruch 2, gekennzeichnet durch
- mehrere Flip-Flops, von denen jedes einen programmierbar elektrisch mit einer zugeordneten Ausgangsklemme verbundenen Ausgangsanschluß und einen programmierbar elektrisch mit jedem der Leitungen aus der dritten Mehrzahl von Leitungen verbundenen Eingangsanschluß aufweist, wobei jeder Flip-Flop-Eingangsanschluß auch programmierbar elektrisch mit der zweiten Vorrichtung verbunden ist, um ein zugeordnetes Ausgangssignal aus der Mehrzahl von Ausgangssignalen zu empfangen.
4. PLA nach Anspruch 2, gekennzeichnet durch einen Puffer zum Liefern eines der Eingangssignale, der einen programmierbar elektrisch mit mindestens zwei der Ausgangsklemmen verbundenen Eingangsanschluß und einen elektrisch mit einer der Leitungen aus der dritten Mehrzahl von Leitungen verbundenen Ausgangsanschluß aufweist.
5. PLA nach Anspruch 4, gekennzeichnet durch
- eine Eingangsklemme zum Empfangen eines zusätzlichen Eingangssignales und
- einen Puffer mit einem programmierbar elektrisch mit der Eingangsklemme und einer der Ausgangsklemmen verbundenen Eingangsanschluß, wobei der Puffer mindestens eines der Eingangssignale liefert.
6. PLA nach Anspruch 4, bei der jedes der Flip-Flops einen mit der Eingangsklemme verbundenen Taktimpuls- Eingangsanschluß aufweist.
7. PLA nach Anspruch 4, bei der jede der Leitungen aus der zweiten Mehrzahl von Leitungen dadurch gekennzeichnet ist, daß sie programmierbar elektrisch mit einem zugeordneten Dreistufen-Puffer verbunden ist, wobei jeder zugeordnete Dreistufen- Puffer einen programmierbar elektrisch mit einer zugeordneten Ausgangsklemme verbundenen Ausgangsanschluß und einen mit einer Dreistufen-Steuerleitung verbundenen Eingangsanschluß aufweist.
8. PLA nach Anspruch 1 oder 2, bei der die zweite Vorrichtung gekennzeichnet ist durch
- eine erste Mehrzahl von ODER-Gattern, von denen jedes ODER-Gatter aus dieser ersten Mehrzahl von ODER-Gattern einen mit einer der Zwischensignal- Leitungen verbundenen oder programmierbar elektrisch verbundenen Eingangsanschluß und einen Ausgangsanschluß aufweist, und
- eine zweite Mehrzahl von ODER-Gattern, wobei jedes ODER-Gatter aus dieser zweiten Mehrzahl von ODER-Gattern eine Mehrzahl von Eingangsanschlüssen aufweist und jeder Eingangsanschluß aus dieser Mehrzahl von Eingangsanschlüssen mit dem Ausgangsanschluß eines der ODER-Gatter aus der ersten Mehrzahl von ODER-Gattern verbunden oder programmierbar verbunden ist und jedes ODER-Gatter aus dieser zweiten Mehrzahl von ODER-Gattern ein Ausgangssignal liefert.
9. PLA nach Anspruch 8, bei der der Ausgangsanschluß jedes ODER-Gatters aus der zweiten Mehrzahl von ODER- Gattern mit den Eingangsanschlüssen von mindestens zwei ODER-Gattern aus der zweiten Mehrzahl von ODER- Gattern verbunden oder programmierbar elektrisch verbunden ist.
10. PLA nach Anspruch 1, gekennzeichnet durch
- eine Mehrzahl von mit der zweiten Vorrichtung verbundenen Ausgangsklemmen, die Ausgangssignale empfangen, wobei
- mindestens eine Eingangsleitung aus der Mehrzahl von Eingangsleitungen programmierbar elektrisch mit zweien der Ausgangsklemmen verbunden ist.
11. PLA nach Anspruch 1, 2, 10, bei der die Mehrzahl von Eingangsleitungen dadurch gekennzeichnet ist, daß sie eine Gruppe von Eingangsleitungen umfaßt, wobei jede Eingangsleitung aus dieser Gruppe programmierbar elektrisch mit zwei zugeordneten Ausgangsklemmen verbunden ist.
12. PLA nach Anspruch 10, bei der die programmierbare, elektrische Verbindung zwischen der mindestens einen Eingangsleitung und den zwei Ausgangsklemmen dadurch gekennzeichnet ist, daß sie so angeordnet ist, daß die eine Eingangsleitung elektrisch mit einer der beiden Ausgangsklemmen verbunden ist und von der anderen der beiden Ausgangsklemmen getrennt ist.
13. PLA nach Anspruch 1, 2, 10, gekennzeichnet durch
- eine Eingangsklemme und
- einen Dreistufen-Puffer mit einem zum Empfangen eines der Ausgangssignale angeschlossenen Eingangsanschluß, wobei der Puffer eine mit der Eingangsklemme verbundenen Dreistufen-Steuerleitung aufweist, und
- wobei eine der Eingangsleitungen mit der Eingangsklemme verbunden oder programmierbar elektrisch verbunden ist und diese eine Eingangsleitung auch zum Empfangen eines der Ausgangssignale angeschlossen oder programmierbar elektrisch angeschlossen ist.
14. PLA nach Anspruch 13, bei der eine Eingangsleitung dadurch gekennzeichnet ist, daß sie so angeschlossen oder programmierbar elektrisch angeschlossen ist, daß diese eine Eingangsleitung entweder ein Ausgangssignal oder das an der Eingangsklemme anliegende Signal empfängt.
15. PLA nach Anspruch 13, gekennzeichnet durch eine Mehrzahl von Dreistufen-Puffern, von denen jeder einen zum Empfangen eines der Ausgangssignale angeschlossenen Eingangsanschluß aufweist, wobei jeder der Dreistufen-Puffer aus der Mehrzahl der Dreistufen- Puffer eine mit dem Eingangsanschluß verbundenen Dreistufen-Steuerleitung aufweist.
16. PLA nach Anspruch 1, gekennzeichnet durch
- eine Eingangsklemme
- ein zum Speichern eines der Ausgangssignale angeschlossenes oder programmierbar elektrisch angeschlossenes Flipflop, das einen mit der Eingangsklemme verbundenen Taktimpuls-Eingangsanschluß aufweist, wobei
- eine der Eingangsleitungen programmierbar elektrisch mit der Eingangsklemme verbunden ist und diese eine Eingangsleitung auch programmierbar elektrisch zum Empfangen eines der Ausgangssignale angeschlossen ist.
17. PLA nach Anspruch 16, gekennzeichnet durch eine Mehrzahl von Flipflops, die zum Speichern eines zugeordneten Ausgangssignales angeschlossen sind, wobei jedes Flip-Flop aus dieser Mehrzahl einen mit der Eingangsklemme verbundenen Taktimpuls-Eingangsanschluß aufweist.
18. PLA nach Anspruch 16, bei der eine Eingangsleitung dadurch gekennzeichnet ist, daß sie programmierbar elektrisch so angeschlossen ist, daß diese eine Eingangsleitung entweder das Signal an der Eingangsklemme oder dieses eine Ausgangssignal empfängt.
19. PLA nach Anspruch 2, 10, 16, bei der die ersten Vorrichtung gekennzeichnet ist durch
- eine Gruppe von UND-Gattern mit elektrisch mit der ersten Mehrzahl von Leitungen gekoppelten Eingangsanschlüssen zum Liefern einer Mehrzahl von Zwischensignalen, die dem logischen Produkt einiger der Eingangssignale entsprechen, wobei jedes UND-Gatter einen Ausgangsanschluß aufweist und jedes Zwischensignal an dem Ausgangsanschluß eines zugeordneten UND-Gatters vorgesehen ist,
- wobei die PLA ferner einen Dreistufen-Puffer mit einem zum Empfangen eines der Ausgangssignale von der zweiten Vorrichtung angeschlossenen Puffer- Eingangsanschluß und einer programmierbar elektrisch mit den Ausgangsanschlüssen mehrerer UND- Gatter aus dieser Gruppe von UND-Gattern verbundene Dreistufen-Steuerleitung aufweist.
20. PLA nach Anspruch 19, bei der die programmierbare, elektrische Verbindung zwischen dem Dreistufensteueranschluß und den Ausgangsanschlüssen der mehreren UND- Gatter dadurch gekennzeichnet ist, daß sie so angeordnet ist, daß der Dreistufensteueranschluß mit dem Ausgangsanschluß eines der UND-Gatter von den mehreren UND-Gattern verbunden und von den Ausgangsanschlüssen der anderen UND-Gatter von den mehreren UND-Gattern getrennt ist.
21. PLA nach Anspruch 2, 10 und 16, bei der die erste Vorrichtung gekennzeichnet ist durch
- eine Anordnung von UND-Gattern, bei der jedes UND-Gatter mehrere programmierbar elektrisch mit den Eingangsleitungen verbundene Eingangsanschlüsse und einen Ausgangsanschluß aufweist, und
- bei der die zweite Vorrichtung gekennzeichnet ist durch mehrere ODER-Gattern mit mehreren ODER- Gatter-Eingangsanschlüssen, wobei jeder ODER- Gatter-Eingangsanschluß elektrisch mit dem Ausgangsanschluß eines zugeordneten UND-Gatters verbunden ist, und jedes ODER-Gatter ein ODER- Gatter-Ausgangsignal an einem ODER-Gatter-Ausgangsanschluß liefert,
- die PLA weiterhin mehrere Ausgangsklemme aufweist, sowie
- eine Vorrichtung zum programmierbaren, elektrischen Verbinden mindestens eines der ODER-Gatter- Ausgangsanschlüsse mit jedem der Ausgangsklemmen.
22. PLA nach Anspruch 21, bei der die Vorrichtung zum programmierbaren, elektrischen Verbinden gekennzeichnet ist durch eine Mehrzahl von Leitungen, wobei jede Ausgangsklemme programmierbar elektrisch mit jeder Leitung aus dieser Mehrzahl von Leitungen verbunden ist und jede Leitung aus dieser Mehrzahl von Leitungen programmierbar elektrisch mit dem ODER-Gatter-Ausgangsanschluß jedes ODER-Gatters aus der Mehrzahl von ODER-Gattern verbunden ist.
DE8686401085T 1985-08-12 1986-05-22 Programmierbare logische anordnung mit zusaetzlicher gatteranordnung und zusaetzlicher flexibilitaet der ausgangsumsteuerung. Expired - Fee Related DE3687383T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/765,038 US4758746A (en) 1985-08-12 1985-08-12 Programmable logic array with added array of gates and added output routing flexibility

Publications (2)

Publication Number Publication Date
DE3687383D1 DE3687383D1 (de) 1993-02-11
DE3687383T2 true DE3687383T2 (de) 1993-04-29

Family

ID=25072469

Family Applications (2)

Application Number Title Priority Date Filing Date
DE8686401085T Expired - Fee Related DE3687383T2 (de) 1985-08-12 1986-05-22 Programmierbare logische anordnung mit zusaetzlicher gatteranordnung und zusaetzlicher flexibilitaet der ausgangsumsteuerung.
DE198686401085T Pending DE213971T1 (de) 1985-08-12 1986-05-22 Programmierbare logische anordnung mit zusaetzlicher gatteranordnung und zusaetzlicher flexibilitaet der ausgangsumsteuerung.

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE198686401085T Pending DE213971T1 (de) 1985-08-12 1986-05-22 Programmierbare logische anordnung mit zusaetzlicher gatteranordnung und zusaetzlicher flexibilitaet der ausgangsumsteuerung.

Country Status (4)

Country Link
US (1) US4758746A (de)
EP (1) EP0213971B1 (de)
JP (1) JP2617447B2 (de)
DE (2) DE3687383T2 (de)

Families Citing this family (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151623A (en) * 1985-03-29 1992-09-29 Advanced Micro Devices, Inc. Programmable logic device with multiple, flexible asynchronous programmable logic blocks interconnected by a high speed switch matrix
US5225719A (en) * 1985-03-29 1993-07-06 Advanced Micro Devices, Inc. Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix
US4763020B1 (en) * 1985-09-06 1997-07-08 Ricoh Kk Programmable logic device having plural programmable function cells
US4876640A (en) * 1986-02-07 1989-10-24 Advanced Micro Devices, Inc. Logic controller having programmable logic "and" array using a programmable gray-code counter
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US5477165A (en) * 1986-09-19 1995-12-19 Actel Corporation Programmable logic module and architecture for field programmable gate array device
JPS6482819A (en) * 1987-09-25 1989-03-28 Toshiba Corp Programmable logic array
EP0310377B1 (de) * 1987-10-02 1992-06-10 Kawasaki Steel Corporation Programmierbare Eingangs-/Ausgangsschaltung
DE3875909T2 (de) * 1987-11-20 1993-05-13 Kawasaki Steel Co Programmierbare logische vorrichtung.
US4847612A (en) * 1988-01-13 1989-07-11 Plug Logic, Inc. Programmable logic device
US4912342A (en) * 1988-05-05 1990-03-27 Altera Corporation Programmable logic device with array blocks with programmable clocking
US4871930A (en) * 1988-05-05 1989-10-03 Altera Corporation Programmable logic device with array blocks connected via programmable interconnect
JP2548301B2 (ja) * 1988-05-25 1996-10-30 富士通株式会社 プログラマブル論理回路装置
US4965472A (en) * 1988-08-11 1990-10-23 Cypress Semiconductor Corp. Programmable high speed state machine with sequencing capabilities
US4879481A (en) * 1988-09-02 1989-11-07 Cypress Semiconductor Corporation Dual I/O macrocell for high speed synchronous state machine
US5023484A (en) * 1988-09-02 1991-06-11 Cypress Semiconductor Corporation Architecture of high speed synchronous state machine
US4894563A (en) * 1988-10-11 1990-01-16 Atmel Corporation Output macrocell for programmable logic device
US4914322A (en) * 1988-12-16 1990-04-03 Advanced Micro Devices, Inc. Polarity option control logic for use with a register of a programmable logic array macrocell
US4942319A (en) * 1989-01-19 1990-07-17 National Semiconductor Corp. Multiple page programmable logic architecture
US5021689A (en) * 1989-01-19 1991-06-04 National Semiconductor Corp. Multiple page programmable logic architecture
US5081375A (en) * 1989-01-19 1992-01-14 National Semiconductor Corp. Method for operating a multiple page programmable logic device
JP2566005B2 (ja) * 1989-03-03 1996-12-25 株式会社東芝 入力切換装置
US5047672A (en) * 1989-03-31 1991-09-10 Texas Instruments Incorporated ECL/TTL conversion circuit and translation programmable array logic
US5489857A (en) * 1992-08-03 1996-02-06 Advanced Micro Devices, Inc. Flexible synchronous/asynchronous cell structure for a high density programmable logic device
US5457409A (en) * 1992-08-03 1995-10-10 Advanced Micro Devices, Inc. Architecture of a multiple array high density programmable logic device with a plurality of programmable switch matrices
US5027011A (en) * 1989-10-31 1991-06-25 Sgs-Thomson Microelectronics, Inc. Input row drivers for programmable logic devices
US5028821A (en) * 1990-03-01 1991-07-02 Plus Logic, Inc. Programmable logic device with programmable inverters at input/output pads
US5204555A (en) * 1990-04-05 1993-04-20 Gazelle Microcircuits, Inc. Logic array having high frequency internal clocking
US5198705A (en) * 1990-05-11 1993-03-30 Actel Corporation Logic module with configurable combinational and sequential blocks
KR930004033B1 (ko) * 1990-08-09 1993-05-19 현대전자산업 주식회사 프로그래머블 로직소자의 입력/출력 마크로셀
US5245226A (en) * 1991-02-25 1993-09-14 Lattice Semiconductor Corporation Output logic macrocell
US5416367A (en) * 1991-03-06 1995-05-16 Quicklogic Corporation Programmable application specific integrated circuit and logic cell therefor
US5122685A (en) * 1991-03-06 1992-06-16 Quicklogic Corporation Programmable application specific integrated circuit and logic cell therefor
US5338982A (en) * 1991-03-29 1994-08-16 Kawasaki Steel Corporation Programmable logic device
US5121006A (en) * 1991-04-22 1992-06-09 Altera Corporation Registered logic macrocell with product term allocation and adjacent product term stealing
US5220214A (en) * 1991-04-22 1993-06-15 Altera Corporation Registered logic macrocell with product term allocation and adjacent product term stealing
US5384499A (en) * 1991-04-25 1995-01-24 Altera Corporation High-density erasable programmable logic device architecture using multiplexer interconnections
US5861760A (en) * 1991-04-25 1999-01-19 Altera Corporation Programmable logic device macrocell with improved capability
US5268598A (en) * 1991-04-25 1993-12-07 Altera Corporation High-density erasable programmable logic device architecture using multiplexer interconnections
US5191243A (en) * 1991-05-06 1993-03-02 Lattice Semiconductor Corporation Output logic macrocell with enhanced functional capabilities
US5130574A (en) * 1991-05-06 1992-07-14 Lattice Semiconductor Corporation Programmable logic device providing product term sharing and steering to the outputs of the programmable logic device
US5204556A (en) * 1991-05-06 1993-04-20 Lattice Semiconductor Corporation Programmable interconnect structure for logic blocks
US5153462A (en) * 1991-05-21 1992-10-06 Advanced Micro Devices, Inc. Programmable logic device incorporating voltage comparator
US5189320A (en) * 1991-09-23 1993-02-23 Atmel Corporation Programmable logic device with multiple shared logic arrays
US5250859A (en) * 1991-09-27 1993-10-05 Kaplinsky Cecil H Low power multifunction logic array
US5359242A (en) * 1993-01-21 1994-10-25 Altera Corporation Programmable logic with carry-in/carry-out between logic blocks
US5231312A (en) * 1992-03-12 1993-07-27 Atmel Corporation Integrated logic circuit with functionally flexible input/output macrocells
US5235221A (en) * 1992-04-08 1993-08-10 Micron Technology, Inc. Field programmable logic array with speed optimized architecture
US5331227A (en) * 1992-05-15 1994-07-19 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback line and an exclusive external input line
US5384500A (en) * 1992-05-15 1995-01-24 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback and an exclusive external input line for a combinatorial mode and accommodating two separate programmable or planes
US5287017A (en) * 1992-05-15 1994-02-15 Micron Technology, Inc. Programmable logic device macrocell with two OR array inputs
US5300830A (en) * 1992-05-15 1994-04-05 Micron Semiconductor, Inc. Programmable logic device macrocell with an exclusive feedback and exclusive external input lines for registered and combinatorial modes using a dedicated product term for control
US5220215A (en) * 1992-05-15 1993-06-15 Micron Technology, Inc. Field programmable logic array with two or planes
US5298803A (en) * 1992-07-15 1994-03-29 Micron Semiconductor, Inc. Programmable logic device having low power microcells with selectable registered and combinatorial output signals
US5386154A (en) * 1992-07-23 1995-01-31 Xilinx, Inc. Compact logic cell for field programmable gate array chip
US5646547A (en) * 1994-04-28 1997-07-08 Xilinx, Inc. Logic cell which can be configured as a latch without static one's problem
US5365125A (en) * 1992-07-23 1994-11-15 Xilinx, Inc. Logic cell for field programmable gate array having optional internal feedback and optional cascade
US5331226A (en) * 1992-07-23 1994-07-19 Xilinx, Inc. Logic cell for field programmable gate array having optional input inverters
DE4224804C1 (de) * 1992-07-27 1994-01-13 Siemens Ag Programmierbare logische Schaltungsanordnung
EP0653123A4 (de) * 1992-07-29 1995-12-20 Xilinx Inc Logische zelle für benutzerprogrammierbares gatterfeld mit optionalen eingangsinvertern.
EP0584910B1 (de) * 1992-08-03 1996-09-04 Advanced Micro Devices, Inc. Programmierbare logische Vorrichtung
US5309046A (en) * 1992-09-30 1994-05-03 Intel Corporation Apparatus and method for product term allocation in programmable logic
US5341045A (en) * 1992-11-06 1994-08-23 Intel Corporation Programmable input buffer
US5357153A (en) * 1993-01-28 1994-10-18 Xilinx, Inc. Macrocell with product-term cascade and improved flip flop utilization
US5324998A (en) * 1993-02-10 1994-06-28 Micron Semiconductor, Inc. Zero power reprogrammable flash cell for a programmable logic device
US5315177A (en) * 1993-03-12 1994-05-24 Micron Semiconductor, Inc. One time programmable fully-testable programmable logic device with zero power and anti-fuse cell architecture
JPH06276086A (ja) * 1993-03-18 1994-09-30 Fuji Xerox Co Ltd フィールドプログラマブルゲートアレイ
US5362999A (en) * 1993-03-18 1994-11-08 Xilinx, Inc. EPLD chip with hybrid architecture optimized for both speed and flexibility
US5311080A (en) * 1993-03-26 1994-05-10 At&T Bell Laboratories Field programmable gate array with direct input/output connection
US5350954A (en) * 1993-03-29 1994-09-27 Altera Corporation Macrocell with flexible product term allocation
US5473266A (en) * 1993-04-19 1995-12-05 Altera Corporation Programmable logic device having fast programmable logic array blocks and a central global interconnect array
DE69315060D1 (de) * 1993-04-29 1997-12-11 Ibm Schaltung zum Hoch- und Herunterlegen mit Primäreingang für die Prüfbarkeit logischer Netzwerke
US5497107A (en) * 1993-05-13 1996-03-05 Texas Instruments Incorporated Multiple, selectable PLAS having shared inputs and outputs
US5381058A (en) * 1993-05-21 1995-01-10 At&T Corp. FPGA having PFU with programmable output driver inputs
US5399922A (en) * 1993-07-02 1995-03-21 Altera Corporation Macrocell comprised of two look-up tables and two flip-flops
US5410194A (en) * 1993-08-11 1995-04-25 Xilinx, Inc. Asynchronous or synchronous load multifunction flip-flop
US5506517A (en) * 1993-09-01 1996-04-09 Lattice Semiconductor Corporation Output enable structure and method for a programmable logic device
US5467029A (en) * 1993-10-28 1995-11-14 Cypress Semiconductor Corp. OR array architecture for a programmable logic device
US5414376A (en) * 1993-12-28 1995-05-09 Micron Semiconductor, Inc. Programmable logic device macrocell having exclusive lines for feedback and external input, and a node which is selectively shared for registered output and external input
US5504439A (en) * 1994-04-01 1996-04-02 Xilinx, Inc. I/O interface cell for use with optional pad
US5600267A (en) * 1994-06-24 1997-02-04 Cypress Semiconductor Corporation Apparatus for a programmable CML to CMOS translator for power/speed adjustment
EP0733285B1 (de) * 1994-09-26 1999-11-10 Koninklijke Philips Electronics N.V. Kombinierte pla- und pal-schaltung
US5568066A (en) * 1994-11-17 1996-10-22 Advanced Micro Devices, Inc. Sense amplifier and or gate for a high density programmable logic device
US5602494A (en) * 1995-03-09 1997-02-11 Honeywell Inc. Bi-directional programmable I/O cell
US5489856A (en) * 1995-03-24 1996-02-06 The United States Of America As Represented By The Director Of The National Security Agency Laser-programmable clocked-logic integrated-circuit
US5625301A (en) * 1995-05-18 1997-04-29 Actel Corporation Flexible FPGA input/output architecture
US5969539A (en) * 1995-05-26 1999-10-19 Xilinx, Inc. Product term exporting mechanism and method improvement in an EPLD having high speed product term allocation structure
US5563529A (en) * 1995-05-26 1996-10-08 Xilinx, Inc. High speed product term allocation structure supporting logic iteration after committing device pin locations
US5521529A (en) * 1995-06-02 1996-05-28 Advanced Micro Devices, Inc. Very high-density complex programmable logic devices with a multi-tiered hierarchical switch matrix and optimized flexible logic allocation
US5617041A (en) * 1995-06-02 1997-04-01 Xilinx, Inc. Method and apparatus for reducing coupling switching noise in interconnect array matrix
US5818254A (en) * 1995-06-02 1998-10-06 Advanced Micro Devices, Inc. Multi-tiered hierarchical high speed switch matrix structure for very high-density complex programmable logic devices
US5781030A (en) * 1995-06-02 1998-07-14 Advanced Micro Devices, Inc. Programmable uniform symmetrical distribution logic allocator for a high-density complex PLD
US6531890B1 (en) 1995-06-02 2003-03-11 Lattice Semiconductor Corporation Programmable optimized-distribution logic allocator for a high-density complex PLD
US6028446A (en) * 1995-06-06 2000-02-22 Advanced Micro Devices, Inc. Flexible synchronous and asynchronous circuits for a very high density programmable logic device
WO1996042140A1 (en) * 1995-06-09 1996-12-27 Advanced Micro Devices, Inc. Field programmable gate array (fpga) with interconnect encoding
US5723984A (en) * 1996-06-07 1998-03-03 Advanced Micro Devices, Inc. Field programmable gate array (FPGA) with interconnect encoding
US5610536A (en) * 1995-09-26 1997-03-11 Xilinx, Inc. Macrocell architecture with high speed product terms
US5600264A (en) * 1995-10-16 1997-02-04 Xilinx, Inc. Programmable single buffered six pass transistor configuration
US5773994A (en) * 1995-12-15 1998-06-30 Cypress Semiconductor Corp. Method and apparatus for implementing an internal tri-state bus within a programmable logic circuit
US5848285A (en) * 1995-12-26 1998-12-08 Cypress Semiconductor Corporation Macrocell having a dual purpose input register for use in a logic device
US5917337A (en) * 1995-12-29 1999-06-29 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
US5760719A (en) * 1995-12-29 1998-06-02 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
US5786710A (en) * 1995-12-29 1998-07-28 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
US5811989A (en) * 1995-12-29 1998-09-22 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
US5869982A (en) * 1995-12-29 1999-02-09 Cypress Semiconductor Corp. Programmable I/O cell with data conversion capability
US5686844A (en) * 1996-05-24 1997-11-11 Microchip Technology Incorporated Integrated circuit pins configurable as a clock input pin and as a digital I/O pin or as a device reset pin and as a digital I/O pin and method therefor
US5900742A (en) * 1996-06-21 1999-05-04 Quicklogic Corporation Interface cell for a programmable integrated circuit employing antifuses
US5936426A (en) * 1997-02-03 1999-08-10 Actel Corporation Logic function module for field programmable array
GB2330992A (en) * 1997-11-03 1999-05-05 Nokia Mobile Phones Ltd Channel estimation in a variable data rate communication system
US6069488A (en) * 1997-11-14 2000-05-30 Xilinx, Inc. Programmable logic device with versatile exclusive or architecture
US6255847B1 (en) * 1998-05-21 2001-07-03 Lattice Semiconductor Corporation Programmable logic device
US6229336B1 (en) 1998-05-21 2001-05-08 Lattice Semiconductor Corporation Programmable integrated circuit device with slew control and skew control
US6212591B1 (en) 1999-04-02 2001-04-03 Cradle Technologies Configurable I/O circuitry defining virtual ports
US6259273B1 (en) * 1999-06-15 2001-07-10 Ict Acquisition Corp. Programmable logic device with mixed mode programmable logic array
US6246258B1 (en) 1999-06-21 2001-06-12 Xilinx, Inc. Realizing analog-to-digital converter on a digital programmable integrated circuit
JP2002340978A (ja) * 2001-05-10 2002-11-27 Canon Inc 出力制御回路および出力制御方法
US6765408B2 (en) * 2002-02-11 2004-07-20 Lattice Semiconductor Corporation Device and method with generic logic blocks
US7796464B1 (en) 2003-06-27 2010-09-14 Cypress Semiconductor Corporation Synchronous memory with a shadow-cycle counter
JP4746969B2 (ja) * 2005-11-24 2011-08-10 Ｎｅｘｔ Ｉ＆Ｄ株式会社 ツイストドリル
US7893772B1 (en) 2007-12-03 2011-02-22 Cypress Semiconductor Corporation System and method of loading a programmable counter
US8661394B1 (en) 2008-09-24 2014-02-25 Iowa State University Research Foundation, Inc. Depth-optimal mapping of logic chains in reconfigurable fabrics
US8438522B1 (en) 2008-09-24 2013-05-07 Iowa State University Research Foundation, Inc. Logic element architecture for generic logic chains in programmable devices
US8242802B2 (en) * 2009-04-14 2012-08-14 Via Technologies, Inc. Location-based bus termination for multi-core processors
EP3329599B1 (de) 2015-07-27 2022-02-16 Power Down Semiconductor Inc Decodierer mit geringer leistungsaufnahme mit verwendung einer resonanten treiberschaltung
TWI661676B (zh) * 2018-08-01 2019-06-01 新唐科技股份有限公司 可程式陣列邏輯
US11784648B2 (en) 2021-06-02 2023-10-10 Power Down Semiconductor, Inc. Low power interconnect using resonant drive circuitry

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3818252A (en) * 1971-12-20 1974-06-18 Hitachi Ltd Universal logical integrated circuit
US3936812A (en) * 1974-12-30 1976-02-03 Ibm Corporation Segmented parallel rail paths for input/output signals
US4124899A (en) * 1977-05-23 1978-11-07 Monolithic Memories, Inc. Programmable array logic circuit
FR2401561A1 (fr) * 1977-08-26 1979-03-23 Baranik Jury Matrice de commutation et dispositif de commande programmee de mecanismes a organes d'execution electriques et electromecaniques incorporant ladite matrice
JPS5483341A (en) * 1977-12-15 1979-07-03 Nec Corp Digital integrated circuit
US4177452A (en) * 1978-06-05 1979-12-04 International Business Machines Corporation Electrically programmable logic array
JPS55154832A (en) * 1979-05-22 1980-12-02 Mitsubishi Electric Corp Programmable logic circuit
JPS57824A (en) * 1980-05-31 1982-01-05 Matsushita Electric Works Ltd Breaker with arc gas barrier
FR2493641A1 (fr) * 1980-11-03 1982-05-07 Efcis Reseau logique integre a programmation electrique simplifiee
US4377849A (en) * 1980-12-29 1983-03-22 International Business Machines Corporation Macro assembler process for automated circuit design
US4422072A (en) * 1981-07-30 1983-12-20 Signetics Corporation Field programmable logic array circuit
US4506341A (en) * 1982-06-10 1985-03-19 International Business Machines Corporation Interlaced programmable logic array having shared elements
US4488230A (en) * 1982-12-08 1984-12-11 At&T Bell Laboratories Programmed logic array with external signals introduced between its AND plane and its OR plane
US4577190A (en) * 1983-04-11 1986-03-18 At&T Bell Laboratories Programmed logic array with auxiliary pull-up means to increase precharging speed
US4642487A (en) * 1984-09-26 1987-02-10 Xilinx, Inc. Special interconnect for configurable logic array

Also Published As

Publication number Publication date
US4758746A (en) 1988-07-19
DE3687383D1 (de) 1993-02-11
JPS6239913A (ja) 1987-02-20
JP2617447B2 (ja) 1997-06-04
EP0213971A3 (en) 1988-12-14
EP0213971B1 (de) 1992-12-30
DE213971T1 (de) 1988-04-28
EP0213971A2 (de) 1987-03-11

Similar Documents

Publication Publication Date Title
DE3687383T2 (de) Programmierbare logische anordnung mit zusaetzlicher gatteranordnung und zusaetzlicher flexibilitaet der ausgangsumsteuerung.
DE3689834T2 (de) Feldprogrammierbare logische Vorrichtung mit programmierbarer Rückführung zur Bestimmung der Anzahl logischer Pegel.
DE69813974T2 (de) Programmierbares gatterfeld mit erhöhter leistung
DE69534812T2 (de) Programmierbare logische Vorrichtung, die mehr als eine Konfiguration speichert, und Mittel zum Umschalten der Konfiguration
DE69031525T2 (de) Konfigurierbare Logikanordnung und zugehöriges Verfahren
DE69028395T2 (de) Konfigurierbare zellenanordnung
DE3788974T2 (de) Programmierbare Array-Logik-Zelle.
DE69128244T2 (de) Programmierbare logische schaltung mit programmierbaren invertern an den eingangs-/ausgangsanschlüssen
DE19639629C2 (de) Programmierbare, monolithische, integrierte Logikschaltung und Verfahren zum Implementieren derselben
DE69031861T2 (de) Programmierbare logische Schaltung mit Multifunktionseingangspin
DE69133438T2 (de) Logisches Modul mit konfigurierbaren logischen und sequentiellen Blöcken
DE3888374T2 (de) Programmierbare integrierte Logik-Array-Einrichtung mit verbesserter Verbindbarkeit zu Mikroprozessoren.
DE3884037T2 (de) Programmierungsschaltung für Eingabe-/Ausgabezelle eines programmierbaren Logikarrays.
DE3645224C2 (de)
DE69029390T2 (de) Programmierbare Schaltung für eine neurale Logik
DE68923541T2 (de) Programmierbare Logikeinrichtung mit einer Vielzahl von programmierbaren Logikarrays, die sich in mosaikförmiger Anordnung zusammen mit einer Vielzahl von vermischt angeordneten Interface-Blöcken befinden.
DE69231933T2 (de) Programmierbare logische zelle und programmierbares logisches feld
DE3712178C2 (de)
DE69031832T2 (de) Programmierbare logische gatter
DE69304163T2 (de) Programmierbare logische Vorrichtung
EP0093947B1 (de) Programmierbare Logikanordnung
DE2822219A1 (de) Integrierte logikschaltung
DE3508640A1 (de) Computersystem zur implementierung eines ereignisgesteuerten simulationsalgorithmus
DE68920908T2 (de) Programmierbare Logik-Vorrichtung.
DE3719181A1 (de) Finite zustandsmaschine

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee