DE69031832T2

DE69031832T2 - Programmierbare logische gatter

Info

Publication number: DE69031832T2
Application number: DE69031832T
Authority: DE
Inventors: Cecil Kaplinsky
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 1989-05-12
Filing date: 1990-05-08
Publication date: 1998-06-25
Anticipated expiration: 2010-05-09
Also published as: JPH04505391A; DE69031832D1; EP0472594A4; US5012135A; EP0472594A1; EP0472594B1; WO1990013946A1

Description

Technisches Gebiet

Diese Erfindung betrifft programmierbare Logikbausteine und Mittel zur Programmierung einzelner ODER-Glieder, UND- Glieder und EXKLUSIV-ODER-Glieder in solchen Einrichtungen.

Stand der Technik

Programmierbare Logikbausteine ("PLDs") sind integrierte Schaltkreise, die verwendet werden können, um logische Befehle und logische Funktionen in elektronischen Systemen bereitzustellen. Ein PLD umfaßt typischerweise einen Satz von Eingangsstiften und eine Anordnung von UND- Schaltgliedern, gefolgt von einer Anordnung von ODER- Schaltgliedern, wahlweise weitere Signalverarbeitungsmittel und einen Satz von Ausgangsstiften. Gegenwärtig sind verschiedene Grundtypen von PLD-Architekturen erhältlich. In einem programmierbaren Schaltelement ("PLE") ist die UND-Glied-Gruppe fest und nicht programmierbar und die ODER-Glied-Gruppe ist programmierbar. In einer programmierbaren Logikbaugruppe ("PAL") ist die UND-Glied- Gruppe programmierbar und die ODER-Glied-Gruppe ist fest. In einer programmierbaren Logikanordnung ("PLA") sind sowohl die UND-Glied-Gruppe als auch die ODER-Glied-Gruppe programmierbar. In jedem dieser PLD-Typen ist mindestens eines eines ODER-Gliedes oder eines UND-Gliedes durch externe Steuersignale oder intern erzeugte Steuersignale programmierbar.
Die Offenbarung von US-A-4 761 570 richtet sich auf einen programmierbaren Logikbaustein, der ausgelegt ist, um übliche programmierbare Logikanordnungen (PLAs) zu ersetzten. Sie lehrt eine Schaltungsanordnung, die Eingangsmakrozellen (IMCs) und Ausgangsmakrozellen (OMCs) umfaßt, wobei die IMCs und OMCs miteinander verbunden sind.
Das IBM Technical Disclosure Bulletin, Band 27, Nr. 6, 1984, Seite 3346, von Hiltebeitel: "CMOS-Schaltfunktionen mit zwei Bausteineniv, offenbart verschiedene Durchgangsglied-Schaltungen mit zwei Eingängen.
Eine Aufgabe dieser Erfindung nach Anspruch 1 ist die Bereitstellung einfacher, schnell arbeitender Mittel zur Programmierung eines ODER-Gliedes oder eines UND-Gliedes oder eines EXKLUSIV-ODER-Gliedes, um wahlweise Signale aus einer Gruppe von Eingangssignalen anzunehmen, so daß keine Spannungsmehrdeutigkeiten beim Betrieb solcher Mittel entstehen.

Zusammenfassung der Erfindung

Diese Aufgabe wird durch die Erfindung gelöst, die in einer Ausführungsform eine Schaltvorrichtung bereitstellt, die mit einem Eingangsanschluß eines ODER-Gliedes oder eines anderen Addiermittels verbunden ist und die ein Dateneingangssignal und ein Steuersignal empfängt. Wenn sich das Steuersignal in einem ersten Zustand befindet, läßt die Schaltvorrichtung das Dateneingangssignal zum Eingangsanschluß des ODER-Gliedes durch; wenn sich das Steuersignal in einem zweiten Zustand befindet, der das logische Komplement des ersten Zustands ist, läßt die Schaltvorrichtung ein logisches Nullsignal zum Eingangsanschluß des ODER-Gliedes durch. Die Schaltvorrichtung für das ODER-Glied in einer Ausführungsform kann zwei Durchgangstransistoren umfassen, deren Ausgangsanschlüsse miteinander verbunden sind, wobei der Durchgangsanschluß des ersten Durchgangstransistors das Steuersignal empfängt und der Durchgangsanschluß des zweiten Durchgangstransistors das logische Komplement des Steuersignals empfängt. Bei einer anderen Ausführung empfangen die zwei Durchgangsanschlüsse dasselbe Steuersignal. Der Eingangsanschluß des ersten Durchgangstransistors empfängt das Dateneingangssignal und der Eingangsanschluß des zweiten Durchgangstransistors empfängt ein logisches Nullsignal.
Eine zweite Ausführungsform der Erfindung stellt eine Schaltvorrichtung bereit, die mit einem Eingangsanschluß eines UND-Gliedes oder eines anderen Signalmultipliziermittels verbunden ist und die ein Dateneingangssignal und ein Steuersignal empfängt. Wenn sich das Steuersignal in einem ersten Zustand befindet, läßt die Schaltvorrichtung das Dateneingangssignal zum Eingangsanschluß des UND-Gliedes durch; wenn sich das Steuersignal in einem zweiten Zustand befindet, der das logische Komplement des ersten Zustands ist, läßt die Schaltvorrichtung ein logisches Einssignal zum Eingangsanschluß des UND-Gliedes durch. Bei einer Ausführung kann die Schaltvorrichtung für das UND-Glied zwei Durchgangstransistoren umfassen, deren Ausgangsanschlüsse miteinander verbunden sind. Der Durchgangsanschluß des ersten Durchgangstransistors empfängt das Steuersignal und der Durchgangsanschluß des zweiten Durchgangstransistors empfängt das logische Komplement des Steuersignals. Bei einer anderen Ausführung empfangen die zwei Durchgangsanschlüsse dasselbe Steuersignal. Der Eingangsanschluß des ersten Durchgangstransistors empfängt das Dateneingangssignal und der Eingangsanschluß des zweiten Durchgangstransistors ist mit einem logischen Einssignal verbunden.
Eine dritte Ausführungsform der Erfindung stellt eine Schaltvorrichtung bereit, die mit einem Eingangsanschluß eines Exklusiv-Oder-Gliedes ("XODER") verbunden ist und die ein Dateneingangssignal und ein Steuersignal empfängt. Wenn sich das Steuersignal in einem ersten Zustand befindet, läßt die Schaltvorrichtung das Dateneingangssignal zum Ausgangsanschluß des XODER-Gliedes durch; wenn sich das Steuersignal in einem zweiten Zustand befindet, der das logische Komplement des ersten Zustands ist, läßt die Schaltvorrichtung ein logisches Nullsignal zum Eingangsanschluß des XODER-Gliedes durch. Die für das vorstehend beschriebene ODER-Glied verwendete Schaltvorrichtung kann als Schaltvorrichtung für das XODER- Glied verwendet werden.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist eine schematische Ansicht, die die Verwendung einer Ausführungsform der Schalterfindung zur Herstellung eines programmierbaren ODER-Gliedes erläutert.
Fig. 2 ist eine schematische Ansicht einer Ausführungsform der in Fig. 1 verwendeten Schalterfindung, die zwei Durchgangstransistoren desselben Kanaltyps verwendet.
Fig. 3 ist eine schematische Ansicht einer zweiten Ausführungsform der in Fig. 1 verwendeten Schalterfindung, die zwei Durchgangstransistoren von entgegengesetzten Kanaltypen verwendet.
Fig. 4 ist eine schematische Ansicht, die die Verwendung einer Ausführungsform der Schalterfindung zur Herstellung eines programmierbaren UND-Gliedes erläutert.
Fig. 5 ist eine schematische Ansicht der Verwendung einer Ausführungsform der in Fig. 4 verwendeten Schalterfindung, die zwei Durchgangstransistoren desselben Kanaltyps verwendet.
Fig. 6 ist eine schematische Ansicht einer zweiten Ausführungsform der in Fig. 4 verwendeten Schalterfindung, die zwei Durchgangstransistoren von entgegengesetzten Kanaltypen verwendet.
Fig. 7 ist eine schematische Ansicht eines programmierbaren Logikbausteins, bei dem die Erfindung nützlich sein wird.
Fig. 8 ist eine schematische Ansicht, die die Verwendung einer Ausführungsform der Schalterfindung zur Herstellung eines programmierbaren EXKLUSIV-ODER-Gliedes erläutert.
Figuren 9 und 10 sind schematische Ansichten, die die Verwendung einer Anordnung von schaltbaren UND-Gliedern und ODER-Gliedern in einer PLD-Anordnung erläutern.

Bester Weg zur Ausführung der Erfindung

Mit Bezug auf Fig. 1 stellt eine erste Ausführungsform der Erfindung eine Vielzahl von programmierbaren Schaltern S1, S2, ..., Sn bereit, wobei der Schalter Sk (k = 1, 2,..., n) an seinem Eingangsanschluß ein Dateneingangssignal Dk empfängt, an seinem Steueranschluß ein Steuereingangssignal Ck empfängt und an einem Ausgangsanschluß des Schalters ein Schaltausgangssignal ausgibt, das direkt dem Eingangsanschluß Nummer k eines ODER-Gliedes mit n Eingängen oder eines anderen Signaladdiermittels 11 zugeführt wird. Wenn sich das Steuersignal Ck in einem ersten vorbestimmten logischen Zustand befindet, beispielsweise Ck = 1, läßt der Schalter Sk das Dateneingangssignal Dk zu dem zugeordneten Eingangsanschluß des ODER-Gliedes 11 durch. Wenn sich das Steuersignal Ck in einem zweiten logischen Zustand befindet, der das logische Komplement des ersten Zustands ist, wird das Dateneingangssignal Dk gesperrt und dem Eingangsanschluß Nummer k des ODER-Gliedes 11 eine logische Null zugeführt. Wie in Fig. 1 dargestellt, ist eine Vielzahl von n solchen Schaltern für ein ODER-Glied mit n Eingängen oder ein anderes Signaladdiermittel 11 vorgesehen, wobei jedes Steuersignal C1, C2,..., Cn unabhängig programmierbar ist.
Fig. 2 erläutert eine Ausführungsform eines Schalters S, der verwendet werden kann, um die Eingangssignale eines ODER-Gliedes zu programmieren. Jede der hierin beschriebenen Ausführungsformen verwendet Durchgangstransistoren wegen ihrer Einfachheit und um die mit dem Transistorbetrieb verbundene Zeitverzögerung zu vermindern. Ein hierin verwendeter Durchgangstransistor besitzt einen Eingangsanschluß, um ein erstes Signal zu empfangen, einen Durchgangsanschluß, um ein zweites Signal zu empfangen, und einen Ausgangsanschluß, der das erste Signal als sein Ausgangssignal ausgeben kann oder nicht. Wenn der Durchgangstransistor ein n-Kanal-Transistor ist, wird der Durchgangstransistor das erste Signal nur dann zum Ausgangsanschluß durchlassen, wenn das am Durchgangsanschluß empfangene zweite Signal eine relativ hohe Spannung aufweist, entsprechend einem logischen Einssignal. Wenn das am Durchgangsanschluß empfangene zweite Signal eine relativ niedrige Spannung aufweist, entsprechend einem logischen Nullsignal, wird der Durchgangstransistor das am Eingangsanschluß empfangene erste Signal nicht durchlassen; und beim Fehlen anderer Anordnungen wird das am Ausgangsanschluß des Durchgangstransistors erscheinende Ausgangssignal im Potential nicht definiert sein. Wenn der Durchgangstransistor ein p-Kanal-Transistor ist, wird die Bereitstellung eines Signals mit relativ niedriger Spannung am Durchgangsanschluß gestatten, daß das Eingangssignal vom Eingangsanschluß zu dessen Ausgangsanschluß hindurchgeht; und die Bereitstellung eines Signals mit relativ hoher Spannung am Durchgangsanschluß wird verursachen, daß der Durchgangstransistor den Durchgang des Eingangssignals sperrt.
Ein erster Durchgangstransistor 17 und ein zweiter Durchgangstransistor 19 sind in Fig. 2 an ihren Ausgangsanschlüssen miteinander verbunden, welche mit einem Eingangsanschluß des ODER-Gliedes verbunden sind. Der Durchgangsanschluß des ersten Durchgangstransistors 17 empfängt von einer Steuersignalquelle 21 ein Steuersignal C. Dieses Steuersignal wird von einem Invertierer 23 invertiert und das invertierte Signal C* wird dem Durchgangsanschluß des zweiten Durchgangstransistors 19 zugeführt. Der Eingangsanschluß des ersten Durchgangstransistors 17 empfängt ein Dateneingangssignal D und der Eingangsanschluß des zweiten Durchgangstransistors ist mit einer Spannungsquelle 25 mit relativ niedriger Spannung verbunden, die ein logisches Nullspannungssignal dorthin liefert. In der Ausführungsform von Fig. 2 wird vorausgesetzt, daß die zwei Durchgangstransistoren 17 und 19 denselben Kanaltyp aufweisen; d.h. beide sind vom n- Kanaltyp oder beide sind vom p-Kanaltyp. Wenn sich das Steuersignal C, das dem Durchgangsanschluß des Durchgangstransistors 17 zugeführt wird, in einem vorbestimmten ersten Zustand befindet, beispielsweise einem Zustand mit relativ hoher Spannung, entsprechend einem logischen Einssignal, wird dieser Durchgangsanschluß oder Eingang freigegeben werden und der Durchgangstransistor 17 wird das Eingangssignal D von seinem Eingangsanschluß zu seinem Ausgangsanschluß in einer gut bekannten Art und Weise durchlassen. Das Steuersignal C*, das dem Durchgangsanschluß des Durchgangstransistors 19 zugeführt wird, wird den Durchgangstransistor 19 sperren oder ausschalten und den Durchgang des logischen Nullsignals von der Quelle 25 zum Ausgangsanschluß des Durchgangstransistors 19 sperren. In diesem Fall wird der in Fig. 2 gezeigte Schalter 5 das Signal D an seinem Ausgangsanschluß erzeugen, der der gemeinsame Ausgangsanschluß der zwei Durchgangstransistoren 17 und 19 ist. Wenn sich das Steuersignal C in einem zweiten vorbestimmten Zustand befindet, beispielsweise einem Zustand mit relativ niedriger Spannung, entsprechend einem logischen Nullsignal, wird der Durchgangsanschluß des Durchgangstransistors 17 gesperrt, der Durchgangsanschluß des Durchgangstransistors 19 wird eingeschaltet und am Ausgangsanschluß des Schalters S erscheint ein logisches Nullsignal. Diese Anordnung verhindert das Erscheinen eines auffreiem Potential liegenden oder nicht definierten Spannungszustands am Ausgangsanschluß des Durchgangstransistors 17, wenn dieser Durchgangstransistor ausgeschaltet ist, und stellt das korrekte Eingangssignal von D oder logischer Null für das ODER-Glied bereit. Wenn die Transistoren 17 und 19 beide vom n-Kanaltyp sind, ist das Ausgangssignal des Schalters S OS = C D + C* O. Wenn die Transistoren 17 und 19 beide vom p-Kanaltyp sind, ist die Ausgabe des Schalters S OS = C* D + C O.
Wenn die zwei Durchgangstransistoren von unterschiedlichen Kanaltypen sind, wie in Fig. 3 erläutert, kann der Invertierer 23, der zum Invertieren des Steuersignals C, das dem Durchgangsanschluß des zweiten Durchgangstransistors 19 zugeführt wird, verwendet wird, entfernt werden. Dies ist in Fig. 3 erläutert, in der ein Durchgangstransistor 17 vom n-Kanaltyp und der andere Durchgangstransistor 19 vom p-Kanaltyp ist. Alternativ können die Durchgangstransistoren 17 und 19 vom p-Kanaltyp bzw. n-Kanaltyp sein, wobei keine Änderung in der in Fig. 3 gezeigten Konfiguration erforderlich ist. Wenn die Transistoren 17 und 19 vom n-Kanaltyp bzw. p-Kanaltyp sind, ist das Ausgangssignal des Schalters S OS = C D + C* O. Wenn die Transistoren 17 und 19 vom p-Kanaltyp bzw. n- Kanaltyp sind, ist das Ausgangssignal des Schalters S OS = C* D + C O.
Fig. 4 erläutert die Verwendung einer weiteren Ausführungsform der Erfindung zur Herstellung eines programmierbaren UND-Gliedes 31, dessen Ausgangssignal das durch Multiplikation einer ausgewählten Gruppe von Eingangssignalen gebildete logische Produkt ist. Das UND- Glied 31 weist eine Vielzahl von n Eingangsanschlüssen und einen Ausgangsanschluß auf. Eine Vielzahl von Schaltern T1, T2...., Tn sind nahe den Eingangsanschlüssen des UND- Gliedes angeordnet und der Schalter Nummer Tk (k = 1, 2,..., n) empfängt an einem Eingangsanschluß ein Dateneingangssignal Dk, empfängt an einem Steuereingangsanschluß ein Steuersignal Ok und gibt an einem Ausgangsanschluß ein Ausgangssignal aus, das in Abhängigkeit vom empfangenen Steuersignal entweder das Eingangssignal Dk oder ein logisches Einssignal ist. Jedes Steuersignal Ok ist unabhängig programmierbar.
Fig. 5 erläutert eine Ausführungsform eines Schalters T, der in der in Fig. 4 gezeigten Konfiguration des UND- Gliedes verwendet werden kann. Ein erster Durchgangstransistor 37 und ein zweiter Durchgangstransistor 39 sind an ihren Ausgangsanschlüssen miteinander verbunden, welche mit einem Eingangsanschluß des UND-Gliedes verbunden sind. Der Durchgangsanschluß des ersten Durchgangstransistors 37 empfängt von einer Steuersignalquelle 41 ein Steuersignal C und dieses Steuersignal wird von einem Invertierer 43 invertiert und das invertierte Signal C* wird dem Durchgangsanschluß des zweiten Durchgangstransistors 39 zugeführt. Der Eingangsanschluß des ersten Durchgangstransistors 37 empfängt ein Dateneingangssignal D und der Eingangsanschluß des zweiten Durchgangstransistors 39 ist mit einer Spannungsquelle 45 mit relativ hoher Spannung verbunden, die ein logisches Eingangssignal dorthin liefert. In der in Fig. 5 dargestellten Ausführungsform wird vorausgesetzt, daß die zwei Durchgangstransistoren 37 und 39 denselben Kanaltyp, nämlich beide den n-Kanaltyp oder beide den p- Kanaltyp aufweisen. Wenn sich das Steuersignal C, das dem Durchgangsanschluß des Durchgangstransistors 37 zugeführt wird, in einem vorbestimmten ersten Zustand befindet, beispielsweise eine relativ hohe Spannung aufweist, entsprechend einem logischen Einssignal, wird der Durchgangstransistor 37 das Eingangssignal D von seinem Eingangsanschluß zu seinem Ausgangsanschluß in einer gut bekannten Art und Weise durchlassen. In diesem Fall wird das Steuersignal C*, das dem Durchgangsanschluß des zweiten Durchgangstransistors 39 zugeführt wird, den Durchgangstransistor 39 ausschalten und den Durchgang des logischen Einssignals sperren. Das Ergebnis davon ist, daß der Eingangsanschluß, der mit dem Ausgangsanschluß der Durchgangstransistoren 37 und 39 verbunden ist, das Eingangssignal D empfängt. Wenn sich das Steuersignal C in einem vorbestimmten zweiten Zustand befindet, wird der Durchgangstransistor 37 das Eingangssignal D sperren, der Durchgangstransistor 39 wird das logische Einssignal zu seinem Ausgangsanschluß durchlassen und das logische Einssignal wird vom Eingangsanschluß des UND-Gliedes, das mit den Ausgangsanschlüssen des ersten und zweiten Durchgangstransistors verbunden ist, empfangen werden. Wenn die Durchgangstransistoren 37 und 39 in dieser Art und Weise miteinander verbunden sind, zeigt der Ausgangsanschluß von jedem dieser Durchgangstransistoren immer eine eindeutige Spannung und liegt nicht auffreiem Potential. Wenn die Transistoren 37 und 39 beide vom n- Kanaltyp sind, ist das Ausgangssignal des Schalters T OT = C D + C* 1. Wenn die Transistoren 37 und 39 beide vom p-Kanaltyp sind, ist das Ausgangssignal des Schalters T OT = C* D + C 1.
Fig. 6 erläutert eine Ausführungsform der Erfindung, bei der die Durchgangstransistoren 37 und 39 entgegengesetzte Kanaltypen aufweisen. Hier kann dasselbe Steuersignal C den Durchgangsanschlüssen beider Transistoren zugeführt werden und der in Fig. 5 gezeigte Invertierer 43 kann entfernt werden. Wenn die Transistoren 37 und 39 vom n-Kanaltyp bzw. p-Kanaltyp sind, ist das Ausgangssignal des Schalters T OT = C D + 0* 1. Alternativ können die Durchgangstransistoren 37 und 39 vom p-Kanaltyp bzw. n- Kanaltyp sein, wobei keine Änderung in der in Fig. 6 gezeigten Konfiguration erforderlich ist. Wenn die Transistoren 37 und 39 vom p-Kanaltyp bzw. n-Kanaltyp sind, ist das Ausgangssignal des Schalters T OT = C* D + C 1.
In Fig. 1 ist jede der Eingangssteuerungen Sk (k = 1, 2,..., n) als programmierbarer Schalter dargestellt. Als Alternative könnte eine Teilmenge der Eingangssteuerungen Sk als programmierbare Schalter für das ODER-Glied 11 bereitgestellt werden. Die restlichen Eingangssteuerungen Sk könnten nicht-programmierbare Anschlüsse sein, was die Möglichkeit widerspiegelt, daß einige der Eingangssignale immer in einer logischen Gleichung erscheinen können, egal ob andere Eingangssignale darin enthalten sind oder nicht. In einer ähnlichen Weise können einige der in Fig. 4 gezeigten Eingangssteuerungen Tk (k = 1, 2,..., n) programmierbare Schalter sein und die restlichen können nicht-programmierbare Eingangsanschlüsse sein. Gleichermaßen können einige der in Fig. 8 gezeigten Eingangssteuerungen Sk (k = 1, 2,..., n) programmierbare Schalter sein und die restlichen können nichtprogrammierbare Eingangsanschlüsse sein.
Fig. 7 erläutert eine Verwendung von programmierbaren UND- Gliedern und programmierbaren ODER-Gliedern in der UND- Ebene und ODER-Ebene eines programmierbaren Logikbausteins. Zahlreiche UND-Glieder sind gezeigt, wobei jedes in einer auf dem Fachgebiet gut bekannten Art und Weise durch sowohl ein Signal, beispielsweise 26A, als auch ein Symbol, beispielsweise 27A, die zusammen das UND bilden, dargestellt ist. Die Eingänge des UND werden aus den Signalen und deren inversen Werten auf den Leitungen 24-1, 24-2, 24-3, 24-4, 24-5 und 24-6 durch programmierbare Verbindungen wie beispielsweise PC1 ausgewählt. Bei dieser Ausführungsform können einige oder alle der UND-Glieder mittels der in Figur 4 gezeigten programmierbaren UND- Glieder anstelle der auf dem Fachgebiet gut bekannten VERDRAHTETEN-UND-Glieder implementiert werden. Die programmierbaren Verbindungen PC1 können Sicherungen, Anti- Sicherungen, löschbare, programmierbare Festwertspeicher (EPROMs) oder elektrisch löschbare, programmierbare Festwertspeicher (EEPROMs) sein oder können durch Festwertspeicher (ROMs), Speicher mit wahlfreiem Zugriff (RAMs), Schieberegister oder andere Register gesteuert werden.
Jedes der UND-Glieder, wie beispielsweise die Kombination 26A und 27A, ist programmierbar, um eine ausgewählte Teilmenge der Eingangssignale anzunehmen und das logische Produkt dieser Teilmenge von Signalen als Ausgangssignal über eine der Ausgangsleitungen 28A, 28B bzw. 280 auszugeben. Andere UND-Glieder, wie beispielsweise die Kombination 26D und 27D oder 26E und 27E, die programmierbar oder nicht programmierbar sein können, geben ihre Ausgangssignale über eine der Ausgangsleitungen 28D bzw. 28E aus. Die Ausgangssignale, die über die Ausgangsleitungen 28A, 28B,..., 28E übertragen werden, sind wahlweise mit ODER-Gliedern 29A und 30A, 29B und 30B, 29C und 30C, 29D und 30D, 29E und 30E und 29F und 30F durch programmierbare Verbindungen wie PC2, die auf dem Fachgebiet gut bekannt sind und die ODER-Glieder bilden, die durch die Symbole 30A bis 30C dargestellt sind, verbindbar. Alternativ können die programmierbaren Verbindungen PC2 die Steuereingänge von in Figur 1 dargestellten programmierbaren ODER-Gliedern sein und das ODER-Glied wird, wie in Figur 1 dargestellt, implementiert. Die programmierbaren Verbindungen PC2 können Sicherungen, Anti-Sicherungen, löschbare, programmierbare Festwertspeicher (EPROMs) oder elektrisch löschbare, programmierbare Festwertspeicher (EEPROMs) sein oder können durch Festwertspeicher (ROMs), Speicher mit wahlfreien Zugriff (RAMs), Schieberegister oder andere Register gesteuert werden. Die Ausgangssignale der programmierbaren UND-Glieder 26A und 27A,..., 26E und 27E werden wahlweise zu neuen Anordnungen von Signalen zusammengefaßt und werden einer Vielzahl von programmierbaren ODER-Gliedern 29A und 30A,..., 29F und 30F zugeführt. Jedes dieser ODER-Glieder ist programmierbar, um eine ausgewählte Teilmenge der Eingangssignale anzunehmen und die logische Summe dieser Teilmenge von Signalen als Ausgangssignal auszugeben. Alternativ können einige oder alle der in Fig. 7 dargestellten UND-Glieder nicht-programmierbar sein und die ODER-Glieder können programmierbar sein. Als zweite Alternative können einige oder alle der in Fig. 7 dargestellten ODER-Glieder nicht-programmierbar sein und die UND-Glieder können programmierbar sein. Die programmierbaren UND- und ODER-Glieder der Erfindung können gegen eines, einige oder alle nicht-programmierbaren Schaltglieder in der in Fig. 7 gezeigten Anordnung ausgetauscht werden. In Fig. 7 können die programmierbaren Verbindungen PC1 oder die programmierbaren Verbindungen PC2 durch nicht-programmierbare Verbindungen ersetzt werden.
Die Steuersignalquellen 21 in den Figuren 2 und 3 und 41 in den Figuren 5 und 6 können Sicherungen (aktiv, bis sie deaktiviert werden), Anti-Sicherungen (inaktiv, bis sie aktiviert werden), löschbare, programmierbare Festwertspeicher (EPROMs) oder elektrisch löschbare, programmierbare Festwertspeicher (EEPROMs) sein oder die Steuersignale können aus oder durch einen Speicher mit wahlfreiem Zugriff (RAM), einen Festwertspeicher (ROM), ein Schieberegister oder ein beliebiges anderes Register eingegeben werden. Mit Ausnahme der Sicherungs- und der Anti-Sicherungs-Steuersignale können diese Steuersignale neu konfiguriert werden, um neue logische Gleichungen darzustellen.
Jede der in den Figuren 2 oder 3 gezeigten Schaltausführungsformen kann verwendet werden, um ein programmierbares EXKLUSIV-ODER-Glied ("XODER"), wie in Fig. 8 erläutert, bereitzustellen. Das XODER-Glied 51 besitzt n Eingangsanschlüsse und einen Ausgangsanschluß und der Eingangsanschluß Nummer j (j = 1, 2,..., n) ist mit dem Ausgangsanschluß eines programmierbaren Schalters Sj verbunden, der wie vorstehend einen Dateneingangsanschluß und einen Steuereingangsanschluß besitzt. Der Dateneingangsanschluß des Schalters Sj empfängt ein Eingangssignal Aj und der Eingangsanschluß Nummer j des XODER-Gliedes 51 empfängt in Abhängigkeit vom Steuersignal Cj, das am Steuereingangsanschluß des Schalters Sj empfangen wurde, entweder das Signal Aj oder ein logisches Nullsignal. Die Bildung des EXKLUSIV-ODER-Produkts von zwei oder mehr logischen Variablen ist assoziativ und kommutativ und genügt den Beziehungen
(A B) C = A (B C),
A B = B A,
A 0 = A
A 1 = A* (logisches Komplement von A).
Wenn folglich ein logisches Nullsignal an einem Eingangsanschluß des XODER-Gliedes 51 bereitgestellt wird, ist dies äquivalent zur Entfernung dieses Eingangs am XODER-Glied; und das Ausgangssignal des XODER-Gliedes wird nur von den Eingangssignalen abhängen, die nicht identisch Null sind.
Die vorstehend beschriebenen programmierbaren ODER-Glieder, UND-Glieder und XODER-Glieder können in einem programmierbaren Logikbaustein verwendet werden, bei dem Ausgangssignale von einer Anordnung von UND-Gliedern programmierbar oder nicht-programmierbar mit Eingangsanschlüssen einer Anordnung von ODER-Gliedern verbunden sind, um eine Sequenz von gewünschten Ausgangssignalen zu erzeugen. Fig. 9 erläutert ein Beispiel einer solchen Verwendung in einem PLD unter Verwendung von drei Eingangssignalen pro Schaltglied aufgrund der Eindeutigkeit. Ein schaltbares UND-Glied 61 empfängt drei Eingangssignale A0, A1 und A2 an drei Eingangsanschlüssen und empfängt ebenso am UND-Glied 61 drei Steuersignale 01, C2 und C3. Die drei Steuersignale C1, C2 und C3 bestimmen, welches der Eingangssignale, die über die Leitung A0, A1 bzw. A2 empfangen werden, aktiv von dem UND-Glied 61 verarbeitet wird, wie vorstehend in Verbindung mit den Figuren 4, 5 und 6 beschrieben. Gleichermaßen empfängt das UND-Glied 63 Eingangssignale A3, A4 und A5 und empfängt entsprechende Steuersignale C4, C5 und C6; und das schaltbare UND-Glied 65 empfängt Eingangssignale A6, A7 und A8 und empfängt entsprechende Steuersignale C7, C8 und C9. Die Anzahl der von jedem schaltbaren UND-Glied 61, 63 und 65 empfangenen Signale muß nicht gleich sein. Die Ausgangsanschlüsse der schaltbaren UND-Glieder 61, 63 und 65 erzeugen an ihren jeweiligen Ausgangsleitungen Ausgangssignale O61, O63 und O65. Diese drei Ausgangsleitungen sind jeweils mit drei Leitungen verbunden, die mit den Eingangsanschlüssen eines schaltbaren ODER-Gliedes 67 verbunden sind. Das schaltbare ODER-Glied 67 empfängt ebenfalls drei Steuersignale 010, C11 und C12, die bestimmen, welches der Signale aus den Eingangsleitungen aktiv durch das schaltbare ODER-Glied 67 verarbeitet wird. Die Ausgangssignale der UND-Glieder 61, 63 und 65 und des ODER-Gliedes 67 werden zu
Das schaltbare ODER-Glied 67 gibt ein Ausgangssignal auf die Leitung O67 aus, das weiterer Verarbeitung unterzogen werden kann, zu einem früheren Punkt in dem verarbeiteten Datenfluß zurückgeführt werden kann oder einer Makrozelle zugeführt werden kann für eine mögliche Ausgabe dieses Signals an einem Ausgangsstift des Systems. Die in Fig. 9 gezeigte Anordnung ist ein Beispiel, das nur zu Erläuterungszwecken verwendet wird. Die in Fig. 9 gezeigten schaltbaren UND-Glieder und schaltbaren ODER-Glieder könnten ausgetauscht werden oder eine oder beide dieser Gruppen könnten durch schaltbare XODER-Glieder für Signalverarbeitungszwecke ersetzt werden.
Fig. 10 erläutert eine weitere Ausführungsform der in Fig. 9 gezeigten Basisumgebung. In Fig. 10 empfängt jedes der drei schaltbaren UND-Glieder 71, 73 und 75 dieselben drei Eingangssignale A0, A1 und A2. Außerdem empfängt das Schaltglied 71 ein viertes Eingangssignal A3, das Schaltglied 73 empfängt ein viertes Eingangssignal A4 und das Schaltglied 75 empfängt ein viertes Eingangssignal A5. Jedes der drei UND-Glieder 71, 73 und 75 wird unabhängig gesteuert durch vier Steuersignale Ci (i = 1, 2,..., 12), eines für jedes der vier Eingangssignale an dem Schaltglied, so daß deren Ausgangssignale nicht notwendigerweise miteinander in Beziehung stehen. Die drei Ausgangssignale O71, O73 und O75 der drei UND-Glieder 71, 73 und 75 sind mit drei Eingangsanschlüssen eines schaltbaren ODER-Gliedes 77, wie gezeigt, festverdrahtet, wobei die Eingangssignale durch drei Steuersignale C13, C14 und C15 gesteuert werden. Im Ergebnis werden die Ausgangssignale der UND-Glieder 71, 73 und 75 und des ODER- Gliedes 77 zu
Es ist häufig erwünscht, in Übereinstimmung mit dem Umfang der durchzuführenden Signalverarbeitung so wenig programmierbare Sicherungen oder Schalter wie möglich vorzusehen. Dies liegt daran, daß jede zu einer gegebenen Leitung hinzugefügte programmierbare Sicherung oder ein Schalter die Kapazitätslast dieser Leitung erhöht und dadurch die zugehörige Zeitverzögerung bei der Verarbeitung eines Signals, das entlang dieser Leitung voranschreitet, zunimmt. Die Bereitstellung einer Anordnung von programmierbaren UND-Gliedern, ODER-Gliedern oder XODER- Gliedern kann die Abhängigkeit von der Anzahl von programmierbaren Sicherungen oder Schaltern, die die Ausgangsleitungen einer Gruppe von Logikschaltgliedern mit den Eingangsleitungen einer anderen Gruppe von Logikschaltgliedern verbinden, dadurch vermindern, daß eine gewisse oder die gesamte Last dieser programmierbaren Verbindungen von den programmierbaren Logikschaltgliedern selbst getragen werden kann.

Claims

1. Programmierbares Logikschaltglied, das programmiert werden kann, um alle oder eine ausgewählte Teilmenge von Eingangssignalen zur Signalverarbeitung anzunehmen, wobei das Schaltglied umfaßt:

(a) Signalverarbeitungsmittel (11, 31, 51) mit einer Vielzahl von Eingangsanschlüssen und einem Ausgangsanschluß zum Empfang eines Dateneingangssignals (D1, D2,... Dn) oder eines vorbestimmten logischen Eingangssignals an jedem Eingangsanschluß und zur Bildung des logischen Ergebnisses der Dateneingangssignale und des vorbestimmten logischen Signals und zur Ausgabe des Ergebnisses als Ausgangssignal (AUS) am Ausgangsanschluß; und

(b) eine Vielzahl von individuell programmierbaren Schaltern (S1, S2,... Sn; T1, T2,... Tn), wobei jeder programmierbare Schalter einen Dateneingangsanschluß, einen Steuereingangsanschluß und einen Ausgangsanschluß aufweist, wobei jeder Ausgangsanschluß mit einem der Eingangsanschlüsse der Signalverarbeitungsmittel verbunden ist, jeder Dateneingangsanschluß ein Dateneingangssignal empfängt und jeder Steuereingangsanschluß ein Steuersignal (C1, C2,... Cn) empfängt, das einen ersten Zustand und einen zweiten Zustand besitzt, wobei der Empfang eines Steuersignals im ersten Zustand veranlaßt, daß der Ausgangsanschluß jenes Schalters das Dateneingangssignal ausgibt, und der Empfang eines Steuersignals im zweiten Zustand veranlaßt, daß der Ausgangsanschluß jenes Schalters ein vorbestimmtes logisches Signal ausgibt, dadurch gekennzeichnet,

daß jeder programmierbare Schalter aufweist:

(1) einen ersten Durchgangstransistor (17, 37) eines ersten Kanaltyps (n; p) mit einem Eingangsanschluß, einem Durchgangsanschluß und einem Ausgangsanschluß, wobei der Transistor das Dateneingangssignal (D) an seinem Eingangsanschluß empfängt, das Steuersignal (0) an seinem Durchgangsanschluß empfängt und sein Ausgangsanschluß (OS/OT) mit einem der Eingangsanschlüsse der Verarbeitungsmittel verbunden ist; und

(2) einen zweiten Durchgangstransistor (19, 39), der einen zweiten Kanaltyp (n; p) und dieselben Anschlüsse wie der erste Durchgangstransistor (17, 37) aufweist, wobei sein Eingangsanschluß mit dem vorbestimmten logischen Signal verbunden ist, er das Steuersignal an seinem Durchgangsanschluß empfängt und sein Ausgangsanschluß mit dem Ausgangsanschluß des ersten Durchgangstransistors (17, 37) verbunden ist;

daß die Verarbeitung die erste, die zweite oder die dritte aus der Gruppe der Addition, Multiplikation und des Exklusiv-Oder ist, das Signalverarbeitungsmittel (11, 31, 51) dieselbe Ordnungszahl der Gruppe der Signaladdiermittel, Signalmultipliziermittel und Exklusiv- Oder-Bildungsmittel hat, das Ergebnis dieselbe Ordnungszahl der Gruppe der logischen Summe, des logischen Produkts und des Exklusiv-Oder-Ergebnisses hat und der Pegel der vorbestimmten logischen Signale dieselbe Ordnungszahl der Gruppe eines logischen Nullsignals (25), eines logischen Einssignals (45) und eines logischen Nullsignals (25) hat; und

daß der zweite Durchgangstransistor (19, 39) das Steuersignal (C) an seinem Durchgangsanschluß über ein logisches Komplementiermittel (23, 43) als komplementäres Steuersignal (C*) empfängt, wenn der erste Kanaltyp (n; p) des ersten Durchgangstransistors (17, 37) und der zweite Kanaltyp (n; p) des zweiten Durchgangstransistors (19, 39) derselbe Kanaltyp (n; p) ist, und der zweite Durchgangstransistor (19, 39) das Steuersignal (C) direkt an seinem Durchgangsanschluß empfängt, wenn der erste Kanaltyp (n; p) des ersten Durchgangstransistors (17, 37) und der zweite Kanaltyp (p; n) des zweiten Durchgangstransistors (19, 39) entgegengesetzte Kanaltypen sind.

2. Schaltglied nach Anspruch 1, das ferner eine Vielzahl von Steuersignalquellen (21, 41) umfaßt, wobei jede Steuersignalquelle mit einem einzelnen entsprechenden Steuereingangsanschluß der programmierbaren Schalter verbunden ist, um das Steuersignal (C) für den programmierbaren Schalter zu liefern.

3. Schaltglied nach Anspruch 2, bei dem die Steuersignalquelle aus einer Klasse von Quellen entnommen ist, die zwei Signalwerte aufweisen und aus Sicherungen, Anti-Sicherungen, löschbaren, programmierbaren Festwertspeichern (EPROMS), elektrisch löschbaren, programmierbaren Festwertspeichern (EEPROMS), Speichern mit wahlfreiem Zugriff (RAMs), Festwertspeichern (ROMs), Schieberegistern und Registern bestehen.