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Die vorliegende Erfindung betrifft ein digitales
Kommunikationssystem und eignet sich vor allem für ein Netz mit
einem Hochleistungs-Codiersystem, wie die zur
Sprachkonferenzschaltung verwendete adaptive Differenz-Puls-Code-
Modulation.
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Aufgrund bemerkenswerter Entwicklungen auf dem Sektor der
digitalen Kommunikationsnetze ist es seit kurzem möglich,
verschiedene Typen analoger Informationen in eine digitale
Form zu wandeln und zwischen Teilnehmern zu übertragen. Ein
Kommunikationssystem, welches ein Prädiktionscodiersystem,
wie beispielsweise die adaptive
Differenz-Puls-Code-Modulation (ADPCM) verwendet, wird derzeit in großem Umfang
eingesetzt. Das ADPCM-System ist dadurch vorteilhaft, daß es
1) z. B. Sprachsignale in einem Telephonnetz auf ca. 16 bis
32 KBit/s verdichten kann, was für die Signalübertragung
günstig ist, und 2) daß das wiedergegebene Signal auf der
Empfängerseite von hoher Qualität ist. Fortschritte in der
Fertigungstechnologie der Halbleitervorrichtungen in
Richtung höherer Integration, z. B. LSI's, fördern außerdem eine
breitere Anwendung der ADPCM-Systeme.
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Neuere digitale Kommunikationssysteme enthalten
Codewandlereinheiten zur Verdichtung/Expansion von Daten. Eine
Codewandlereinheit enthält eine Codiereinheit auf der
Senderseite zur Wandlung eines PCM-Signals in ein
verdichtetes Digitalsignal und ein Decodiersystem, welches
empfängerseitig zur Decodierung des verdichteten digitalen
Signals vorgesehen ist. Die PCM-Technik wird übrigens in
digitalen Kommunikationssystemen in großem Umfang
eingesetzt. Insbesondere ein PCM-System nach dem u- oder A-
Gesetz entsprechend der CCITT-Empfehlung erfreut sich einer
weiten Verbreitung. Werden Signalverarbeitungseinheiten,
wie etwa die Codier- und Decodiereinheiten, in einen LSI-
Chip gepackt, ist es erforderlich, die integrierte
Schaltung so zu konzipieren, daß sie sich dem obigen PCM-System
anpaßt.
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Obwohl die Codier- und Decodierschaltungen zahlreiche
gemeinsame Komponenten aufweisen, sind diese Schaltungen
getrennt integriert, und ein exklusives Codier- und Decodier-
LSI werden unabhängig voneinander hergestellt. Deshalb sind
beim Stand-der Technik zwei LSI-Typen für die Codier- und
Decodiereinheiten erforderlich. Entsprechend einem
verbesserten Beispiel ist eine Schaltungsanordnung zu konzipiert,
daß sie sämtliche für die Codier- und Decodierschaltungen
erforderlichen Komponenten enthält und auf einem LSI-Chip
integriert ist. Dieser LSI kann daher entweder als Codierer
oder als Decodierer dienen. Der im Kommunikationssystem
eingebaute LSI ist so voreingestellt, daß er eine
ausgewählte Funktion ausführt, d. h. entweder eine Codier- oder
eine Decodierfunktion. Da in diesem Fall nur ein LSI-Typ
als Codier- oder Decodiereinheit in dem
Kommunikationssystem verwendet werden kann, ist es möglich, die Anzahl
der als Codierer und Decodierer herzustellenden LSI-Typen
zu verringern. Der im System montierte voreingestellte LSI
kann jedoch nur eine gewählte Funktion ausführen, welche
während des Systembetriebs nicht geändert werden kann. Aus
diesem Grund muß dieselbe Anzahl von LSI's wie die
Gesamtzahl der in einem digitalen Kommunikationssystem
erforderlichen Codierer und Decodierer hergestellt werden.
Insbesondere im Fall eines 1:n-Signalübertragungssystems, wie
eines Telephon-Konferenzsystems, bei welchem ein Teilnehmer
eine Vielzahl von Sprachsignalen der anderen Teilnehmer an
derselben Konferenz oder Besprechung empfängt, muß eine
größere Anzahl von LSI's entsprechend der Anzahl von
Signalübertragungskanälen verwendet werden. Dies führt
dazu, daß die Hardware-Konfiguration der im digitalen
Kommunikationssystem enthaltenen Codewandlereinheiten in
unerwünschter Weise komplex wird.
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Wir beziehen uns auf die Beschreibung der EP-A-0081799
einer mit anderen Konferenzschaltungen über eine externe
Datenaustauschstrecke in einem digitalen
Telekonferenzsystem gekoppelten Konferenzschaltung. Die
Konferenzschaltung enthält einen ADPCM-Decodierer (CCL), einen
nichtlinearen/linearen Wandler (LCC) und eine
Addierschaltung (ADD). Die lineare Summierung von Abtastwerten
aus einer Anzahl von Teilnehmerkanälen ist als Stand der
Technik aus der US-A-4109111 bekannt.
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Es ist eine Aufgabe der vorliegenden Erfindung, eine neue
und verbesserte integrierte Schaltung bereitzustellen,
welche in einem LSI-Chip verringerter Größe integriert und
wirksam für ein digitales Kommunikationssystem verwendet
werden kann und damit den Schaltungsaufbau des Systems
vereinfacht.
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Die Erfindung stellt ein System gemäß Anspruch 1 bereit.
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Zum besseren Verständnis der Erfindung werden nunmehr unter
Bezugnahme auf die beiliegenden Zeichnungen ein
erfindungsgemäßes Beispiel der Europäischen Stammanmeldung Nr.
0193409 sowie zweier Beispiele der vorliegenden Erfindung
erläutert; es zeigen:
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Fig. 1 ein Blockschaltbild der internen Konstruktion
einer integrierten Schaltungsvorrichtung für
Codewandler (zur Verwendung in digitalen
Sprachkommunikationssystemen auf Basis des
ADPCM-Systems), bei welchem es sich um eine
bevorzugte Ausführungsform der Erfindung gemäß
EPA-0193409 handelt, von welcher die
vorliegende Anmeldung eine Teilanmeldung darstellt;
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Fig. 2 eine Ersatzschaltung in Form eines
Blockdiagramms einer IC-Einrichtung, wenn diese auf
eine Codierschaltung aufgeschaltet ist;
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Fig. 3A bis 3I Wellenformen der Signale, wie sie an die
wesentlichen Abschnitt der IC-Einrichtung der
Fig. 1 geliefert bzw. von diesen generiert
werden, wenn diese auf die Codierschaltung
aufgeschaltet ist;
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Fig. 4 eine Ersatzschaltung in Form eines
Blockdiagramms der IC-Einrichtung, wenn diese auf eine
Decodierschaltung aufgeschaltet ist;
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Fig. 5A bis 5H Wellenformen der Signale, wie sie an die
wesentlichen Abschnitt der IC-Einrichtung der
Fig. 1 geliefert bzw. von diesen generiert
werden, wenn diese auf die Decodierschaltung
aufgeschaltet ist;
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Fig. 6 ein Blockschaltbild eines Schaltungsaufbaus
einer integrierten Schaltung, welche ein erstes
Ausführungsbeispiel der vorliegenden Erfindung
ist; und
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Fig. 7 ein Blockschaltbild eines Schaltungsaufbaus
einer integrierten Schaltungseinrichtung
entsprechend eines zweiten Ausführungsbeispiels
der vorliegenden Erfindung.
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Wie aus der Fig. 1 ersichtlich ist, ist eine integrierte
Schaltung (integrated circuit - IC) für einen
Sprachcodewandler durch einen Block 10 gekennzeichnet. Die
IC-Schaltung 10 ist in einem LSI-Chip gepackt. Die Schaltung 10
enthält zwei Eingangsanschlüsse 12 und 14, zwei
Ausgangsanschlüsse 16 und 18, einen Takteingangsanschluß 20 und
zwei Moduswahlanschlüsse 22 und 24. Der erste
Eingangsanschluß 12 ist über einen elektronischen Schalter 26 mit
einem Subtrahierglied 28 gekoppelt, welches seinerseits mit
einer Quantisierungsschaltung 30 verbunden ist. Die
Schaltung 30 quantisiert ein vom Subtrahierglied 28 abgesetztes
Differenzsignal und generiert ein ADPCM-Signal S1 mit der
vorgegebenen Anzahl von Bits. Der elektronische Schalter 26
hat Eingangsanschlüsse, welche mit dem ersten und zweiten
Eingangsanschluß 12 und 14 gekoppelt sind. Der Schalter 26
dient zur selektiven Übertragung der Signale von den
Eingangsanschlüssen 12 und 14 an das Subtrahierglied 28. Der
Ausgangsanschluß der Quantisierungsschaltung 30 ist mit dem
ersten und zweiten Ausgangsanschluß 16 und 18 über
Moduswahlschalter 32 und 34, welche als elektronische Schalter
parallel geschaltet sind, sowie mit
Signalspeicherschaltungen 60 und 62 verbunden.
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Der Ausgangsanschluß der Schaltung 30 ist außerdem mit den
Eingängen anderer zueinander parallel geschalteter
elektronischer Schalter 36 und 38 gekoppelt. Die Schalter 36 und
38 sind über eine nachgeschaltete Schaltstufe 40 mit einer
invertierenden Quantisierungsschaltung 42 gekoppelt, welche
das von der Quantisierungsschaltung 30 gelieferte ADPCM-
Signal S1 lokal decodiert. Der Schalter 40 hat zwei mit den
Ausgängen der Schalter 36 und 38 gekoppelte Eingänge sowie
einen mit der invertierenden Quantisierungsschaltung 42
gekoppelten Ausgang. Das Ausgangssignal der Schaltung 42
wird über ein Addierglied 44 und ein Vorgabefilter 46 an
das Subtrahierglied 28 rückgeführt. Das Ausgangssignal des
Addiergliedes 44 wird ebenfalls über das Vorgabefilter 46
an das Addierglied selbst rückgeführt. Das Ausgangssignal
des Addiergliedes 44 ist weiterhin mit den zweiten
Eingängen der mit den Ausgangsanschlüssen 16 und 18 der
IC-Schaltung 10 verbundenen Moduswahlschalter 32 und 34 gekoppelt.
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Das Vorgabefilter 46 enthält eine Arithmetikeinheit 48
sowie parallel geschaltete Speicher 50 und 52. Diese Speicher
sind jeweils unter Verwendung von Verzögerungsschaltungen,
wie etwa digitale Filter, in bekannter Weise aufgebaut. Das
Ausgangssignal vom Addierglied 44 wird durch einen im
Vorgabefilter 46 vorgesehenen elektronischen Schalter 54
entweder an den Speicher 50 oder an den Speicher 52 geliefert.
Die Ausgänge der Speicher 50 und 52 sind mit der Einheit 48
über einen anderen elektronischen Schalter 56 im
Vorgabefilter 46 gekoppelt. Somit wird das Ausgangssignal vom
Addierglied 44 selektiv mittels der Schalter 54 und 56 an
die Speicher 50 und 52 geliefert, von der Einheit 48
verarbeitet und dann an das Subtrahierglied 28 übergeben.
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Die übrigen Eingänge der Schalter 36 und 38 an der
Ausgangsstufe der Quantisierungsschaltung 30 sind jeweils mit
den Eingangsanschlüssen 12 und 14 verbunden. Der
Eingangsanschluß 12 ist, wie oben erwähnt, über das Subtrahierglied
28 mit der Quantisierungsschaltung 30 und außerdem mit dem
zweiten Eingangsanschluß des elektronischen Schalters 38
verbunden. Bei dieser Verbindung führt der Schalter 38 eine
Schaltoperation aus und kann selektiv entweder des ADPCM-
Signal S1 von der Quantisierungsschaltung 30 oder das
Signal vom ersten Eingangsanschluß 12 an die
nachgeschaltete elektronische Schaltstufe 40 übergeben. Der
Eingangsanschluß 14 ist mit dem elektronischen Schalter 26 an der
vorgeschalteten Stufe des Subtrahiergliedes 28 und
unmittelbar mit dem zweiten Eingang des Schalters 36 verbunden.
Dementsprechend führt der elektronische Schalter 36 eine
Schaltoperation aus und kann an die nachgeschaltete
elektronische Schaltstufe 40 selektiv entweder das Signal S1
von der Quantisierungsschaltung 30 oder das Signal vom
zweiten Eingangsanschluß 14 übergeben.
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Die beiden in der IC-Schaltung 10 vorgesehenen
Moduswahlschalter 32 und 34 sprechen auf ein erstes Moduswahlsignal
M1 vom Moduswahlanschluß 22 an, um eine entsprechende
Moduswahloperation auszuführen. Die Schaltoperation der
Wahlschalter 34 und 36 wird durch ein zweites
Moduswahlsignal S2 vom Moduswahlanschluß 24 gesteuert. In der IC-
Schaltung 10 ist ein Controller 58 vorgesehen, welcher
Steuersignale C1 bis C4 zur Steuerung der Schaltoperationen
der Schalter 26 und 40 sowie der im Vorgabefilter 46
enthaltenen Schalter 54 und 56 generiert. Der Controller 58
generiert außerdem Steuersignale zur Steuerung der
Signalspeicherschaltungen 60 und 62 als Reaktion auf die
Moduswahlsignale M1 und M2. Des weiteren spricht der Controller
58 auf ein Taktsignal CK an, welches an ihn über den
Takteingangsanschluß 20 geliefert wird, und generiert ein
Referenztaktsignal FCK, welches an das Subtrahierglied 28, die
Quantisierungsschaltung 30, die invertierende
Quantisierungsschaltung
42, das Addierglied 44 und das Vorgabefilter
46 zu legen ist.
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Wenn die IC-Schaltung in ein digitales Kommunikationssystem
auf Basis des ADPCM-Systems eingebaut ist, wie die IC-
Schaltung für einen Sprachcodewandler, welcher auf die von
einer externen Schaltung gelieferten Moduswahlsignale M1
und M2 anspricht, kann die Schaltung 10 im
Zeitmultiplexbetrieb entsprechend einer in der
Datenübertragungsoperation vorliegenden Anforderung auf eine
ADPCM-Codierschaltung oder einen ADPCM-Decodierer aufgeschaltet werden.
Insbesondere während einer Zeitspanne, in der die an die
Anschlüsse 22 und 24 der IC-Schaltung 10 gelegten
Moduswahlsignale M1 und M2 auf dem logisch hohen Pegel liegen,
arbeitet die IC-Schaltung 10 als ADPCM-Codierer. Während
einer anderen Zeitspanne, in der diese Signale auf dem
logisch niedrigen Pegel liegen, dient diese Schaltung als
ADPCM-Decodierer. Die Funktionsänderungsoperation dieser
IC-Schaltung wird nunmehr detailliert unter Bezugnahme auf
die Fig. 2 bis 5 beschrieben.
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Liegen die Moduswahlsignale M1 und M2 auf dem logisch hohen
Pegel, so sind die Moduswahlschalter 32 und 34 wie in der
Fig. 2 dargestellt geschaltet. Bei diesem Zustand der
Schaltung wird das Ausgangssignal S1 der
Quantisierungsschaltung 30 zu den Ausgangsanschlüssen 16 und 18 der
Schaltung geleitet. Zu diesem Zeitpunkt sind die
elektronischen
Schalter 36 und 38 unter Steuerung des Controllers
58 zur ersten Eingangsseite geschaltet.
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Wenn ein an der Vorrichtung liegendes Eingangssignal Di1
eine Form wie in der Fig. 3A gezeigt annimmt, ist ein
Zyklus der Operation der IC-Vorrichtung so definiert, daß
er durch das Referenztaktsignal FCK in fünf Perioden T1 bis
T5 geteilt wird. Als Reaktion auf das gepulste Steuersignal
C1 vom Controller 58, welches während der zweiten Periode
T2 auf dem logisch hohen Pegel liegt (Fig. 3C), übergibt
der Eingangssignalwahlschalter 26 nur während der ersten
Periode T1 (Fig. 3B) das erste vom ersten Eingangsanschluß
12 gelieferte Eingangssignal Di1 an das Subtrahierglied 28.
Während der anderen Perioden (T2 bis T5) liefert der
Schalter 26 ein zweites Eingangssignal Di2 vom zweiten
Eingangsanschluß 14 an das Subtrahierglied 28. Der Schalter 40
spricht auf das gepulste Steuersignal C2 vom Controller 58
an, welches während der dritten Periode T3 auf dem logisch
hohen Pegel liegt (Fig. 3D), und leitet nur während der
Periode T3 das Signal S1 an die invertierende
Quantisierungsschaltung 42, welches an diese über den Schalter 38 von der
Quantisierungsschaltung 30 geliefert wird. Während der
anderen Perioden übergibt der Schalter 40 das Eingangssignal
Di2 vom zweiten Eingangsanschluß 14 über den Schalter 36 an
die invertierende Quantisierungsschaltung 42.
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Durch die Schaltoperationen der Schalter 26 und 40, wird
das von dem Eingangsanschluß 14 der IC-Schaltung 10
gelieferte
Datensignal, z. B. ein lineare Sprachinformation
repräsentierendes PCM-Signal D1 über den Schalter 26 an das
Subtrahierglied 28 geleitet. Das Subtrahierglied 28
berechnet eine Differenz zwischen dem Signal Di1 und einem vom
Vorgabefilter 46 (siehe Fig. 3E) synchron mit dem
Referenztaktsignal FCK abgesetzten Vorgabesignal Sf1 und generiert
ein Differenzsignal Se. Dieses Signal Se wird während der
zweiten Periode T2 an die Quantisierungsschaltung 30
übergeben, welche das Differenzsignal Se quantisiert, um ein
digitales Sprachsignal S1 mit der vorgegebenen Anzahl von
Bits (z. B. 16 Bits) als das Vorgabesignal zu generieren.
Synchron mit dem Referenztaktsignal FCK und während der
dritten Periode T3 wird das Vorgabesignal S1 von der
Quantisierungsschaltung 30 über den Moduswahlschalter 32 an
den Ausgangsanschluß 16 geleitet und an die
Signalspeicherschaltung 60 geliefert. Ein Steuersignal C5 vom Controller
58 liegt auf dem logisch hohen Pegel, wenn das
Moduswahlsignal M2 während der dritten Periode T3 auf dem logisch
hohen Pegel liegt. Die Signalspeicherschaltung 60 empfängt
das Steuersignal C5 und hält ein Eingangssignal, d. h. das
ADPCM-Signal, welches an diese während der dritten Periode
T3 geliefert wird, für einen Zyklus der Abtastperiode. Das
Ausgangssignal der Signalspeicherschaltung 60 wird über die
Anschlüsse nach außen geschickt.
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Zu diesem Zeitpunkt wird das ADPCM-Signal S1 über die
elektronischen Schalter 38 und 40 an die invertierende
Quantisierungsschaltung 42 gelegt, da während der dritten Periode
T3 der Schalter 40 umgeschaltet worden ist, so daß der
Ausgang der Quantisierungsschaltung 30 an den Eingang der
invertierenden Quantisierungsschaltung 42 gelegt werden kann.
Die invertierende Quantisierungsschaltung 42 nimmt eine
lokale Invertierungsquantisierung dieses Signals S1 vor.
Das von der invertierenden Quantisierungsschaltung 42
abgesetzte Differenzsignal S2 wird durch das Addierglied 44 zu
dem vom Vorgabefilter 46 während der vierten Periode T4
abgesetzten Signal Sf1 addiert. Ein Ausgangssignal S3 des
Addiergliedes 44 wird an das Vorgabefilter 46 als ein einen
neuen Abtastwert repräsentierendes zurückgebildetes Signal
geliefert. Zu diesem Zeitpunkt sind die im Vorgabefilter 46
vorgesehenen beiden Schalter 54 und 56, wie in der Fig. 2
dargestellt, umgeschaltet worden. Dementsprechend wird das
Signals S3, wenn es am Vorgabefilter 46 anliegt, an den
ersten Speicher 50 im Vorgabefilter 46 übergeben. Dieses
Signal wird durch den Speicher 50 einer digitalen
Verzögerungsverarbeitung sowie einer zusätzlichen Operation durch
die Operationsschaltung 48 unterworfen. Mit anderen Worten,
das Vorgabefilter 46 speichert den eingegebenen neuen
Abtastwert im Speicher 50 und generiert während des nächsten
Abtastsegment i+1 auf Basis dieses Signals ein
Vorgabewertsignal. Das Vorgabefilter 46 generiert dementsprechend ein
Vorgabewertsignal Sf, welches das vorliegende
Eingangssignal Di auf Basis des vorigen in das Vorgabefilter 46
eingegebenen Abtastwertes vorgibt. Dieses neue Signal Sf
wird als ein Vorgabesignal während der Perioden T1 und T4
innerhalb des nächsten Abtastsegments i+1 an das
Subtrahierglied
28 und das Addierglied 44 geliefert. Damit wird
eine Verarbeitungssequenz des ersten Eingangssignals Di1,
welches während des i-ten Segmentes über den ersten
Eingangsanschluß angelegt wird.
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Die Signalverarbeitung des zweiten Eingangssignals Di2 als
Eingang am zweiten Eingangsanschluß während des i-ten
Segments erfolgt nach einem Zyklus des Referenztaktsignals FCK
während der Signalverarbeitung des ersten Eingangssignals
Di1. Das Vorgabefilter 46 muß unabhängig für das erste und
das zweite Eingangssignal Di1 und Di2 arbeiten. Aus diesem
Grund besitzt es die zwei parallelen Speicher 50 und 52.
Diese Speicher 50 und 52 speichern ein erstes
zurückgebildetes Differenzsignal, welches vom Addierglied 44 während
der fünften Periode T5 abgesetzt wird, und ein zweites
zurückgebildetes Differenzsignal, welches vom Addierglied
44 während der Periode T1 abgesetzt wird. (Die
Signallieferung an die Speicher 50 und 52 wird durch die im
Vorgabefilter 46 vorgesehenen Schalter 54 und 56, wie bereits
beschrieben, entsprechend geändert). Wird das zweite
Eingangssignal Di2 verarbeitet, werden die im Filter
integrierten Schalter 54 und 56, wie durch die gestrichelten
Linien in der Fig. 2 markiert, umgeschaltet, um das
Eingangssignal an das Vorgabefilter 46 zum zweiten Speicher 52
zu liefern. Das zweite entsprechend dem zweiten
Eingangssignal Di2 generierte Vorgabsignale wird während der
Perioden T2 und T5, wie in der Fig. 3F dargestellt, abgesetzt.
Als Ergebnis wird ein zweites Ausgangssignal Do2 an die
Signalspeicherschaltung 62 geliefert. Der Pegel eines
Steuersignals C6 vom Controller 58 wechselt während der vierten
Periode T4 auf den logisch hohen Pegel. Die
Signalspeicherschaltung 62 empfängt das Steuersignal C6 und hält das an
sie gelieferte ADPCM-Signal über einen Zyklus der
Abtastperiode. Das Ausgangssignal der Signalspeicherschaltung 62
wird während der Periode T4 vom zweiten Ausgangsanschluß 18
mit einer Verzögerung von einem Zyklus nach dem ersten
Ausgangssignal Do1 abgesetzt. Wird also am Anschluß 16 das
während der Periode T3 erhaltene Signal abgegriffen, so
erhält man,das erste ADPCM-Signal Do1. Wird ein während der
Periode T4 erhaltenes Signal abgegriffen, so erhält man das
zweite ADPCM-Signal Do2.
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Liegen die Moduswahlsignale M1 und M2 auf dem logisch
niedrigen Pegel, sind die Moduswahlschalter 32 und 34, wie in
der Fig. 4 gezeigt, geschaltet und leiten das
Ausgangssignal S1 vom Addierglied 44 zu den Ausgangsanschlüssen 16
und 18 der hier beschriebenen Schaltung. Zu diesem
Zeitpunkt sind die elektronischen Schalter 26, 36 und 38 unter
der Steuerung des Controller 58 auf die zweite
Eingangsseite geschaltet. Deshalb sind das Subtrahierglied 28 und
die Quantisierungsschaltung 30 elektrisch von den anderen
Komponenten der IC-Schaltung getrennt.
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In diesem Fall handelt es sich bei den an die
IC-Schaltungsvorrichtung gelegten Signale um ADPCM-Signale Di3 und
Di4 mit den in der Fig. 5A dargestellten Wellenformen. Ein
Operationszyklus der IC-Vorrichtung 10 ist durch das
Referenztaktsignal FCK in die fünf Perioden T1 bis T5
segmentiert. Das Steuersignal C2 vom Controller 58 (siehe Fig. 1)
liegt nur während der Periode T3 auf dem logisch hohen
Pegel, wie aus der Fig. 5C ersichtlich. Dementsprechend ist
der Schalter 40 während der Periode T3 wie dargestellt
geschaltet, so daß das vom ersten Eingangsanschluß 12
gelieferte ADPCM-Signal Di3 über die elektronischen Schalter 38
und 40 an die invertierende Quantisierungsschaltung 42
übergeben wird. Die Schaltung 42 nimmt während der Periode
T3 eine Invertierungsquantisierung dieses Signals vor und
legt während der Periode T4 ein zurückgebildetes
Differenzsignal S2' an das Addierglied 44. Das Signal S2' wird durch
das Addierglied 44 zu dem Vorgabesignal Sf1 vom
Vorgabefilter 46 addiert. Das Signal Sf1 hat eine in der Fig. 5D
dargestellte Wellenform. Es sei darauf hingewiesen, daß das
Vorgabesignal Sf1 durch die Operation des Speichers 50
generiert wird, da die Schalter 54 und 56 im Vorgabefilter
46, wie durch die durchgehende Linie in der Fig. 4
gekennzeichnet, geschaltet worden sind. Das zurückgebildete vom
Addierglied 44 abgesetzte Signal wird während der Periode
T5 über den Schalter 32 synchron mit dem Referenztaktsignal
FCK vom Controller 58 (Fig. 1) an die
Signalspeicherschaltung 60 geliefert. Das Steuersignal C5 liegt als Reaktion
auf das Moduswahlsignal M1 auf logisch hohem Pegel während
der fünften Periode T5 auf dem logisch hohen Pegel. Deshalb
erscheint ein von der Signalspeicherschaltung 60
abgesetztes Signal Do3 am Ausgangsanschluß 16 der IC-Vorrichtung.
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Das vom Addierglied 44 abgesetzte zurückgebildete Signal
wird als ein neuer Abtastwert an das Vorgabefilter 46
geliefert. Obwohl das Vorgabefilter 46 das erste
Vorgabesignal während der Perioden T1 und T4 erzeugt, wird das
während der Periode T1 erzeugte Signals Sf1 in diesem Fall
nicht verwendet. Auf diese Weise erfolgt die
Decodierungsverarbeitung für das erste codierte Vorgabesignal Di3.
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Nach der Periode T3 spricht der Schalter 40 auf das
Steuersignal C2 an und wird in die entgegengesetzte Position
umgeschaltet, wie durch eine gestrichelte Linie
gekennzeichnet, um den zweiten Eingangsanschluß 14 mit der
invertierenden Quantisierungsschaltung 42 zu verbinden. Ein vom
zweiten Eingangsanschluß 14 geliefertes ADPCM-Signal Di4
wird während der ersten Periode T1 mit einer
Zeitverzögerung entsprechend einem Taktimpuls nach einem Zeitpunkt, in
dem das ADPCM-Signal Di3 anliegt, an die invertierende
Quantisierungsschaltung 42 übergeben. Zu diesem Zeitpunkt
sind die Schalter 54 und 56 im Vorgabefilter 46 auf die
entgegengesetzten Positionen geschaltet, wie durch
gestrichelte Linien gekennzeichnet. Durch den zweiten Speicher 52
wird das zweite Vorgabesignal Sf2 an das Addierglied 44
gelegt. Dementsprechend wird in dem Addierglied 44 eine
ähnliche Operation wie im obenerwähnten Fall ausgeführt, um
ein zweites wiedergegebenes Sprachsignal Do4 zu generieren,
wie in der Fig. 5E dargestellt. Dieses Signal Do4 wird über
den Schalter 43 an die Signalspeicherschaltung 62 gelegt.
Ein an die Signalspeicherschaltung 62 geliefertes
Steuersignal
C6 liegt während der ersten Periode T1 als Reaktion
auf das auf dem logisch hohen Pegel liegende
Moduswahlsignal M2 auf dem logisch hohen Pegel. Deshalb hält die
Signalspeicherschaltung 62 das in der ersten Periode T1 an
diese gelieferte ADPCM-Signal. Das Ausgangssignal der
Signalspeicherschaltung 62, d. h. das wiedergegebene Signal
Do4, wird dann vom Ausgangsanschluß 18 nach außen
abgesetzt. Durch die obige Operationssequenz erhält man das
wiedergegebene Signal Do3 am Ausgangsanschluß 16, während
ein weiteres wiedergegebenes Signal Do4 erhalten wird.
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Die an den ersten und zweiten Eingangsanschluß 12 und 14
der IC-Vorrichtung 10 gelieferten Eingangssignale können
unabhängig voneinander in Zeitmultiplexweise verarbeitet
werden. Liegt das an den ersten Moduswahlanschluß 22
gelegte Moduswahlsignal M1 auf dem logisch hohen Pegel und
das an den zweiten Moduswahlanschluß 24 gelegte
Moduswahlsignal M2 auf dem logisch niedrigen Pegel, dient die IC-
Vorrichtung 10 als ADPCM-Codierschaltung für das
Eingangssignal an den ersten Eingangsanschluß 12 und als ADPCM-
Decodierschaltung für das Eingangssignal an den zweiten
Eingangsanschluß 14. Liegt andererseits das Moduswahlsignal
M1 am ersten Moduswahlanschluß 22 auf dem logisch niedrigen
Pegel und das Moduswahlsignal M2 am zweiten
Moduswahlanschluß 24 auf dem logisch auf dem logisch hohen Pegel, so
dient die IC-Vorrichtung 10 als ADPCM-Decodierschaltung für
das Eingangssignal an den ersten Eingangsanschluß 12 und
als ADPCM-Codierschaltung für das Eingangssignal an den
zweiten Eingangsanschluß 14.
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Die Schaltung 10 kann zwei Eingangssignale unabhängig in
Zeitmultiplexweise verarbeiten. Da die Schaltung 10 auf die
an die Moduswahlanschlüsse 22 und 24 gelegten
Moduswahlsignale M1 und M2 anspricht, kann sie insbesondere jede
Kombination von Schaltungsfunktionen, wie zwei Vorgabe-
Codierschaltungen, zwei Decodierer oder eine
ADPCM-Codierschaltung und eine ADPCM-Decodierschaltung, wählen. Zur
Verwirklichung eines Codewandlers mit N Kanälen für die
Wandlung von Eingangs-PCM-Signalen in ADPCM-Signale mittels
der IC 10 beträgt die Anzahl der erforderlichen IC's, wie
in der Fig. 1 dargestellt, nur N/2. Mit dem Merkmal der
Zeitmultiplex-Signalverarbeitung der Schaltung 10 können
alle Komponenten, außer dem im Vorgabefilter 46 enthaltenen
Speicher, sowohl von der Codier- als auch der
Decodierschaltung verwendet werden. Deshalb kann die Anzahl der
erforderlichen Komponenten minimiert und die Chipgröße weiter
reduziert werden. Dies kann zu einer Vereinfachung der
Codewandlerschaltung und zu einer Senkung der
Herstellungskosten führen.
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Ein ADPCM-Codec-LSI für einen digitalen 1:n Datenaustausch
in einem Telephonkonferenzsystem, welcher eine erste
Ausführungsform der vorliegenden Erfindung darstellt, wird
nunmehr beschrieben. Ein in der Fig. 6 dargestellter ADPCM-
Codec wird für einen Datenaustausch im 1:n
Datenübertragungssystem
verwendet. Bei dieser Art des Datenaustauschs
ist es erforderlich, daß die Sprachsignale einer Vielzahl
von Kanälen vor der Ausgabe addiert werden. Es ist jedoch
unmöglich, die nichtlinearen PCM-Signale, wie
beispielsweise u- oder A-Gesetzsignale entsprechend der CCITT-
Empfehlung einfach zu addieren. Um die nichtlinearen PCM-
Signale zu linearen PCM-Signale zu wandeln, benötigten aus
diesem Grund die herkömmlichen Vorrichtungen Wandler, deren
Anzahl der Anzahl der Kanäle entsprach. Der
Schaltungsaufbau dieser eine Anzahl von Wandlern benötigenden
herkömmlichen Vorrichtungen war unvermeidlich kompliziert.
Entsprechend dem ersten zu beschreibenden Ausführungsbeispiel
der vorliegenden Erfindung wird ein qualitativ hochwertiger
Datenaustausch mit minimiert er Signalverschlechterung bei
der Signalübertragung bereitgestellt, welche durch einen
einfachen Schaltungsaufbau verwirklicht wird.
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Die Fig. 6 zeigt zwei Codec-LSI's 100a und 100b, welche als
ADPCM-Decodiereinheit für den digitalen 1 : 3-Datenaustausch
einer Telephonkonferenz für drei Teilnehmer verwendet wird.
Die Eingangsanschlüsse der Coced-LSI's 100a und 100b sind
jeweils mit Leitungen La und Lb der A- und B-Kanäle
verbunden. Nichtlineare Sprachsignale A1 und A2 werden über
die Kanalleitungen La und Lb an die Eingangsanschlüsse der
Codec-LSI's 100a und 100b gelegt. Da die Codec-LSI's 100a
und 100b von identischem Aufbau sind, wird nur einer davon
(z. B. 100a) beschrieben. Auf den anderen LSI 100b wird
dadurch verwiesen, daß die Bezugszeichen der den Komponenten
des LSI 100a entsprechenden Komponenten nur durch ein
nachgestelltes "b" gekennzeichnet werden.
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Der ADPCM-Codec-LSI 100a enthält eine
ADPCM-Decodierschaltung 102a. Die Schaltung 102a hat einen mit der
Kanalleitung La gekoppelten Eingangsanschluß. Der Ausgangsanschluß
der Schaltung 102a ist mit dem ersten Eingangsanschluß
eines Schaltkreises 104a verbunden. Der Ausgangsanschluß
der Schaltung 102a ist des weiteren mit einem ersten
externen Schaltungsverbindungsanschluß 106a des LSI 100a
gekoppelt. Die ADPCM-Decodierschaltung 102a decodiert das
ADPCM-Eingangssignal A1 und generiert ein lineares PCM-
Signal A1'. Dieses lineare PCM A1' wird an den Schaltkreis
104a sowie an den externen Schaltungsverbindungsanschluß
106a gelegt. Dieser Anschluß 106a dient als
"Ausgangsanschluß für das lineare PCM-Signal". Der LSI 100a einen
zweiten externen Schaltungsverbindungsanschluß 108a. Ein
lineares PCM-Signal wird von der externen Schaltung an den
zweiten extärnen Schaltungsverbindungsanschluß 108a gelegt.
Dieser Anschluß 108a dient als "Eingangsanschluß für das
lineare PCM-Signal". Der Anschluß 108a ist mit dem zweiten
Eingang des Schaltkreises 104a gekoppelt. Der Schaltkreis
104a führt die Schaltoperation als Reaktion auf ein
Steuersignal aus, welches mit einem dritten externen
Schaltungsverbindungsanschluß 110a des LSI 100a gekoppelt ist. Durch
die Schaltoperation generiert der Schaltkreis 104a selektiv
ein lineares PCM-Signal, welches von der
ADPCM-Decodierschaltung
102a abgesetzt wird, oder ein lineares PCM-
Signal, welches an den Anschluß 108a gelegt wird.
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Das vom Schaltkreis 104a abgesetzte Signal wird an einen
PCM-Formatwandler 112a geliefert. Dieser Wandler 112a
wandelt den linearen PCM-Ausgang vom Schaltkreis 104a
entsprechend der CCITT-Empfehlung in ein nichtlineares
PCM-Sprachsignal (z. B. in ein u-Gesetzt-PCM-Signal). Da der Ausgang
des Wandlers 112a mit einem Ausgangsanschluß 114a des LSI
100a gekoppelt ist, wird das gewandelte u-Gesetz-PCM-
Sprachsignal vom Ausgangsanschluß 114a des LSI 100a
abgesetzt. Das u-Gesetz-PCM-Sprachsignal wird an einen
bekannten PCM-Codec 116 geliefert, wo es in das ursprüngliche
analoge Sprachsignal gewandelt wird.
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Nunmehr werden die Hauptmerkmale des mit zwei LSI's 100a
und 100b aufgebauten digitalen 1 : 3-Datenaustauschsystems
beschrieben. Ein Addierglied 120 ist mit linearen PCM-
Signalausgangsanschlüssen 106a und 106b der LSI's 100a und
100b gekoppelt. Das Addierglied 120 addiert die linearen
über die Ausgangsanschlüsse 106a und 106b der LSI's 100a
und 100b gelieferten PCM-Sprachsignale. Ein addiertes
Sprachsignal (d. h. das Resultat der Addition der
Sprachsignale der beiden Kanäle La und Lb) 122 wird an einen
linearen PCM-Signaleingangsanschluß 108a des LSI 100a
gelegt. Zu diesem Zeitpunkt ist der Schaltkreis 104a des LSI
100a unter Steuerung des Steuersignals umgeschaltet worden,
so daß der Signaleingang zum zweiten Eingangsanschluß des
Schaltkreises an sich an den PCM-Signalwandler 112a
übergeben werden kann. Speziell die Sprachsignale (ADPCM-
Signale) der beiden Teilnehmer, welche über die
Kanalleitungen La und Lb kommen, werden von den Decodierschaltungen
102a und 102b in lineare PCM-Signale gewandelt und durch
das Addierglied 120 addiert. Das addierte Signal 122 wird
an den LSI 100a gelegt. Im LSI wird es über den Schaltkreis
104a an den Signalwandler 112a übergeben, wo es in das
nichtlineare PCM-Sprachsignal gewandelt wird. Das
nichtlineare PCM-Sprachsignal wird vom Ausgangsanschluß 114a des
LSI 100a an den PCM-Codec 116 übergeben. Deshalb erscheinen
die Sprachdaten als Summe der Sprachdaten der beiden
Teilnehmer an der nachgeschalteten Stufe des PCM-Codec 116.
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Der obige Schaltungsaufbau kann den Aufbau des System in
hohem Maße vereinfachen, z. B. bei dem Telephonsystem für
drei Teilnehmer, welches zum Senden von Sprachsignalen von
zwei Teilnehmern an einen Teilnehmer die Sprachsignale der
zwei Teilnehmer addieren muß. Sind beispielsweise der
lineare PCM-Signalausgangsanschluß 106 und der lineare
PCM-Eingangsanschluß 108 in jedem LSI 100 vorgesehen, dann
entfällt die Notwendigkeit für einen zusätzlichen
PCM-Formatwandler für jeden Kanal, um das u-Gesetz-PCM-Signal von der
Decodierschaltung in das ursprüngliche lineare PCM-Signal
zu wandeln. Entsprechend der vorliegenden Erfindung kann
die Schaltungseinheit der Empfängerseite unter Verwendung
der gleichen Anzahl der ADPCM-Codec-LSI's wie die Anzahl
von Kanälen und einem Addierglied zusammengestellt werden.
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Dementsprechend kann die Decodiereinheit für das
Telephonkonferenzkommunikationssystem, das von einfacher
Konstruktion und kleiner Größe ist, verwirklicht werden.
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Des weiteren hat die obengenannte Ausführungsform den
zusätzlichen vorteilhaften Effekt, daß die Qualität des
wiedergegebenen Sprachsignals verbessert werden kann. Der
obige Schaltungsaufbau minimiert die Verzerrung des
wiedergegebenen Sprachsignals, so daß der Rauschabstand erheblich
verbessert wird. Dies wird nachstehend detailliert
beschrieben.
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Wie oben beschrieben, wird in der herkömmlichen Vorrichtung
die PCM-Wandlerschaltung zusätzlich für jede
Decodierschaltung jedes Sprachkanals verwendet. Die u-Gesetz-PCM-Signale
von den Decodierschaltungen werden vor der Addition dieser
Signale in das ursprüngliche lineare PCM-Signal gewandelt.
Das Ausgangssignal des Addiergliedes wird an den PCM-Codec
zur Generierung eines Analogsignals geschickt, nachdem es
von der speziell für die Wandlung vorgesehenen
Wandlerschaltung weiter zu einem nichtlinearen PCM-Signal
gewandelt worden ist. Es sei nunmehr ein Fall betrachtet, bei
dem eine größere Anzahl von Signalwandlern (zur Wandlung
des u-Gesetz-Signals in das lineare PCM-Signal für die
Addition und zur Wandlung des linearen PCM-Signals in das u-
Gesetzsignal zum Erhalt eines Analogsignals) im Signalpfad
von der Adition der Sprachsignale zur Erzeugung eines
Analogsignals vorgesehen sind. Ist in diesem Fall die
Entstehung
des Quantisierungsrauschens in jedem Wandler nicht
begrenzt, so enthält das endgültig erzeugte Signal einen
höheren Anteil an Quantisierungsrauschen. Als Ergebnis wird
die verzerrte Komponente des Sprachsignals erhöht, so daß
die Tonqualität der Sprache erheblich verschlechtert wird.
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In dem obenbeschriebenen Schaltungsaufbau der vorliegenden
Erfindung wird das im ADPCM-Codec-LSI 100 generierte
lineare PCM-Signal unmittelbar nach außen geführt. Das externe
Addierglied addiert (setzt zusammen) dieses Signal zum
linearen in gleicher Weise von einem oder mehreren anderen
LSI's abgeleiteten linearen PCM-Signal. Das addierte Signal
wird wieder an einen LSI gelegt. Der LSI generiert unter
Verwendung des empfangenen addierten Signals ein u-Gesetz-
PCM-Signal. Dieser Schaltungsaufbau läßt erkennen, daß die
Notwendigkeit der Signalwandlung auf ein Minimum gesenkt
ist. Deshalb ist die Mischung des Quantisierungsrauschens
mit dem Sprachsignal in einer extremen Weise beschränkt.
Dieser Effekt der vorliegenden Erfindung wird dadurch
verstärkt, daß die Anzahl der Kanäle größer ist. Deshalb wäre
die Verwendung einer IC-Schaltung entsprechend der
vorliegenden Erfindung für das
Mehrkanal-Sprachkommunikationssystem äußerst wirksam.
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Abschließend wird ein ADPCM-Codec-LSI, bei dem es sich um
eine zweite Ausführungsform der vorliegenden Erfindung
handelt, unter Bezugnahme auf die Fig. 7 beschrieben. Ein in
der Fig. 7 dargestellter ADPCM-Codec-LSI 200 wird wie bei
der ersten Ausführungsform als eine Vorgabe-Codierschaltung
in einem 1:n-Datenaustauschsystem verwendet. Dieser LSI 200
ist durch die Verwendung einer Synchroncodierschaltung 202
gekennzeichnet. Die an der nachgeschalteten Stufe des
ADPCM-LSI 200 angeordnete u-Gesetz-PCM-Codec-Einheit
entspricht der Ausführungsform des Codec 116 in der Fig. 6 und
wird deshalb nicht beschrieben, sondern nur durch Anfügen
entsprechender Bezugszeichen an seinen Block
gekennzeichnet.
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Der ADPCM-Codec-LSI 200 enthält eine
Vorgabe-Decodierschaltung 204. Die Schaltung 204 ist aus einer invertierenden
Quantisierungsschaltung 206, einem Vorgabefilter 208 und
einem Addierglied 210 aufgebaut, wie dies dem Stand der
Technik entsprechend bekannt ist. Ein Eingangsanschluß 212
des LSI 200 ist mit dem Eingang der Schaltung 206
gekoppelt. Der erste Ausgangsanschluß der Schaltung 206 ist über
das Addierglied 210 mit dem ersten Eingang eines
Schaltkreises 214 gekoppelt. Der erste Ausgang der Schaltung 206
ist weiterhin über das Vorgabefilter 208 mit dem
Addierglied 210 gekoppelt. Bei dieser Verbindung bildet das
Addierglied 210 die Summe aus einem Differenzsignal von der
invertierenden Quantisierungsschaltung 206 und einem vom
Vorgabefilter 208 generierten Vorgabesignal und stellt es
als das Ausgangssignal der Schaltung 204 bereit. Ein
decodiertes Signal vom Addierglied 210 wird in Form eines neuen
Abtastsignals an das Filter 208 zurückgeführt. Das
Vorgabefilter
208 generiert unter Verwendung dieses Signals ein
neues Vorgabesignal und legt es an das Addierglied 210.
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Wie bei der in der Fig. 6 dargestellten ersten
Ausführungsform verfügt der LSI 200 über einen linearen
PCM-Signalausgangsanschluß 216 und einen linearen
PCM-Signaleingangsanschluß 218. Da der Ausgangsanschluß 216 mit dem
Ausgang der Schaltung 204 gekoppelt ist, wird das
Ausgangssignal des in der Schaltung 204 enthaltenen Addiergliedes
210 nicht nur an den Schaltkreis 214, sondern auch an
diesen Anschluß 216 übergeben. Falls erforderlich, kann
demnach das von der Decodierschaltung 204 generierte lineare
PCM-Signal unmittelbar vom LSI 200 nach außen abgesetzt
werden. Der Eingangsanschluß 218 ist mit dem zweiten
Eingang des Schaltkreises 214 gekoppelt. Mit dieser Verbindung
wird das von einer externen Schaltung (nicht dargestellt)
an diesen Anschluß 218 gelieferte lineare PCM-Signal direkt
an den zweiten Eingang des Schaltkreises 214 übergeben. Als
Reaktion auf das von einem Steueranschluß 200 des LSI 200
an den Eingangsanschluß gelegte Steuersignal führt die
Schaltung 214 die Schaltoperation aus, um an einen
PCM-Formatwandler 222 entweder ein decodiertes Signal (lineares
PCM-Signal) von der Decodierschaltung 204 oder ein über den
Anschluß von außen geliefertes lineares PCM-Signal zu
übergeben. Der PCM-Formatwandler 222 wandelt das lineare PCM-
Signal in ein nichtlineares PCM-Signal, z. B. ein u-Gesetz-
PCM-Signal, welches dann an die Synchroncodierschaltung 202
geliefert wird.
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Die Synchroncodierschaltung 202 ist entsprechend der CCITT-
Empfehlung G.721 konzipiert, um zu verhindern, daß das
Sprachsignal verzerrt wird, wenn die Wandlung zwischen den
PCM- und den ADPCM-Signalen im digitalen Übertragungspfad
wiederholt wird. Zusätzlich zu dem
u-Gesetz-PCM-Sprachsignal vom PCM-Signalwandler 222 (wiedergegebenes
Sprachsignal) empfängt die Schaltung 202 ein an den
Eingangsanschluß 212 des LSI 200 gelegtes ADPCM-Signal, ein
Quantisierungsfaktorsignal von der invertierenden
Quantisierungsschaltung 206, ein Vorgabesignal vom Vorgabefilter 208 und
ein Steuersignal vom Anschluß 220. Die Schaltung 202
simuliert die Operation des ADPCM-Codierers unter Verwendung
des u-Gesetz-PCM-Sprachsignals, des
Quantisierungsfaktorsignals und des Vorgabesignals. Als Reaktion auf das
Steuersignal simuliert die Schaltung 202 die Operation des
ADPCM-Codierers, indem sie das u-Gesetz-PCM-Sprachsignal,
das Quantisierungsfaktorsignal und das Vorgabesignal
verwendet. Ein vom ADPCM-Codierer vorgegebenes ADPCM-Signal
wird mit einem tatsächlich an den Eingangsanschluß 212 des
LSI 200 gelegten ADPCM-Signal verglichen. Stimmen diese
Signale überein, so übergibt die Schaltung 202 das
u-Gesetz-PCM-Sprachsignal vom PCM-Signalwandler direkt an einen
LSI-Ausgangsanschluß 224. Stimmen diese Signale nicht
überein, so inkrementiert die Schaltung 202 das u-Gesetz-PCM-
Sprachsignal zur Kompensation um eine Einheit und übergibt
das kompensierte Signal an den Ausgangsanschluß 224. (Es
ist mathematisch nachgewiesen und dem Fachmann bekannt, daß
zwei nicht übereinstimmende PCM-Signale durch die
Inkrementierung
des u-Gesetz-PCM-Signals um eine Einheit zur
Übereinstimmung gebracht werden können). Durch die geeignete
Kompensierung des vom LSI-Ausgangsanschluß 224 der
Schaltung 202 generierten u-Gesetz-PCM-Signals beträgt die im
wiedergegebenen Sprachsignal aufgelaufene Verzerrung selbst
bei Wiederholung der Signalwandlung Null.
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In dem obigen Schaltungsaufbau ist der Steueranschluß der
im LSI 200 enthaltenen Synchroncodierschaltung 202 direkt
mit dem Steueranschluß des LSI 200 gekoppelt (an den das
Steuersignal von außen gelegt wird). Die Ausführung bzw.
der Stopp der Kompensationsoperation der Schaltung 202 kann
einfach und direkt durch das an den LSI 200 übergebene
Steuersignal gesteuert werden. Wird dieser LSI 200 für ein
Telephonkonferenzkommunikationssystem, wie unter Bezugnahme
auf die Fig. 6 beschrieben, für drei Teilnehmer
herangezogen, so werden die von den linearen PCM-Ausgangsanschlüssen
216 einer Vielzahl von LSI's abgesetzten Sprachsignale
durch ein externes Addierglied (nicht dargestellt) addiert.
Das Additionsergebnis wird an den Eingangsanschluß 218 für
das lineare PCM-Signal eines einzelnen LSI geliefert. In
einem solchen Fall besteht kein Bedarf für die
Kompensationsfunktion der im LSI 200 enthaltenen Schaltung 202. Die
Verwendung des an den Steueranschluß 220 des LSI 200 der
Fig. 7 macht die Notwendigkeit für diese Funktion der
Schaltung 202 überflüssig. Der LSI 200 kann also für
vielfältige Anwendungen vorgesehen werden. In dieser Hinsicht
sind die drei zusätzlichen Anschlüsse 216, 218 und 220 des
LSI 200 äußerst wichtig.
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Obwohl die vorliegende Erfindung unter Bezugnahme auf
bestimmte Ausführungsformen dargelegt und beschrieben worden
ist, liegen verschiedene Änderungen und Modifikationen, die
für einen Fachmann, an den sich die Erfindung wendet,
offensichtlich sind, innerhalb des Anwendungsbereichs der
Erfindung. Die vorliegende Erfindung kann beispielsweise
softwaremäßig verwirklicht oder so modifiziert werden, daß
sie eine große Anzahl von Eingangssignalen empfängt.
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Diese Anmeldung ist eine Teilanmeldung der Europäischen
Patentanmeldung Nr. 86301464.3, veröffentlicht als EP-A-
0193409.