DE2753616A1

DE2753616A1 - Verfahren und einrichtung zum umsetzen von impulskodemodulierter information in einen impulsdichtekode

Info

Publication number: DE2753616A1
Application number: DE19772753616
Authority: DE
Inventors: John Douglas Everard
Original assignee: Post Office
Current assignee: British Telecommunications PLC
Priority date: 1976-12-01
Filing date: 1977-12-01
Publication date: 1978-06-08
Also published as: SE7713519L; SE428256B; JPS6026330B2; FR2373193B1; FR2373193A1; CA1113609A; DE2753616C2; JPS5368966A; GB1580447A; NL188132C; NL188132B; NL7713163A; US4209773A

Description

Beschreibung zum Patentgesuch

von The Post Office, London W1P 6HQ / England

betreffend:

"Verfahren und Einrichtung zum Umsetzen von impulskodemodulierter Information in einen Impulsdichtekode"

Die Erfindung betrifft ein Verfahren und eine Einrichtung zum Umsetzen von impulskodemodulierter Information in einen Impulsdichtekode bzw. in ein analoges Signal.

In Nachrichtenübertragungs- und in Steuersystemen gibt es eine Anzahl Vorteile bezüglich der Verwendung von digitalen Signalverarbeitungsverfahren in dem System; allerdings ist es oft notwendig, an einer oder mehreren Stellen in dem System die Information von der analogen in eine digir tale Form umzusetzen, und umgekehrt. Beispielsweise wird allgemein anerkannt, daß eine Fernsprech- oder Fernsehinformation, die in einem Digitalkode übertragen wird, unempfindlicher gegenüber Rauschen als eine analoge Information ist; ein Fernsprechsystem muß aber einen analogen Eingang erhalten und einen analogen Ausgang schaffen, wenn es zur Sprachübertragung verwendet wird, und ein Fernsehsystem hat im allgemeinen einen analogen Eingang und einen analogen Ausgang.

Bei einer Anzahl bekannter Digital-Analog- Umsetzer wird

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ein Schalter- und Widerstandsnetzwerk verwendet, um ein analoges Ausgangssignal als die bewertete Summe einer Anzahl einzelner Signale zu erzeugen, die mittels des digitalen Eingangskodes gesteuert sind. Beim Dekodieren von N-Bit-Binärworten enthält beispielsweise das uraschaltbare bzw. Schaltnetzwerk normalerweise N Schalter und muß Genauigkeiten von mehr als 1 bei 2^N aufweisen, um die Ausgangspegel richtig zu trennen. Wenn N größer als beispielsweise 10 ist, sind die entsprechenden Netzwerke oder Schaltungen schwierig aufzubauen und infolgedessen teuer. Außerdem eignet sich diese Ausführungsform nicht ohne weiteres für die integrierte Schaltungstechnik, was der vorherrschende Fertigungstrend ist.

Die Verwendung von impulskodemodulierten Signalen in der Femsprechübertragung hängt davon ab, ob entsprechend preiswerte und kompakte Digital-Analog-Umwandler verfügbar sind, welche Digitalkode im Bereich von dreizehn Bits verarbeiten können. Ein Normalkode, der bei der Fernsprechübertragung verwendet wird, ist eine "niedrige" komprimierte Pulskodemodulation, welche zu der Verwendung von 8 Bits führt ,wobei dieser komprimierte Kode einer linearen 13 Bit-Pulskodemodulation entspricht, womit sich die Bezugnahme auf dreizehn Bit erklärt. Ein Digital- Analog-ümsetzer ,der einen 13 Bit-Kode verarbeiten kann, und aus Schaltern und Präzisionswiderständen aufgebaut ist, würde sehr teuer sein.

Digital-Analog-Umsetzer, bei welchen keine Präzisionswiderstände verwendet sind, sind ebenfalls bekannt. Bei einem derartigen Digital-Analog-Umsetzer werden nur Digitalbausteine verwendet und er wird betrieben, um Impulsfolgen zu erzeugen, welche ausschließlich den digitalen Eingangsworten entsprechen, beispielsweise in der Art einer Binär-Multiplizierschaltung (BRM). Die sich ergebende Impulsfolge wird dann einer Niedarfrequenzfilterung unterzogen, um ein analoges Signal zu schaffen. Bei Anwendung eines derartigen Digital-Analog-Um-

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setzers bei einer FernsprecMibertragung müßte die Einrichtung lineare 13 Bit-PCM-.Tastwerte bzw. Impulse aufnehmen, die mit einer Frequenz von 8000 " Tastwerten pro Sekunde eintreffen. Dies würde die Erzeugung von bis zu 2 -1 Impulsen alle 125 Mikrosekunden erfordern, was einer Impulsausgangs frequenz von 65,5 Millionen Impulsen pro Sekunde entspricht. Dies wird im allgemeinen durch die Verwendung von Mehrpegel-Ausgangsimpulsen vermieden, um die Frequenz der Ausgangsimpulse auf einen verarbeitbaren Wert herabzusetzen, und wird mit Hilfe von analogen Bauteilen bewirkt, welche die Mehrpegel-Ausgangsimpulse schaffen. Die analogen Bauteile müssen genaue Werte haben, um eine gute Linearität der Ubertragungskennlinie sicherzustellen, und wegen dieser in der Praxis verwendeten Formen von BRM-Digital-Analog-Umsetzern sind sie nicht ohne weiteres in Form einer integrierten Schaltung auszuführen.

Für eine Digital-Analog-Umsetzung würde dies als ein Zwischenschritt möglich sein, um ein impulsdichtekodiertes Signal entsprechend einem digitalen Signal zu erzeugen. Ein impulsdichtekodiertes Signal ist ein Signal, das aus Impulsen derselben Amplitude entweder mit einer veränderlichen Impulsdauer oder mit derselben Impulsdauer, aber einer veränderlichen Frequenz besteht, so daß der mittlere Wert des Signals über eine Periodendauer, die im Vergleich zu der Impulsdauer lang ist, gleich diesem analogen Signalpegel ist, welcher dem digitalen Signal äquivalent ist. Ein analoges Signal kann aus einem pulsdichtekodierten Signal in einfacher Weise durch Glätten erzeugt werden.

Die Erfindung soll daher ein Verfahren und eine Einrichtung zum Umsetzen einer impulskodemodulierten Information in einen 1 Bit- oder Impulsdichtekode schaffen, aus welchem die analoge Information ohne weiteres rückgewinnbar ist.

Gemäß einerAusführungsform der Erfindung ist ein Verfahren

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zum Umsetzen von Impulskodemodulierter (PCM-)Information in einen Impulsdichtekode geschaffen, wobei die PCM-Information aus Parallelworten von m Bits besteht, die in Form eines Zweier-Komplements ausgedrückt sind, wobei bei dem Verfahren

(a) ein Wort der PCM-Information an einen Akkumulator bzw. an ein Rechenwerksregister ,das mehr als m Stufen aufweist, angelegt wird, gleichzeitig mit einem Signal mit zwei Zuständen, das an zumindest eine Stufe des Rechenwerks angelegt wird für Bits einer höheren Wertigkeit als die m-Bits des Wortes,

(b) das Signal mit zwei Zuständen entsprechend dem Zustand der einen Stufe des Rechenwerksregisters vor einem Speichervorgang erhalten wird, und der Impulsdichteode aus dem Zustand der einen Stufe des Rechenwerksregisters erhalten wird.

In einer Ausführungsform der Erfindung hat das Rechenwerksregister (m + 1) Stufen, das Signal mit zwei Zuständen wird durch Invertieren des Zustandes der (m + 1)-ten Stufe erhalten, und die ra-te oder die Vorzeichenstelle des PCM-Wortes wird durch Anlegen an das Rechenwerksregister invertiert. Wenn das Rechenwerksregister mehr als (m + 1) Stufen hat, kann das Signal mit zwei Zuständen an mehrere benachbarte Stufen angelegt werden, beispielsweise an die (m + 1)-te, an die (m + 2)-te und an die (m + 3)-te Stufe, und das Signal mit zwei Zuständen wird durch Invertieren des Zustandes der (m + 3)-ten Stufe erhalten.

Die Frequenz, mit welcher die Speichervorgänge · durchgeführt werden, können beispielsweise das 256-fache der Abtastfrequenz der impulskodemodulierten Information sein, sollte aber auf jeden Fall viel höher als die Abtastfrequenz sein.

Das Kodierverfahren kann ferner die Addition eines konstanten Versetzungssignals zu der PCM-Information aufweisen, um

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ein steuerbares Verschieben in dem Rauschspektrum herbeizuführen, das in dem 1-Bit-Kodesignal vorkommt.

Gemäß einer zweiten Ausführungsform der Erfindung ist eine Einrichtung zum Umsetzen von impulskodemodulierter (PCW-) Information in einen Impulsdichtekode geschaffen, wobei die PCM-Information aus Parallelworten von m Bits besteht, die in Form eines Zweierkomplements ausgedrückt sind; hierbei weist die erfindungsgemäße Einrichtung auf:

(a) ein Rechenwerksregister mit mindestens (m + 1) Stufen;

(b) eine Einrichtung, die auf die Stellenspeicher in der (m + 1)-ten Stufe des Rechenwerksregisters nach dem unmittelbar vorhergehenden Speichervorgang anspricht, um ein Signal mit zwei Zuständen zu erzeugen;

(c) eine Einrichtung, um ein Wort der PCM-Information an die m-Stufen niedrigerer Wertigkeit des Rechenwerksregisters und gleichzeitig ein Signal in Abhängigkeit von dem Signal mit zwei Zuständen zumindest an die (m + 1)-te Stufe des Rechenwerksregisters anzulegen; und

(d) eine Einrichtung, die auf das Signal mit zwei Zuständen anspricht, um einen Impulsdichtekode-Ausgang zu erzeugen, welcher dem PCM-Informationswort entspricht, das an das Rechenwerk_sregister angelegt ist.

Diem-te Stelle des PCM-Informationswortes wird vor dem Anlegen an das Rechenwerksregister invertiert, und das Signal mit zwei Zuständen ,das aus der (m + 1)-ten Stufe des Rechenwerksregisters erhalten worden ist, kann invertiert werden, um das an diese Stufe angelegte Signal zu schaffen.

In einer bevorzugten Ausführungsform weist die erfindungsgemäße Einrichtung eine Summiereinrichtung auf, die angeordnet ist, um ein fest vorgegebenes Versetzungssignal zu erzeugen, und durch welche beim Betrieb das PCM-Signal vor dem Errei chen des Rechenwerksregisters durchgelassen wird.

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In der Praxis kann das Rechenwerksregister eine Anzahl von logischen Addiergliedern aufweisen, die an entsprechende Registerelemente angekoppelt sind, die angeordnet sind, um die notwendige Systemkapazität zu schaffen.

Ein Demodulator, um ein analoges Signal aus einem PCM-Signal zu erhalten, weist die Verbindung der vorbeschriebenen Einrichtung und eines Tiefpaßfilters oder einer Glättungsschaltung auf.

Die Erfindung schafft somit ein Verfahren zum Umsetzen eines impulskodemodulierten (PCM-)Signals von m Bits in einem Zweier-Komplementkode in ein impulsdichtekodiertes Signal, wobei bei dem Verfahren wiederholt ein Algorithmus bei jeder PCM-Tastung durchgeführt wird, wobei der Algorithmus eine Inversion des Vorzeichenbits der PCM-Tastung aufweist, um eine modifizierte PCM-Tastung zu ergeben, und der modifizierte PCM-Tastwert sowie das invertierte Vorzeichenbit eines vorhergehenden Restes von (m + 1) Bits und ein Ausgangsbit, das gleich dem Vorzeichenbit des neuen Restwertes ist, hinzugefügt wird, wobei der neue Restwert den vorhergehenden Restwert für die nächste Durchführung des Algorithmus bildet, und wobei die Folge von Ausaangsbits verwendet wird, um das pulsdichtekodierte Signal zu schaffen.

Nachfolgend wird die Erfindung anhand einer Ausführungsform in Verbindung mit den anliegenden Zeichnungen erläutert. Es zeigen:

Fig.1 eine schematische Darstellung eines Demodulators, welcher einen Kodeumsetzer zum Umsetzen von impulskodemodulierter Information in einen Impulsdichtekode aufweist;

Fig.2 eine schematische Darstellung eines Signalverschiebungsgenerators, der in einem Zweier-

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Komplementkode betreibbar ist;

Fig.3 eine schematische Darstellung eines Kodeum-

setzers zum Umsetzen einer Pulskodemodulation in einem Zweier-Komplementkode in einen Impulsdichtekode ;

Fig.4 eine mehr ins einzelne gehende, schematische Darstellung eines Kodeumsetzers, wobei dessen Ausführung mit derzeit verfügbaren Bauelementen gezeigt ist;

Fig.5 eine ins einzelne gehende, schematische Darstellung eines Teils des Kodeumsetzers ,wobei die inneren logischen Anordnungen der in Blockform wiedergegebenen Bauelemente der Fig.4 crezeiqt sind;

Fig.6 eine Betriebsdarstellung des Kodeumsetzers; und

Fig.7 eine Folge von Werten x, q, x-q, I und den Ausgang für 5 Bit-Eingangstastwerte, wenn der Eingang gleich +4 ist.

In Fig.1 weist der Demodulator zum Umsetzen eines impulskodemodulierten Signals in eine analoge Form einen Kodeumsetzer 100, welcher ein impulskodemoduliertes Signal in einen Impulsdichtekode umsetzt, ein Tiefpaßfilter 12, welches das analoge Signal aus dem Impulsdichtekode extrahiert, und einen Verschiebungssignalgenerator 15 auf. Einem impulskodemodulierten (PCM-) Signal; das an den Eingangsteil 1 des Demodulators angelegt wird, wird an einer Summierstelle 3 ein Verschiebungssignal hinzu gefügt, das von dem Verschie__bungssignalgenerator 15 geliefert wird. Das Verschiebungssignal hat einen konstanten Wert und ist wirksam, um das Quantisierungs-Rauschspektrum des impulsdichteaiodulierten Signals zu verschieben. Das PCM-Signal mit dem hin-

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zugefügten Verschiebungssignal wird dann zu dem Kodeumsetzer durchgelassen, welcher eine Umlauf- bzw. Rückkopplungsschleifenanordnung aufweist, durch welche das Ausgangssignal zu einer Subtrahierstelle am Eingang rückgekoppelt wird.

Der Kodeumsetzer 100 weist eine Subtrahiereinrichtung 6 auf, welche dazu dient und vorgesehen ist, um die Differenz zwischen dem vorliegenden Eingangssignal und dem vorhergehenden Ausgangssignal von dem Kodeumsetzer 100 zu bestimmen, und um dieses Differenzsignal an einem Digitalintegrator 8 darzustellen. Die Differenzsignale werden durch eine sukzessive Addition zu einem summierten Gesamtwert mit einer Geschwindigkeit addiert, die durch ein Taktsignal festgelegt ist, und der Gesamtwert wird dann an einen Schwellenwertdetektor 10 angelegt. Der Ausgang des Schwellenwertdetektors 10 kann entweder einen hohen positiven digitalen oder einen hohen negativen digitalen Wert einnehmen. Die Schleife ist so angeordnet, daß das Ausgangssignal von dem Schwellenwertdetektor 10 von dem einen auf den anderen Wert geändert wird, wenn der Gesamtwert den Schwellenwert null (d.h. die NuIlinie) kreuzt bzw. schneidet.

Das Ausgangssignal des Schwellenwertdetektors 10, welcher den Ausgang des Kodeumsetzers 100 bildet, ist ein Impulsdichtesignal, das geglättet werden kann, damit sich das analoge Signal ergibt, welches durch das PCM-Signal dargestellt ist, und der Kodeumsetzer 100 hält einen internen Gesamtwert aufrecht, welcher ein Durchschnittswert von im wesentlichen null ist, wenn er Über eine lange Periode genommen wird. Das analoge Signal wird mittels eines Tiefpaßfilters 12 gebildet.

In einer bevorzugten Ausführungsform des Kodeumsetzers 100, der bei einem Eingangswert von X_n, einem Gesamtwert von Ί . nach η Additionen und bei einem Wert q_R gegeben ist, der von dem Ausgang auf den Eingang rückgekoppelt wird, kann dieser vorteilhafterweise so ausgelegt werden, daß .Q_n^V ogn/l j/,

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wobei V die Ausgangssignalamplitude und sgn/i -7 das Vorzeichen (negativ oder positiv) von I _,. bedeutet.

Folglich gilt:

^en ^{= x}n -

wobei e der Eingang an dem Digitalintegrator und ^τη ' Vi ^{+ e}n ^ist*

Infolgedessen ergibt sich über eine Dauer von ρ Perioden:

i=n-p+1

ι yⁿ ι 5^{1 n} ι

P /L. ^xi " ρ L·* ^qip

i=n-p+1 i=n-p+1

Die Endgleichung zeigt an, daß der Mittelwert von q über ρ Perioden gleich dem Mittelwert von χ plus einem gewissen Fehlerglied ist. Infolgedessen entspricht der Mittelwert von q den Niederfrequenzkomponenten des Werts x, und der Ausgang des Kodeumsetzers weist das analoge Signal auf, das durch das PCM-Signal dargestellt ist.

Das Verschiebungssignal, das in den Kodeumsetzer 100 zusammen mit dem PCM-Signal eingegeben wird ,hat die Wirkung, daß die Rauschfrequenzanteile des Kodeumsetzersignals modifiziert werden. Wenn der Fall ohne und mit dem Verschiebungssignal betrachtet wird, werden die Gründe hierfür klar. Wenn kein Verschiebungssignal und ein Nullpegel-Eingangssignal vorliegen, neigt der Kodeumsetzer dazu, gleichmäßig zu schwingen und einen mittleren Nullpegelausgang zu erzeugen, wobei das Schaltrauschen bei der halben Schaltfrequenz mittig eingestellt ist. Ein kleines Eingangssignal wandelt das Schaltmuster etwas ab, wodurch sich ein kleiner mittlerer Ausgangspegel ergibt. Ein

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kleiner Signalpegel wird durch eine seltene Störung des gleichmäßigen Schaltmusters erhalten, was zu niederfrequenten Rauschanteilen führt, welche in dem Signalbasisband vorhanden sind und welche ohne weiteres ausgefiltert werden können. Durch Einbringen des Verschiebungssignals werden die niederfrequenten Anteile des Schaltrauschens vermindert, und das Signal/Rauschverhältnis wird bei niedrigen Eingangssignalpegeln verbessert. Die Größe des Verschiebungssignals ist ein Kompromiß zwischen der Neuverteilung des Rauschens und der Verminderung der Spitzensignalamplitude, die verarbeitet werden kann. Der optimale Wert für das Verschiebungssignal weist die Werte V/4 und V/16 auf, und alle übrigen Werte liegen zwischen diesen zwei Grenzwerten.

In Fig.2 ist der Verschiebungsgenerator 15 dargestellt. Das PCM-Signal im Zweier-Komplement ist als die Eingänge a^ bis a₁₃ dargestellt, wobei das Bit a~ die niedrigstwertige Stelle und das Bit a... die höchstwertige Stelle ist.

Der Verschiebungsgenerator führt die Funktion einer Verschiebungsaddition zusammen mit einer automatischen überlauf- feststellung und -begrenzung durch. Seine Arbeitsweise wird am besten dadurch erläutert, daß die Addition einerVerSchiebung betrachtet wird, die aleich V/8 ist. In einer 13 Bit- Binärzahl wird dies durch 0001000000000. Wenn dies zu einem 13 Bit addiert wird, werden die niedrigstwertigen Stellen abis a. nicht beeinflußt, da die ersten neun Stellen des Verschiebungeworts null sind. Nur die vier höchstwertigen Bits a₁₀ bis a₁₃ werden beeinflußt, und eine Addition kann mittels eines 4 Bit-Addierers durchgeführt werden. Der in Fig.2 dargestellte Addierer 162 (SN 74283) schafft mehr Möglichkeiten als für diese Operation erforderlich sind. Im vorliegenden Fall werden die Co- und A? bis A₄- Eingangsanschlüsse verwen det, und die B₁- bis B₄- Anschlüsse sind geerdet. Selbstverständlich kann der Addierer entsprechend ausgelegt sein, um dieselbe Funktion in anderen Anordnungen durchzuführen.

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Das Verschiebungssignal kann ohne Schwierigkeit eingebracht werden, außer wenn die Eingangssignalstellen a..., bis a.Q
0111 sind, was nahe bei dem maximalen positiven Wert von χ
liegt, wenn die Addition eines Verschiebungssignals von
0001000000000 zu einem überlauf führen würde. Das Ausgangswort würde dann 1000 XX .... X sein, was ein negativer Wert ist.(Mit X ist eine "beliebige" Bedingung für den Rest der
Stellen bezeichnet), Diese Möglichkeit kommt vor,wenn ein
0111 Eingang für a*, bis a_1Q zu erwarten ist. Ein NAND-Glied 151 schafft immer einen logischen 1-Ausgang, außer wenn der Eingang 0111 für a₁₃ bis a_1Q ist und dieser logische 1-Eingang dem Co-Eingang des Addierers 162 zugeführt wird, um
eine richtige Verschiebung zu schaffen. Die a₁ bis a_g Stellen gehen unbeeinflußt durch die ODER-Glieder 153 bis 161 hindurch.

Wenn die 0111-Bedingung für a^ bis a_1Q gefühlt wird, wird
der Eingang an dem NAND-Glied 151 1111, und sein Ausgang wird eine logische 0. Der Eingang an dem Co-Anschluß des Addierers 162 ist infolgedessen eine logische 0, und die a.., bis abstellen können unbeeinflußt durch den Addierer hindurchgehen, aber gleichzeitig bringt ein Inverter 152 eine logische 1 an dem Eingang aller ODER-Glieder 153 bis 161 ein, um dadurch die a₁ bis a^-Stellen in eine logische 1 zu ändern. Der Ausgang wird infolgedessen 0111111111111. Dies ist noch positiv. Das bedeutet, daß der Umsetzer überlastet ist, wenn der Eingang statt V 7/8V erreicht, aber dieser Verlust im dynamischen Bereich ist vernachlässigbar, da er äquivalent einer Herabsetzung von etwa 1,16dB bei etwa 6OdB des dynamischen Bereichs ist.

Der Kodeumsetzer 100 ist im einzelnen in Fig.3 dargestellt, wobei das Signal b.. bis b-₃ an die Eingangsanschlüsse einer logischen Addier-Subtrahier-Einrichtung 120 angelegt wird.
Die ankommende PCM-Information wird in einem Register 130 akkumuliert bzw. gespeichert, welches mit einer Frequenz taktgesteuert wird, die ein Vielfaches der Taktfrequenz der PCM-information ist. Die Addier-ZSubtrahier-Einrichtung 120 und

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das Register 130 stellen zusammen einen Digitalintegrator dar. Die Taktfrequenz des Registers 130 beträgt üblicherweise 2,048MHz, was etwa das 256-fache der Taktfrequenz der PCM-Information ist. Das Register 130 speichert die Daten, die mittels der Addier-/Subtrahier-Einrichtung 120 dargestellt sind, für ein Taktintervall und leitet die gespeicherte Information der Addier-/Subtrahier-Einrichtung zurück, um sie zu der Eingangsinformation zu addieren, die zu diesem Zeitpunkt an der Addier-/Subtrahier-Einrichtung 120 dargestellt ist. Die Addier-/Subtrahier-Einrichtung 120 und das Register 130 speichern die ankommende PCM-Information bei der Taktfrequenz des Registers 130 und die Information, welche eine niedrigstwertige Ziffernstelle b. und eine höchstwertige Ziffernstelle b₁₃ hat, wird zu der Ziffernstelle b^ addiert, die mittels eines Inverters 122 invertiert ist und welche an den Eingang A₁₄ der 14-ten Stufe wieder bei der Taktfrequenz des Registers angelegt wird. Die Ziffernstelle b..* bildet das Ausgangssignal des Umsetzers. Die höchstwertige Ziffernstelle b.3 des PCM-Signals wird vor dem Anlegen an die Addier-VSubtrahier-Einrichtung 120 invertiert.

In Fig.6 ist die logische Situation in der Arbeitsweise des Kodeumsetzers 100 dargestellt, welcher die Addier-/Subtrahier-Einrichtung 120 und das Register 130 sowie zwei Inverter 121 und 122 aufweist. In Fig.6 ist der Bereich e, der Eingang an dem Digitalintegrator, der aus χ bis q abgeleitet ist, als die volle Höhe AB des Rechtecks ABCD dargestellt, wobei dieser Bereich (m + 1) Bits entspricht, wenn der Bereich von χ m Bits ist. Der Bereich von χ ist folglich als eine Höhe EH dargestellt, die symmetrisch in dem Rechteck ABCD enthalten ist.

Wegen des Werts v, der verwendet wird, kann die Binärzahl x_n~°._n au8 dem invertierten Vorzeichen von I _., dem invertierten Vorzeichen von χ und den b₁ bis b₁₃-Bit8 von χ gebildet werden, was zu dem verhältnismäßig einfachen, in Fig.3 dargestellten, logischen Syrtem führt, das die Berechnung von x -q_n bewirkt,

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ohne daß eine vollständige Subtraktion notwendig ist. Der Wert χ ist durch eine Zweier-Komplementzahl m (=13) Bits in der Länge dargestellt, wobei -2^m~¹ χ 2^m~¹- 1 gilt. Ein positiver Wert von χ kann als -2^m~ + y dargestellt werden, wobei y eine Binärzahl (m - 1) Bits lang ist und y einen Wert hat, der gleich den (m - 1) niedrigstwertigen Bits von χ ist. Es gibt infolgedessen vier mögliche Kombinationen der Vorzeichen von χ und q. Diese vier möglichen Vorzeichenkombinationen sind in Fig.6 dargestellt und sind die folgenden:

(i) χ = 0 + y d.h. χ positiv, und

q - 2^m"¹ d.h. q positiv

Dann wird:

e = χ - q = -2^m"¹ ₊ y
(ii) χ = -2^m"¹ + y d.h. χ negativ, und

q = 2^m~¹ d.h. q positiv

Dann wird:

e = χ - q = -2^m + y
(iii) χ = 0 + y d.h. χ positiv, und

q = -2^m~¹ d.h. q negativ

Dann wird:

e = χ - q = 2"¹"¹ + y (iv) χ = -2^m + y d.h. χ negativ und

q = -2^m~¹ d.h. q negativ

Dann wird:

e=x-q = 0+y

In Fig.4 ist eine mehr ins einzelne gehende Darstellung des Kodeumsetzers wiedergegeben, wobei logische Blöcke verwendet sind, die im allgemeinen als logische Systembausteine verfügbar sind. Die logischen Blöcke 101, 103, 105 und 107 stellen vier 4-Bit-Binäraddierer mit einem schnellen übertrag dar, welche durch die integrierte Schaltung Typ SN 74283 gekennzeichnet sind, und die logischen Blöcke 102, 104, 106 und 108 stellen vier 4-fach Flip-Flops des D-Typs mit einem Löscheingang

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dar, die durch die integrierte Schaltung Typ SN 74175 gekennzeichnet sind. Die vier Addierer, 101, 103, 105 und 107 bilden den Block 120 der Fig.3, und die vier Flip-Flops 102, 104, und 108 bilden den Block 130 der Fig.3. In dieser Ausführung wird das Eingangssignal als 4-Bit-Worte verarbeitet (der maximalen Kapazität jedes Addierers), und ein übertrag wird bei der nächsten Gruppe von höherwertigeren 4-Bit-Worten durchgeführt ,wenn es zweckdienlich ist. Die invertierte Form von I_n wird dadurch erhalten, daß ein Ausgang von einem invertierenden Anschluß (Q_) eines der Flip-Flops des Blocks 108 genommen wird. Die vier 4-Bit-Blnäraddierer 101, 103, 105 und 107 schaffen einen Addierer mit einer Kapazität bzw. einem Fassungsvermögen von 16 Bit, während eine Kapazität von 14 Bit die minimale, erforderliche Kapazität ist, um den in den Figuren dargestellten 13 Bit-Eingang zu verarbeiten. Infolgedessen muß keine Verbindung zu den A3-und A4-Eingängen des Addierers 107 hergestellt sein, aber diese können, wie dargestellt, angeschlossen sein, ohne den Systembetrieb zu beeinflussen.

In Fig.5 sind die logischen Anordnungen in einem kleineren Maßstab ,die in den logischen Elementen 105, 106, 107 und 108 vorgesehen sind, und deren Verbindungsleitungen dargestellt. Die Verbindungsleitungen für die logischen Elemente 101, 102, 103 und 104 sind dieselben wie die für die logischen Elemente 105 und 106. Weitere Einzelheiten der Aufbaukenndaten der logischen Elemente können aus den entsprechenden Datenbüchern der Hersteller erhalten werden.

In Fig.7 ist ein Beispiel der Wortfolgen dargestellt, die in einem digitalen Demodulator gemäß der Erfindung auftreten können. Hierbei sind 5 Bit-Eingangstastwerte in der Darstellung verwendet, so daß die Operationen leichter verfolgt werden können. Der Wert von q kann entweder +16 oder -16 sein, und am Ausgang wird eine logische 1 entnommen, um +16 darzustellen und es wird eine logische 0 entnommen, um -16 darzustellen. Die Folge, die in Fig.7 dargestellt ist, betrifft einen fort-

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laufenden Eingang von +4 (0 0100), was zu einer Ausgangsfolge von 01011011 führt, welche einen Mittelwert von

1/8 /~-16+16-16+16+16-16+16+16+16_7 ergeben kann.

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Dies ergibt folglich -g- = +4. In diesem Fall sind zumindest acht Taktperioden erforderlich, um das Fehlerglied auf null herabzusetzen. Im normalen Betrieb würde der Ausgang über viel mehr als acht Taktimpulse gemittelt.

Eine brauchbare Taktfrequenz für den Kodeumsetzer ist 2,048MHz, was bedeutet, daß der Kodeumsetzer mittels einer MOS-Schaltungstechnik mit hohem Integrationsgrad als eine einzige integrierte Schaltung oder als Teil einer Schaltung mit hohem Integrationsgrad hergestellt werden kann.

Das vorbeschriebene Verfahren und die Einrichtung eignen sich insbesondere für die Umsetzung von linearen pulskodemodulierten Femsprechsignalen in analoge Fernsprechsignale, aber das Verfahren und die Einrichtung können auch verständliche Signale schaffen, wenn sie in Verbindung mit anderen digitalen Signalen verwendet werden.

Die Einrichtung kann auch mit einem herkömmlichen PCM-Signal-Dehner kombiniert werden, welcher vorgesehen ist, um komprimierte PCM-Signale in lineare PCM-Signale zu dehnen, um sie bei der vorliegenden Einrichtung anwenden zu können, und um einen Digital-Analog-Umsetzer mit einer optimalen Wirksamkeit beim Dekodieren einer komprimierten Pulskodemodulation*. In der Praxis hat sich herausgestellt, daß die Verwendung eines Verschiebungssignals ,das V/16 äquivalent ist, beim Umsetzen von Fernsprechsignalen aus einer linearen PCM-Form in eine analoge Form die besten Ergebnisse ergibt, wenn die Taktfrequenz 2,048MHz ist. Der optimale Verschiebungswert kann sich mit der Taktfrequenz ändern. *zu schaffen

Patentansprüche

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Claims

Patentansprüche

1 ./Verfahren und Einrichtung zum Umsetzen von impulskodemodulierter (PCM-)Information in einen Impulsdichtekode, wobei die PCM-Information aus parallelen Worten von m Bits besteht, die in Form eines Zweier-Komplements ausgedrückt sind, dadurch gekennzeichnet, daß

(a) ein Wort der PCM-Information an ein Rechenwerksregister mit mehr als m Stufen gleichzeitig mit einem Signal mit zwei Zuständen angelegt wird, das an mindestens eine Stufe des Rechenwerksregisters angelegt wird für Bits mit einer höheren Wertigkeit als die m Bits des Wortes,

(b) das Signal mit zwei Zuständen entsprechend dem Zustand der einen Stufe des Rechenwerksregisters vor einem Speichervorgang erhalten wird, und der Impulsdichtekode aus dem Zustand der einen Stufe des Rechenwerksregisters erhalten wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Rechenwerksregister (m + 1) Stufen hat, und daß das Signal mit zwei Zuständen durch Invertieren des Ausgangssignals von der (m + 1)-ten Stufe erhalten wird, und daß die Vorzeichenziffernstelle des PCM-Wortes bei Anlegen an das Rechenwerksregister invertiert wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Rechenwerksregister (m + 3) Stufen hat, daß das Signal mit zwei Zuständen durch Invertieren des Ausgangssignals von der (m + 3)-ten Stufe erhalten wird, und daß das Signal mit zwei Zuständen an alle Stufen über der m-ten Stufe angelegt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speiehervorgänge mit dem 256-fachen der Tastfrequenz der PCM-Information .durchgeführtwerden.

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5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein konstantes Verschiebungssignal zu der PCM-Information addiert wird, um eine steuerbare Verschiebung in dem Rauschspektrum hervorzurufen, das in dem Impulsdichtekode-Signal erscheint.
6. Verfahren zum Umsetzen eines PCM-Sianals

von m Bits in einem Zweier-Komplementkode in ein Impulsdichtekode-Signal , insbesondere nach Anspruch 1, dadurch gekennzeichnet, daß wiederholt ein Algorithmus bei jedem PCM-Tastwert durchgeführt wird, wobei der Algorithmus eine Inversion des Vorzeichenbits des PCM-Tastwerts aufweist, damit sich ein modifizierter PCM-Tastwert ergibt, und daß der modifizierte PCIl-Tastwert und das invertierte Vorzeichenbit eines vorherigen Restes von (m + 1) Bits auch in dem Zweier-Komplementkode ,addiert wird, damit sich ein neuer Rest von (m + 1) Bits und ein Ausgangsbit ergibt, das gleich dem Vorzeichenbit des neuen Restes ist, wobei der neue Rest den vorhergehenden Rest für die nächste Durchführung des Algorithmus bildet, und wobei die Folge von Ausgangsbits verwendet wird, um das Impulsdichtekode-Signa.l zu schaffen.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Algorithmus wiederholt bei dem 256-fachen der Tastfrequenz der PCM-Information durchgeführt wird.
8. Einrichtung zum Umsetzen von PCM-Information in einen Impulsdichtekode, wobei die PCM-Information aus Parallelworten von m Bits besteht, die in Form eines Zweier-Komplements ausgedrückt sind, gekennzeichnet durch

(a) ein Rechenwerksregister mit mindestens (m + 1) Stufen;

(b) eine Einrichtung, die auf die Stellenspeicher in der (m ■* 1) ten Stufe des Rechenwerksregisters nach dem unmittelbar vorhergehenden Speichervorgang anspricht, um ein Signal mit zwei Zu ständen zu erzeugen;

>'c) eine Einrichtung, um ein Wort der PCM-Information an die

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m Stufen niedrigerer Wertigkeit des Rechenwerksregisters anzulegen und um gleichzeitig ein Signal in Abhängigkeit von dem Signal mit zwei Zuständen zumindest an die (m + 1)-te Stufe des Rechenwerksregisters anzulegen; und (d) eine Einrichtung, die auf das Signal mit zwei Zuständen anspricht, um einen Impulsdichtekode-Ausgang zu erzeugen, der dem an das Rechenwerksregister angelegten PCM-Informationswort entspricht.
9 . Einrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Einrichtung, um das Wort der PCM-Information an die m Stufen niedrigerer Wertigkeit des Rechenwerksregisters anzulegen, eine Einrichtung zum Invertieren der m-ten Ziffernstelle des PCM-Wortes vor dem Anlegen an das Rechenwerksregister sowie eine Einrichtung aufweist, um das Signal mit zwei Zuständen zu invertieren, das von der (m + 1)-ten Stufe des Rechenwerksregisters erhalten wird.
10.Einrichtung nach einem der Ansprüche 9 oder 10, dadurch gekennzeichnet, daß das Rechenwerksregister eine Anzahl logischer Addierer aufweist, die mit den entsprechenden Registern verbunden sind und entsprechend angeordnet sind, um die erforderliche Systemkapazität zu schaffen.
11. Einrichtung nach einem der Ansprüche 8 bis 10, gekennzeichnet durch eine weitere Summiereinrichtung, die angeordnet ist, um ein festes Verschiebungssignal zu schaffen und über welche beim Betrieb, das PCM-Signal vor dem Erreichen des Rechenwerks durchgelassen wird.

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