DE3641133A1

DE3641133A1 - Integrierte halbleiterschaltungseinrichtung

Info

Publication number: DE3641133A1
Application number: DE19863641133
Authority: DE
Inventors: Tsunehiro Koyama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-12-02
Filing date: 1986-12-02
Publication date: 1987-06-04
Also published as: DE3641133C2; JPS62130553A; JPH0587023B2; US4860065A

Description

Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltungseinrichtung (Halbleiter-IC) und insbesondere auf eine Verbesserung, in der die Übertragungsverzögerungszeit aufgrund von einer parasitären Kapazität in einer TTL-IC-Einrichtung (Transistor-Transistor-Logik) minimiert wird.

Fig. 1 zeigt ein Diagramm einer Invertiererschaltung, wie sie in "Advanced Schottky Family" mit dem Untertitel "ALS and AS Applications" des von Texas Instruments 1984 veröffentlichten Application Report gezeigt ist. Fig. 2A bzw. 2B zeigen eine Draufsicht und eine entsprechende Schnittansicht in der Nähe eines Eingangstransistors in solch einem Inverter, der in M74ALS1034P (Los Nr. 5270P1) von Mitsubishi angenommen ist.

Unter Bezugnahme auf diese Fig. 1, 2A und 2B, in denen die gleichen Bezugszeichen für entsprechende Teile benutzt werden, ist ein PNP-Eingangstransistor 1 gezeigt, der in einem Elementbereich 8 eines N-Types gebildet ist, das auf einem Halbleitersubstrat 15 eines P-Types durch eine Isolationsschicht 16 isoliert ist. Bei diesem PNP-Transistor 1 ist ein Basisbereich 1 a in einer epitaxialen N-Schicht 20 durch eine vergrabene N-Schicht 14 und eine diffundierte N⁺-Schicht 13 mit einem Eingangsanschluß 3 über eine Metallverbindungsleitung 2 verbunden, ein Kollektorbereich 1 b ist mit einem Masseanschluß 4 durch eine Metallverbindungsleitung 17 verbunden und ein Emitterbereich 1 c ist über einen Widerstand 5 mit einem Spannungsversorgungsanschluß 6 durch eine Metallverbindungsleitung 18 verbunden. Eine Schottky-Grenzschicht-Diode (Schottky- Barrieren-Diode, SBD) 7 ist ebenfalls in dem gleichen Elementbereich 8 gebildet. Eine Kathode dieser SBD 7 ist durch die Metallverbindungsleitung 2 zu dem Eingangsanschluß 3 durch den Basisbereich 1 a des PNP-Eingangstransistors 1 verbunden, während eine Anode der SBD 7 durch eine Metallverbindungsleitung 10 mit einem Emitter eines ersten NPN-Transistors 11 verbunden ist und mit einer Basis eines zweiten NPN-Transistors 9. In Fig. 1 ist gezeigt, daß weiterhin ein dritter NPN-Transistor 21 und ein Widerstand 12 vorgesehen sind, während die Metallverbindungsleitung 10 eine Streukapazität 19 verursacht.

Wenn ein logisches "L" einer niedrigen Spannung an den Eingangsanschluß 3 in der obigen Schaltung angelegt wird, wird der PNP-Transistor 1 eingeschaltet und verursacht einen "L"- Strom dadurch. Als Resultat wird jeder der NPN-Transistoren 11, 9 und 21 abgeschaltet. Dabei wird die SBD 7 mit einer Vorwärtsspannung beaufschlagt, und die in dem Basisbereich des zweiten NPN-Transistors 9 und des Streukondensators 19 angesammelte elektrische Ladung wird entladen. Dies macht es leicht, den zweiten NPN-Transistor 9 abzuschalten.

Andererseits, wenn ein logisches "H" einer hohen Spannung an den Eingangsanschluß 3 gelegt wird, wird der PNP-Transistor 1 abgeschaltet. Folglich werden die NPN-Transistoren 11, 9 und 21 der Reihe nach eingeschaltet. Dabei wird es nötig, den parasitären Kondensator 19 bis auf 2V _BE(V _BE: Basisemitterspannung) aufzuladen, so daß der zweite NPN-Transistor eingeschaltet werden kann.

Es ist von der folgenden Gleichung verständlich, daß die Zeit t, die nötig ist, um den parasitären Kondensator 19 aufzuladen, direkt von der Gesamtfläche S der Metallverbindungsleitung 10 abhängt: wobei:
C _o: Kapazität pro Einheitsfläche der Metallverbindungsleitung 10,
I: Emitterstrom des ersten NPN-Transistors 11,
V _IL: Eingangsspannung "L",
V _F: Vorwärtsspannung an der SBD 7.

Wenn der erste und zweite NPN-Transistor 11 und 9 weit entfernt von dem PNP-Eingangstransistor 1 aus gewissen Gründen gebildet sind, wird die Metallverbindungsleitung 10 lang, da die SBD 7 und der PNP-Eingangstransistor 1 in der obigen konventionellen IC-Einrichtung immer in dem gleichen Elementbereich 8 gebildet sind. Dieses resultiert in einer Erhöhung der Gesamtfläche S der Metallverbindungsleitung 10. Wenn daher das Eingangssignal von "L" nach "H" übergeht, wird längere Zeit benötigt zum Aufladen der parasitären Kapazität 19. Dieses bedeutet eine Erhöhung der Übertragungsverzögerungszeit.

Es ist daher Aufgabe der Erfindung, einen TTL-IC vorzusehen, in dem die Übertragungsverzögerungszeit verringert wird, indem die parasitäre Kapazität minimiert wird.

Erfindungsgemäß weist eine IC-Einrichtung, die auf einem P- Typ-Halbleitersubstrat gebildet ist, einen PNP-Eingangstransistor mit einem Emitter und einer Basis, einen ersten NPN- Transistor mit einem Emitter und einer Basis, wobei die Basis des ersten NPN-Transistors mit dem Emitter des PNP-Eingangstransistors durch eine Verbindungsleitung verbunden ist, eine SBD mit einer Anode und einer Kathode, wobei die Anode und die Kathode der SBD mit dem Emitter des ersten NPN-Transistors bzw. der Basis des PNP-Eingangstransistors durch Verbindungsdrähte verbunden sind, und einen zweiten NPN-Transistor mit einer Basis, wobei die Basis des zweiten NPN-Transistors ebenfalls mit der Anode der SBD durch eine Verbindungsleitung verbunden ist, auf; und die Einrichtung ist dadurch gekennzeichnet, daß eine Isolationsschicht zwischen dem PNP-Eingangstransistor und der SBD vorgesehen ist, und daß die Verbindungsleitungen, durch die der Emitter des ersten NPN-Transistors und die Basis des zweiten NPN-Transistors mit der Anode der SBD verbunden sind, kürzer sind als die Verbindungsleitung zwischen der Basis des PNP-Eingangstransistors und der Kathode der SBD.

Da nämlich die SBD getrennt und entfernt von dem PNP-Eingangstransistor und in der Nähe des ersten und zweiten NPN-Transistors gebildet ist, kann die Gesamtfläche der Verbindungsleitungen, durch die der erste und zweite NPN-Transistor mit der SBD verbunden sind, minimiert werden. Als ein Resultat kann die Zeit, die zum Aufladen der parasitären Kapazität aufgrund der Verbindungsleitungen benötigt wird, reduziert werden, und somit kann die Übertragungsverzögerungszeit effektiv minimiert werden. Dieser Vorteil ist besonders hervortretend in einer Eingangsschaltung einer NAND-Logik.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Schaltbild einer Invertiererschaltung;

Fig. 2A und 2B eine Draufsicht und eine entsprechende Schnittansicht in der Nachbarschaft eines Eingangstransistors in einem konventionellen Invertierer;

Fig. 3A und 3B eine Draufsicht und eine entsprechende Schnittansicht in der Nachbarschaft eines Eingangstransistors in einem erfindungsgemäßen Invertierer, und

Fig. 4A und 4B Draufsichten auf einen konventionellen Invertierer bzw. einen erfindungsgemäßen Invertierer.

In allen Figuren werden für die sich entsprechenden Teile die gleichen Bezugszeichen genommen.

Fig. 3A bzw. 3B zeigt eine Draufsicht und eine entsprechende Schnittansicht, die einen Eingangstransistor und eine SBD in einer TTL-IC-Einrichtung nach einer Ausführungsform der Erfindung darstellen.

Wie in den Fig. 3A und 3B gezeigt ist, ist ein PNP-Eingangstransistor 1 in einem Elementbereich 26 von einem N-Typ gebildet. Ähnlich wie in Fig. 2B gezeigt ist, ist ein Basisbereich 1 a durch eine Metallverbindungsleitung 2 mit einem Eingangsanschluß 3 durch eine vergrabene N-Schicht 14 und eine diffundierte N⁺-Schicht 13 verbunden. Auf der anderen Seite ist eine SBD 7 in einem anderen Elementbereich 22 eines N-Types gebildet, der getrennt entfernt von dem Elementbereich 26 durch eine Isolationsschicht 16 gebildet ist. Eine Anode der SBD 7 ist durch eine Metallverbindungsleitung 10 mit einem Emitter eines ersten NPN-Transistors 11 und einer Basis eines zweiten NPN-Transistors 9 verbunden, während eine Kathode der SBD 7 durch die Metallverbindungsleitung 2 mit dem Eingangsanschluß 3 durch eine epitaxiale N-Schicht 23, eine vergrabene N-Schicht 24 und eine diffundierte N⁺-Schicht 25 verbunden ist.

Fig. 4A zeigt eine Draufsicht auf eine konventionelle Einrichtung, die die in Fig. 1 gezeigte Schaltung realisiert, und Fig. 4B zeigt eine Draufsicht auf eine erfindungsgemäße Einrichtung, die die gleiche Schaltung realisiert. Da diese Ausführungsform keinerlei Änderung in dem Schaltungsdiagramm von Fig. 1 beinhaltet, ist die Tätigkeit der in Fig. 4B gezeigten Einrichtung ähnlich zu der in Fig. 4A gezeigten konventionellen Einrichtung.

In der in Fig. 4B gezeigten Einrichtung ist jedoch die SBD 7, die in dem Elementbereich 22 gebildet ist, weit entfernt von dem PNP-Eingangstransistor 1 getrennt, der in dem Elementbereich 26 gebildet ist, und sie kann näher an den ersten und zweiten NPN-Transistor 11 und 9 kommen. Daher kann die Gesamtfläche S der Verbindungsleitung 10 verringert werden, und somit kann die parasitäre Kapazität 19 klein werden. Wenn folglich das Eingangssignal von "L" zu "H" geändert wird und der zweite NPN-Transistor 9 eingeschaltet wird, kann die Ladungszeit der parasitären Kapazität 19 deutlich reduziert werden.

Wenn zum Beispiel die Fläche S der Metallverbindungsleitung 10 von 1080 µm² (S ₀: 180 µm × 6 µm) auf 300 µm² (S ₁: 50 µm × 6 µm) verringert wird, verringert sich die Zeit, die zum Aufladen der Kapazität 19 nötig ist, um Δ t entsprechend der folgenden Gleichung:

In anderen Worten, der zweite NPN-Transistor 9 in der in Fig. 4B gezeigten Ausführungsform kann um 2,2 ns schneller eingeschaltet werden als in der in Fig. 4A gezeigten konventionellen Einrichtung.

Obwohl als Eingangselement 1 in der oben beschriebenen Ausführungsform ein PNP-Transistor genommen wurde, kann ebenfalls eine SBD oder eine PN-Diode anstatt dessen genommen werden.

Claims

1. Integrierte Halbleiterschaltungseinrichtung, die auf einem P-Typ-Halbleitersubstrat (15) gebildet ist, mit:
einem PNP-Eingangstransistor (1) mit einem Emitter (1 c) und einer Basis (1 a),
einem ersten NPN-Tansistor (11) mit einem Emitter und einer Basis, wobei die Basis des ersten NPN-Transistors (11) mit dem Emitter (1 c) des PNP-Eingangstransistors (1) durch eine Verbindungsleitung verbunden ist,
einer Schottky-Grenzschicht-Diode (SBD) (7) mit einer Anode und einer Kathode, wobei die Anode und die Kathode der SBD (7) mit dem Emitter (1 c) des ersten NPN-Transistors (11) bzw. mit der Basis (1 a) des PNP-Eingangstransistors (1) durch Verbindungsleitungen verbunden sind,
und einem zweiten NPN-Transistor (9) mit einer Basis, wobei die Basis des zweiten NPN-Transistors (9) ebenfalls mit der Anode der SBD (7) durch eine Verbindungsleitung verbunden ist, dadurch gekennzeichnet,
daß eine Isolationsschicht (16) zwischen dem PNP-Eingangstransistor (1) und der SBD (7) vorgesehen ist, und
daß die Verbindungsleitungen, durch die der Emitter des ersten NPN-Transistors (11) und die Basis des zweiten NPN-Transistors (9) mit der Anode der SBD (7) verbunden sind, kürzer sind als die Verbindungsleitung zwischen der Basis (1 a) des PNP-Eingangstransistors (1) und der Kathode der SBD (7).