DE3539646A1 - Schaltungsanordnung zum schutz eines als schaltregler arbeitenden pulsgesteuerten halbleiterschalters - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Schutz eines pulsgesteuerten Halbleiterschalters nach dem Oberbegriff des Anspruchs 1.

Für höhere Speisespannungen ausgelegte Halbleiterschalter, insbesondere Transistoren, werden in zunehmendem Maße für die Schaltspeisung von Lasten, vorzugsweise Wechselstromlasten, verwendet. Damit Schalttransistoren stets einwandfrei im sogenannten sicheren Arbeitsbereich ihres Kennlinienfeldes arbeiten können, ist es wichtig, sie durch Schutzschaltungen zu sichern.

Bekannte Schutzschaltungen für Schalttransistoren sind in einfacher Weise aufgebaut. Meistens beschränkt sich die Schutzschaltung auf das Begrenzen von höchst zulässigen Werten der Speisespannung und/oder des Belastungsstroms. Es ist auch nicht ausreichend, etwa den Temperaturanstieg eines Transistors als Maß für die erzeugte Wärme (Verlustleistung) zu überwachen, um zu beobachten, ob eine bestimmte Leistungsgrenze überschritten wird, da der Transistor längt zerstört sein kann, bevor die Außentemperatur geringfügig angestiegen ist. Ferner ist auch nachteilig, die Leistungsbegrenzung in irgendeiner Form analog durchzuführen, da in solchen Fällen der höchstzulässige Leistungswert eines Transistors schnell überschritten werde kann, wobei der Transistor dann entweder zerstört wird oder nicht mehr bestimmungsgemäß arbeitet.

Da Transistoren jedoch schnell durch eine zu große in ihnen in Wärme umgesetzte Verlustleistung zerstört werden können, besteht die wirksamste Sicherung von Transistoren darin, eine nach oben absolut begrenzte Leistungsbegrenzung vorzunehmen.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, beim Speisen von Lasten verwendete Halbleiterschalter, insbesondere Schalttransistoren vor zu großer Verlustleistung, d. h. vor der Zerstörung durch Wärme dynamisch regelnd zu schützen und zu erreichen, daß die Halbleiterschalter auch bei insbesondere durch Störgrößen bedingter Überlast stets im sicheren Arbeitsbereich (SOAR = SAFE OPERATING AREA) arbeiten.

Diese Aufgabe wird durch die im Kennzeichnungsteil des Anspruchs 1 angegebenen Merkmale gelöst.

Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen näher gekennzeichnet.

Die Erfindung gewährleistet, daß die insbesondere zum schaltenden Speisen von Wechselstromlasten verwendeten Halbleiterschalter, vorzugsweise Schalttransistoren, mittels eines Leistungsbegrenzers, der ein Spitzenstrombegrenzungsnetzwerk sowie ein Effektivstrombegrenzungsnetzwerk aufweist, nicht durch zu große Verlustleistung zerstört werden können. Um dies zu erreichen, wird sowohl der Spitzenstrom als auch der Effektivstrom überprüft und wenn nötig jeweils begrenzt.

Das Spitzenstrombegrenzungsnetzwerk ist zur Begrenzung des höchst zulässigen Stroms erforderlich. Fast jede Art von Wechselstromlast weist z. B. sogenannte parasitäre Kapazitäten auf. Namentlich bei Wechselstrommotoren kann diese parasitäre Kapazität große Werte annehmen. Dies hat zur Folge, daß bei Einschaltung einer Wechselstromlast während einer kurzen Zeit ein sehr hoher Spitzenstrom fließen kann. Diese kurze Zeit würde gegebenenfalls ausreichen, um den Transistor zu zerstören.

Ein Effektivstrombegrenzungsnetzwerk ist vorgesehen, um fortlaufend ein Maß für die im Transistor umgesetzte Verlustleistung zu haben, den höchst zulässigen Effektivstrom innerhalb der gewünschten Grenzen zu halten und gegebenenfalls den ihn bedingenden Strom abzuschalten, damit der Schalttransistor abkühlen und weiterhin im sicheren Arbeitsbereich betrieben werden kann. Eine einfache Spitzenstrombegrenzung kann nur das Überschreiten eines Spitzenstroms erkennen, wobei das Ansprechen eines Halbleiterschalters in der Regel erst dann erfolgt, wenn der Spitzenstrom bereits eine gewisse Zeit den zulässigen Grenzwert überschritten hat. Das Effektivstrombegrenzungsnetzwerk kann bereits die sich beim Auftreten von kurzzeitigen Spitzenströmen anbahnende Abweichung des Stroms vom normalen Betriebs-Effektivstrom erkennen, da auch die auf den steilen Impulsflanken der Stör-Spitzenströme liegenden I-dt-Impulse aufintegriert werden und so auf einen Störfall hinweisen.

Der Effektivwert des den Schalttransistor durchfließenden Stroms ist der quadratische Mittelwert desselben und liefert ein quantitatives Maß für die physikalische Wirkung desselben, gemäß

Schaltungsanordnungen zur direkten Erfassung des Effektivwertes arbeiten in bekannter Weise mit Bauelementen, durch die eine mathematische Beschreibung des Spannungs- Effektivwerts nachgebildet wird.

Hierbei wird die Eingangsspannung quadriert, über RC- Teiler integriert und anschließend radiziert.

In einem vorteilhaften, weil einfachen Ausführungsbeispiel der Erfindung wird an einem Tiefpaß-Integrator der arithmetische Mittelwert des Stroms erfaßt.

Da der arithmetische Mittelwert mit dem quadratischen Mittelwert korreliert, stellt er ebenfalls ein Maß für die umgesetzte Leistung dar. Weil der ermittelte Mittelwert aber kleiner als der quadratische Mittelwert ist, wird die am Ausgang des Integrators entstehende Spannung auch zeitlich früher den Grenzwert erreichen. Dies wirkt im Sinne der Aufgabenstellung sicherheitserhöhend.

Die Erfindung soll im folgenden anhand der Zeichnung näher beschrieben und erläutert werden.

Es zeigt:

Fig. 1: Ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung.

Fig. 2: Ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung.

In Fig. 1 ist das Spitzenstrombegrenzungsnetzwerk I und das Effektivstromnetzwerk II der erfindungsgemäßen Schaltungsanordnung blockschematisch dargestellt.

Ein dem Istwert des Spitzenstroms I _S analoges Spannungssignal wird direkt am Meßwiderstand R _M abgegriffen und im Komparator K ₂ mit einer internen, den Sollwert repräsentierenden Referenzspannung verglichen. Die resultierende Regelabweichung steuert das Stellglied S bei I ≦ωτ I _S in den EIN-Zustand bzw. bei I I _S in den AUS-Zustand. Diese Spitzenstrombegrenzung arbeitet aber eigentlich analog, da der Schaltimpuls, der die beim Überschreiten eines Spitzenstroms sich ergebende Regelabweichung repräsentiert, nicht mit unendlich großer Steilheit einsetzt.

Das Effektivstrombegrenzungsnetzwerk arbeitet jedoch als Zweipunkt-Regelschaltung. Hierzu wird der Istwert der Regelgröße Effektivstrom an einem Istwertgeber G erfaßt. In einem Komparator K ₂ wird die Differenz aus einem vorgebbaren Sollwert und dem erfaßten Istwert als Regelabweichung ermittelt, wobei ein als Stellglied S wirkender pulsgesteuerter Halbleiterschalter bei positiver Regelabweichung in den Zustand EIN bzw. bei negativer Regelabweichung in den Zustand AUS gesteuert werden kann. Dies geschieht z. B. mittels einer Schaltlogik L. In einem Zeitformer Z kann die bei Erreichen oder Überschreiten des maximalen Effektivstroms erforderliche Dauer des Sperrsignals so dimensioniert werden, daß der Halbleiterschalter wieder soweit abkühlen kann, daß er weiterhin im sicheren Arbeitsbereich (SOAR) arbeiten kann.

Fig. 2 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung.

An die Anschlußklemmen 1, 2 eines Wechselspannungsnetzes ist eine Wechselstromlast 4 angeschlossen. Um induktive, insbesondere Schaltspannungsimpulse von der erfindungsgemäßen Schaltungsanordnung fern zu halten, ist ein Induktionsspannungsbegrenzungsnetzwerk 19 elektrisch parallel zur Wechselstromlast 4 geschaltet. Da steuerbare Halbleiterventile, wie sie z. B. auch Transistoren darstellen, nur Stromfluß in einer Richtung zulassen und somit typischer Weise Einwegschalter sind, liegt der für die schaltende Speisung von Wechselstromlasten erforderliche Halbleiterschalter 5 im Gleichspannungszweig eines zur Wechselstromlast 4 elektrisch seriengeschalteten Diodenbrückengleichrichters 3. Es wird damit erreicht, daß der durch die Wechselstromlast 4 fließende Wechselstrom als pulsierender Gleichstrom durch den Halbleiterschalter 5 fließt.

Da Transistoren bekanntlich sehr empfindlich gegenüber solchen in ihnen erzeugten Verlustleistungen sind, für welche sie nicht ausgelegt sind, muß gewährleistet sein, daß der Halbleiterschalter 5 stets im sogenannten sicheren Arbeitsbereich arbeiten kann. Hierfür ist eine Leistungsbegrenzungsschaltung zum Schutzes des Halbleiterschalters 5 vorgesehen, die aus einem für sich bekannten Spitzenstrombegrenzungsnetzwerk I sowie einem erfindungsgemäßen Effektivstrombegrenzungsnetzwerk II besteht. Da die in einem Transistor umgesetzte, durch Wärmeerzeugung charakterisierte Verlustleistung proportional zum Quadrat des durchfließenden Stroms ist, wird dieser mittels eines am Meßwiderstand 6 abgreifbaren Spannungsabfalls als Eingangsgröße sowohl für das Spitzenstrombegrenzungsnetzwerk I als auch für das Effektivstrombegrenzungsmeßwerk II erfaßt.

Hinsichtlich des Spitzenstrombegrenzungsnetzwerks I stellt sich am Basis-Emitter-Übergang des ersten NPN- Transistors 8, solange der erste NPN-Transitor 8 sperrt, eine gewisse Referenzspannung ein. Diese beträgt z. B. bei üblichen bipolaren Silizium-Transistoren ca. 0,7 V. Sobald die am Meßwiderstand 6 abgegriffene Spannung den Wert der Referenzspannung überschreitet, wird der erste NPN-Transistor 8 über den Basiswiderstand 7 leitend angesteuert. Wenn der erste NPN-Transistor leitend wird, wird das Potential der mit dem Kollektor des ersten NPN-Transistors 8 verbundenen Steuerelektrode 9 des Halbleiterschalters 5 sofort kleiner, so daß der Halbleiterschalter 5 als Stellglied über seine Steuerelektrode 9 den sowohl durch den Halbleiterschalter 5 als auch durch die Wechselstromlast 4 fließenden Strom begrenzen wird. Wenn als Halbleiterschalter 5 ein schnell schaltender Transistor verwendet wird und die Schaltung im übrigen entsprechend dimensioniert ist, kann ein Ansprechen der Spitzenstrombegrenzung innerhalb von Nanosekunden erreicht werden. Das Spitzenstrombegrenzungsnetzwerk alleine vermag jedoch nicht den Halbleiterschalter 5 gegen zu große Verlustleistungsaufnahme zu schützen.

Das zusätzlich erforderliche Effektivstrombegrenzungsnetzwerk II stellt sicher, daß der Strom durch den Halbleiterschalter 5 auch auf einen effektiven Höchstwert hin überprüft wird. Parallel zum Meßwiderstand 6 ist der Eingang eines Ingegrators 17, 18 gelegt, welcher aus einem RC-Glied in Vierpol-Tiefpaßschaltung besteht. Die einzelnen gepulst am Meßwiderstand 6 anstehenden I-dt- Impulse werden über den Integratorwiderstand 18 dem Integratorkondensator 17 zugeführt. Nach einer gewissen durch Wahl der Zeitkonstante τ = RC vorgebbaren Zeit ist der Ladekondensator 17 vollständig aufgeladen, so daß am Ausgang des Integrators 17, 18 eine bestimmte Spannung ansteht, die ein Maß für den effektiven Strom durch den Halbleiterschalter 5 ist und mit der die Basis- Emitter-Strecke des zweiten NPN-Transistors 16 beaufschlagt wird. Die am Ausgang des Integrators 17, 18 anstehende Signalspannung repräsentiert genaugenommen nur den arithmetischen Mittelwert des Laststroms. Da arithmetischer und quadratischer Mittelwert jedoch über den sogenannten Formfaktor, welcher ein Maß der Kurvenform darstellt, verknüpft sind, wird am Ausgang des Integrators 17, 18 auch ein Maß des Effektivstroms erfaßt. Die Bauelemente sind so dimensioniert, daß genau dann, wenn der Effektivstrom durch den Halbleiterschalter 5 einen bestimmten höchstzulässigen Effektivwert überschreitet, der zweite NPN-Transistor 16 leitend wird, so daß sich ein parallel zur Kollektor-Emitter- Strecke des zweiten NPN-Transistors 16 geschalteter Zeitformerkondensator 15 entladen kann. In diesem Fall wird ein mit dem Kollektor des zweiten NPN-Transistors 16 verbundener erster Eingang eines ersten NAND-Gatters 11 mit einem Null-Signal angesteuert, wohingegen der zweite Eingang des ersten NAND-Gatters 11 ständig mit einem Rechteckimpuls einer mehr als zweifachen Nennfrequenz, sowie konstanten Tastverhältnisses beaufschlagt wird. Am Ausgang des zweiten NAND-Gatters 10 steht in diesem Fall ein Eins-Signal, welches die zusammengeschalteten Eingänge eines ersten NAND-Gatters 11 ansteuert. Das zweite NAND-Gatter 10 wirkt als Inverter, so daß sein Ausgang, der mit der Steuerelektrode 9 des Halbleiterschalters 5 verbunden ist, den Halbleiterschalter 5 sperrend ansteuert. Die Schaltlogik L kann verschieden strukturiert sein; z. B. wäre auch ein AND- Gatter oder ein Mikroprozessor einsetzbar. Da nunmehr der Halbleiterschalter 5 als Stellglied 5 den Strom und damit auch den Effektivstrom durch sich selbst unterbricht, bekommt er Gelegenheit sich abzukühlen. Da andererseits aber nunmehr keine I-dt-Impulse mehr aufintegriert werden, wird der zweite NPN-Transistor 16 sperrend angesteuert. In diesem Fall kann sich der Zeitformerkondensator 15 über den Zeitformerwiderstand 14 aus dem Speisepotential 12 wieder aufladen. Wenn der Zeitformerkondensator 15 genügend aufgeladen ist, wird das zweite NAND-Gatter 11 in einem bestimmten Augenblick wieder umschalten und sofort anschließend auch den Ausgang des ersten NAND-Gatters 11. Folglich steht an der Steuerelektrode 9 wieder ein schaltendes Potential an, wodurch der Rechteckimpuls des Pulsgenerators 13 über das zweite NAND-Gatter 11 und das erste NAND-Gatter 10 den Halbleiterschalter 5 wieder ansteuern kann.

Zeigt sich, daß ein effektiver Strom durch den Halbleiterschalter 5 noch immer einen bestimmten Höchstwert überschreitet, wiederholt sich der zuvor beschriebene geschlossene Wirkungsablauf. Es zeigt sich, daß das Effektivstrombegrenzungsnetzwerk II in der Lage ist, den höchst zulässigen Effektivstrom dynamisch regelnd innerhalb einer bestimmten Bandbreite zu halten. Regelungstechnisch liegt eine Zwei-Punkt-Regelung nebst Haltegliedsteuerung (DIN 19 226, Nr. 11.1, Nr. 8.4.2) vor. Ferner wird unter dem Einfluß einer Störgröße, welche zu einem unzulässig hohen Effektivstrom führt, der Halbleiterschalter 5 nicht nur wie im normalen Betriebszustand mit einer Pulssteuerung ausgesteuert, sondern es wird eine Schwingungspaketsteuerung (DIN 41 750, Teil 2, Nr. 3.4) überlagert. Wenn die Steuerelektrode 9 des Halbleiterschalters 5 sowohl vom Spitzenspannungsbegrenzungsnetzwerk I als auch vom Effektivspannungsbegrenzungsnetzwerk II mit dem Freigabesignal 1 angesteuert wird, schaltet der mittels Pulsgenerator 13 aufgeprägte Rechteckpuls den Halbleiterschalters 5 mit einer vorgegebenen Schaltfrequenz. Dies hat zur Folge, daß auch Spitzenströme durch den Halbleiterschalter 5 mit dieser Frequenz erscheinen. Hat z. B. die Wechselstromlast 4 eine parasitäre Kapazität, wird der Spitzenstrom mit dieser vorgegebenen Frequenz pulsierend durch den Halbleiterschalter 5 fließen. Er kann dies aber nur insoweit, als erstens der vorgegebene Spitzenstrom als auch zweitens der vorgegebene Effektivstrom nicht überschritten wird. Mit der erfindungsgemäßen Schaltungsanordnung nach Fig. 2 kann somit eine Laststromregelung durchgeführt werden.

Es erscheint deutlich, daß die Zeit, die während des Aufladens des Zeitformerkondensators 15 vergeht und welche der Schaltpause des Halbleiterschalters 5 entspricht, genügend lang sein muß, damit der Halbleiterschalter 5 sich wieder abkühlen kann. Dies kann durch Dimensionierung der Zeitkonstanten τ = RC des Zeitformers Z sowie durch Abstimmung auf die Kenndaten des verwendeten Halbleiterschalters 5 erreicht werden. Es ist wichtig, die Abschaltzeit des Halbleiterschalters 5, die über den zweiten NPN-Transistor 16 eingeleitet wird, so ausreichend zu dimensionieren, daß der Halbleiterschalter 5 stets im SOAR-Gebiet betrieben wird. Das SOAR-Gebiet kann grundsätzlich aus dem Kennlinienfeld des verwendeten Halbleiterschalters 5 ermittelt werden. In der Praxis wurde untersucht, wie schnell der zweite NPN- Transistor 16 des Effektivstrombegrenzungsnetzwerks II arbeiten darf. Dies hängt von der Pulsbreite der maximal zu erwartenden Spitzenstromimpulse ab, die durch den Halbleiterschalter 5 und den Meßwiderstand 6 z. B. als Folge des Entladens parasitärer Kapazität der Wechselstromlast 4 fließen. Je größer die parasitäre Kapazität der Wechselstromlast 4 ist, desto größer wird im Verhältnis auch die Pulsbreite der maximalen Spitzenstromimpulse werden. Es muß somit sichergestellt sein, daß der Integrator 17, 18 stets eine Zeitkonstante haben muß, die größer als die genannte Pulsbreite der maximalen Spitzenstromimpulse ist.

• Bezugszeichenliste  1, 2 Wechselspannungs-Anschlußklemmen
   3 Diodenbrückengleichrichter
   4 Wechselstromlast
   5 Halbleiterschalter
   6 Meßwiderstand
   7 Basiswiderstand des ersten NPN-Transistors 8
   8 erster NPN-Transistor
   9 Steuerelektrode des HL-Schalters 5
  10 zweites NAND-Gatter
  11 erstes NAND-Gatter
  12 Speisepotential
  13 Pulsgenerator
  14 Zeitformer-Widerstand
  15 Zeitformer-Kondensator
  16 zweiter NPN-Transistor
  17 Integrator-Kondensator
  18 Integrator-Widerstand
  19 Freilaufnetzwerk
  I Spitzenstrombegrenzungsnetzwerk
  II Effektivstrombegrenzungsnetzwerk
  S Stellglied
  R _M  Meßwiderstand 6
  K ₁ Komparator von I
  K ₂ Komparator von II
  G Ist-Wert-Geber
  Z Zeitformer
  L Schaltlogik

Claims (14)

1. Schaltungsanordnung zum Schutz eines mit seiner Schaltstrecke in einem Laststromkreis liegenden, pulsgesteuerten Halbleiterschalters mit einem Spitzenstrombegrenzungsnetzwerk, das im Steuerkreis des Halbleiterschalters liegt und diesen so steuert, daß der die Schaltstrecke durchfließende Spitzenstrom einen vorgegebenen Grenzwert nicht überschreitet, dadurch gekennzeichnet,
daß neben dem Spitzenstrombegrenzungsnetzwerk (I) ein Effektivstrombegrenzungsnetzwerk (II) dergestalt vorgesehen ist, daß ein Ist-Wert-Geber (G) an einen nachgeschalteten Komparator (K ₂) einen Istwert abgibt, den er aus dem die Schaltstrecke des Halbleiterschalters (5) durchfließenden Laststrom bildet, daß der Komparator (K ₂) den Ist-Werk mit einem vorgebbaren Sollwert vergleicht und ausgangsseitig seinen Schaltzustand ändert, sobald der Laststrom den zulässigen Effektivwert überschreitet,
daß das binäre Ausgangssignal des Komparators (K ₂) einem Zeitformer (Z) zugeführt ist, der über eine Schaltlogik (L) an den Steuerkreis des Halbleiterschalters (5) Sperrimpulse weitergibt, durch welche sich die Dauer der Sperrphasen des gesteuerten Halbleiterschalters (5) soweit erhöht, daß sich der seine Schaltstrecke durchfließende Laststrom auf einen zulässigen Effektivwert reduziert.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß als Halbleiterschalter (5) ein Schalttransistor, vorzugsweise ein Feldeffekttransistor vorgesehen ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß in Serie zur Schaltstrecke des Halbleiterschalters (5) ein Meßwiderstand (6) liegt, und daß der an ihm auftretende Spannungsabfall die Eingangsgröße sowohl des Spitzenstrombegrenzungsnetzwerks (I) als auch des Effektivstrombegrenzungsnetzwerks (II) darstellt.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Ist-Wert-Geber (G) an seinem Ausgang einen dem arithmetischen Mittelwert des Laststroms proportionalen Ist-Wert abgibt und der Formfaktor des Laststroms über die Höhe des Sollwertes und die Dauer der Sperrimpulse berücksichtigt wird.

5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der als Ist- Wert-Geber (G) einen aus Integratorwiderstand (18) und Integratorkondensator (17) bestehenden, als Tiefpaß- Vierpol geschalteten Integrator aufweist, dessen Eingang mit dem am Meßwiderstand (6) abgegriffenen Spannungsabfall beaufschlagt wird und dessen Ausgang an den Eingang des Komparators (K ₂) angeschlossen ist.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Ist-Wert-Geber (G) an seinem Ausgang einen dem Effektivwert des Laststroms proportionalen Ist-Wert abgibt.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Effektivstrombegrenzungsnetzwerk (II) als Komparator (K ₂) einen in Emitter-Schaltung betriebenen zweiten NPN-Transistor (16) aufweist, wobei seine Basis-Emitter-Strecke den Eingang und seine Kollektor-Emitter-Strecke den Ausgang des Komparators (K ₂) darstellt.

8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß am Eingang der Schaltlogik (L) ein AND- oder NAND-Gatter (11) liegt, dessen zweiter Eingang mit den Halteimpulsen vom Ausgang des Zeitformers (Z) und dessen erster Eingang mit den Taktimpulsen eines Pulsgenerators (13) beaufschlagt ist.

9. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Tastverhältnis der vom Pulsgenerator (13) abgegebenen Steuerimpulse über ein Stellglied (S) veränderbar ist, welches ein Stellen des Laststroms ermöglicht.

10. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß der Ausgang des Komparators (K ₂) parallel zu einem Zeitformerkondensator (15) des Zeitformers (Z) geschaltet ist, daß der Zeitformerkondensator (15) über einen zu ihm in Reihe liegenden Zeitformerwiderstand (14) an ein Speisepotential (12) gelegt ist und daß der zweite NPN-Transistor (16) mittels des am Ausgang des Ist-Wert-Gebers (G) anstehenden Ist-Wertes beim Unterschreiten bzw. beim Überschreiten eines maximalen Effektivstroms sperrend bzw. leitend durchgesteuert wird.

11. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Schaltlogik (L) ein erstes NAND-Gatter (11) besitzt, dessen erster Eingang an einem Pulsgenerator (13) liegt und dessen zweiter Eingang mit dem Kollektorpotential des zweiten NPN-Transistors (16) verbunden ist, sowie ein am Ausgang des ersten NAND-Gatters (11) als Inverter geschaltetes zweites NAND-Gatter (10) aufweist, dessen Ausgang die Steuerelektrode (9) des Halbleiterschalters (5) beaufschlagt.

12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, daß am ersten Eingang des ersten NAND- Gatters (11) ständig ein Rechteckpuls ansteht, und daß die Pulsfrequenz mindestens die doppelte Wechselspannungsfrequenz beträgt.

13. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Halbleiterschalter (5) mit seiner Schaltstrecke im Gleichspannungszweig eines mit seinen Wechselspannungsanschlüssen in Reihe zu einer Wechselstromlast (4) liegenden Diodenbrückengleichrichters (3) angeordnet ist.

14. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Halbleiterschalter (5) im Gleichspannungsbetrieb in Reihe zu einer Gleichspannungslast angeordnet ist.