DE3419948A1 - Reception circuit in a data transmission device for audio-frequency data transmission - Google Patents
Reception circuit in a data transmission device for audio-frequency data transmissionInfo
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Abstract
Description
Empfangsschaltung in einer Datenübertragungseinrichtung zur tonfrequenten Datenübertragung Die Erfindung betrifft eine Empfangsschaltung in einer tonfrequenten Datenübertragungseinrichtung gemäß dem Oberbegriff des Patentanspruches 1.Receiving circuit in a data transmission device for audio-frequency Data transmission The invention relates to a receiving circuit in an audio frequency Data transmission device according to the preamble of claim 1.
Bekanntlich sind Textendgeräte der Kommunikationstechnik z.B. Fernschreiber über eine sogenannte Datenübertragungseinrichtung an die zum nächsten Vermittlungsamt führenden Amtsleitung angeschlossen. Derartige Datenübertragungseinrichtung enthalten im wesentlichen eine Sende- und eine Empfangsschaltung, die über einen sogenannten Gabelübertrager mit der bidirektional betriebenen Anschlußleitung verbunden sind. In der Sendeschaltung werden die binären Sendedaten des Fernschreibers in tonfrequente Übertragungssignale umgewandelt und über den Gabelübertrager auf die Anschlußleitung gegeben. Ankommende Übertragungssignale werden vom Gabelübertrager an die Empfangsschaltung gegeben, die diese in binäre Empfangsdaten für den Fernschreiber umwandelt. Sende- und Empfangsschaltung arbeiten im Frequenz-Getrenntlageverfahren, d.h. mit unterschiedlichen Kennfrequenzen, wobei den Sende daten und den Empfangsdaten jeweils zwei Kennfrequenzen zugeordnet sind. Nach den CCITT-Empfehlungen sind für eine Datenübertragung in der Frequenzlage B den Sende daten zwei höhere und den Empfangsdaten zwei tiefere Kennfrequenzen zugeordnet.As is well known, text terminals in communication technology are e.g. teleprinters via a so-called data transmission device to the next exchange leading trunk connected. Such a data transmission device included essentially a transmitting and a receiving circuit, which has a so-called Fork transmitters are connected to the bidirectionally operated connection line. In the transmission circuit the binary transmission data of the teleprinter are converted into audio frequencies Transmission signals are converted and transferred to the connecting line via the fork transmitter given. Incoming transmission signals are sent from the fork transmitter to the receiving circuit given, which converts this into binary received data for the teletype. Send- and receiving circuit operate in the frequency separation method, i.e. with different ones Characteristic frequencies, the send data and the received data each having two characteristic frequencies assigned. According to the CCITT recommendations, data transmission in the Frequency position B the transmit data two higher and the receive data two lower frequencies assigned.
Dabei ist es eine wesentliche Forderung, daß jeweils die Mitten frequenzen des Übertragungssignals zwischen den beiden Kennfrequenzen exakt erkannt werden, und als Flan- ken der binären Empfangsdaten ausgegeben werden. Das erfordert einen aufwendigen Aufbau der Empfangsschaltung.It is an essential requirement that the center frequencies are in each case of the transmission signal can be precisely recognized between the two characteristic frequencies, and as a flan output of the binary received data. That requires a complex construction of the receiving circuit.
Wie allgemein bekannt enthält diese u.a. Verstärker und Filter. Insbesondere die dafür verwendeten Bauteile müssen sehr engen Toleranzanforderungen genügen. Selbst bei Verwendung von besonders zuverlässigen und damit teueren Bauteilen, sind aufwendige Einstell- und Abgleicharbeiten unerläßlich.As is well known, this includes, among other things, amplifiers and filters. In particular the components used for this must meet very tight tolerance requirements. Even when using particularly reliable and therefore expensive components are complex adjustment and adjustment work is essential.
Es ist Aufgabe der Erfindung eine Empfangsschaltung für eine Datenübertragungseinrichtung anzugeben, mit der die Mittenfrequenzen des Übertragungssignals zwischen den Kennfrequenzen exakt erkennbar sind, ohne daß besonders ausgewählte Bauteile verwendet werden müssen und ohne daß ein Abgleich erforderlich ist.The object of the invention is a receiving circuit for a data transmission device specify the center frequencies of the transmission signal between the characteristic frequencies are exactly recognizable without specially selected components having to be used and without an adjustment being necessary.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.This task is carried out in the characterizing part of the claim 1 specified features solved.
Ein Vorteil der erfindungsgemäßen Empfangsschaltung besteht darin, daß einfache und daher billige Kondensatoren mit großen Toleranzen verwendet werden können.One advantage of the receiving circuit according to the invention is that that simple and therefore cheap capacitors with large tolerances are used can.
Im folgenden wird die Erfindung anhand der Zeichnungen erläutert. Dabei zeigen Fig. 1 eine bekannte Datenübertragungseinrichtung, Fig. 2 ein Ausführungsbeispiel einer erfindungsgemäßen Datenübertragungseinrichtung und Fig. 3 eine hierbei verwendete Digitalisierungsstufe, und Fig. 4 die Wirkungsweise eines digitalen Empfangsdatengenerators.The invention is explained below with reference to the drawings. 1 shows a known data transmission device, and FIG. 2 shows an exemplary embodiment a data transmission device according to the invention and FIG. 3 shows one used here Digitization stage, and FIG. 4 shows the mode of operation of a digital received data generator.
Die in Fig. 1 dargestellte bekannte Datenübertragungseinrichtung DU neuerer Art erhält Sendedaten SN von einer Datenquelle DQ und gibt Empfangsdaten EN an eine Datensenke DS ab. Die Da ten quelle DQ und die Datensenke DS sind beispielsweise Bestandteile eines Fernschreibers F.The known data transmission device DU shown in FIG The newer type receives send data SN from a data source DQ and gives receive data EN to a data sink DS. The data source DQ and the data sink DS are for example Components of a telex F.
Die bipolaren Empfangsdaten EN weisen eine Startpolarität SA und eine Stoppolarität SO auf, wobei beispielsweise erstere einen negativen und letztere einen positiven Pegel aufweist.The bipolar received data EN have a start polarity SA and a Stop polarity SO, for example the former being negative and the latter has a positive level.
Die Datenübertragungseinrichtung DÜ enthält eine Sendeschaltung S und eine Empfangsschaltung E, die in Richtung zur Anschlußleitung AL über einen Gabelübertrager GÜ zusammengeschaltet sind. Ein Oszillator OS gibt über einen Frequenzteiler FT einen Takt T an die Sendeschaltung S und die Empfangsschaltung E.The data transmission device DÜ contains a transmission circuit S and a receiving circuit E, which in the direction of the connecting line AL via a Fork transmitters GÜ are interconnected. An oscillator OS gives over a frequency divider FT sends a clock T to the transmitting circuit S and the receiving circuit E.
Die Empfangsschaltung E weist einen Eingangsverstärker EV, ein Empfangsfilter EF, einen Begrenzerverstärker BV, eine Zähleransteuerung ZA mit nachgeschaltetem Zähler Z, einen aktiven Tiefpaß ATP, eine Abtaststufe AS und eine Pegelüberwachung PÜ auf. Am Eingangsverstärker EV, der zur Entkopplung von Gabelübertrager GÜ und Empfangsfilter EF dient, liegt das vom Gabelübertrager GÜ abgegebene, zwischen zwei Kennfrequenzen variierende, sinusförmige Eingangssignal ES an. Das Empfangsfilter EF ist ein passives LC-Filter mit Bandpaßcharakteristik. Es dient dazu, die über den Gabelübertrager GÜ unvermeidlich eingekoppelten Frequenzen der Sendeschaltung S maximal zu bedämpfen und dabei das Eingangssignal ES mit den beiden Kennfrequenzen möglichst wenig zu bedämpfen.The receiving circuit E has an input amplifier EV, a receiving filter EF, a limiter amplifier BV, a counter control ZA with a downstream Counter Z, an active low-pass filter ATP, a sampling stage AS and level monitoring PÜ on. At the input amplifier EV, which is used to decouple the fork transmitter GÜ and The reception filter EF is used, the output from the fork transmitter GÜ lies between two Characteristic frequencies varying, sinusoidal input signal ES. The receive filter EF is a passive LC filter with bandpass characteristics. It is used to get the over the fork transmitter GÜ inevitably coupled in frequencies of the transmission circuit S to attenuate maximally and thereby the input signal ES with the two characteristic frequencies to attenuate as little as possible.
Das gefilterte Eingangssignal ES liegt am Begrenzerverstärker BV an, der daraus eine frequenzmodulierte Rechteckwechselspannung RW mit konstanter Amplitude erzeugt.The filtered input signal ES is applied to the limiter amplifier BV, which results in a frequency-modulated square-wave alternating voltage RW with constant amplitude generated.
Die tonfrequente Rechteckwechselspannung RW liegt an der Zähleransteuerung ZA an, an der auch der vom Fre- quenzteiler FT abgegebene Takt T anliegt. Die Zähleransteuerung ZA gibt eine Zählimpulsfolge ZF an den nachgeschalteten Zähler Z, wobei zu jeder Flanke der Rechteckwechselspannung RW eine bestimmte Anzahl von Zählimpulsen abgegeben wird. Der Zähler Z gibt ein frequenzmoduliertes Binärsignal BS ab. Die der logischen Eins entsprechenden Zustände sind hierbei gleichlang, während über die der logischen Null entsprechenden Zustände die Frequenzmodulation erfolgt.The audio-frequency square-wave AC voltage RW is applied to the counter control ZA, at which the friend frequency divider FT delivered clock T is present. The counter control ZA sends a counting pulse sequence ZF to the downstream Counter Z, with a certain number for each edge of the square wave AC voltage RW is emitted by counting pulses. The counter Z outputs a frequency-modulated binary signal BS off. The states corresponding to the logical one are here of the same length, while The frequency modulation takes place via the states corresponding to the logical zero.
Das Binärsignal BS liegt am aktiven Tiefpaß ATP an, der daraus durch Integration der Einzelimpulse eine Gleichspannungskurve GK erzeugt, deren jeweiliger Amplitudenwert der Frequenz des Binärsignals BS und damit der Kennfrequenz des Eingangssignals ES proportional ist.The binary signal BS is applied to the active low-pass filter ATP, which results from it Integration of the individual pulses generates a DC voltage curve GK, the respective Amplitude value of the frequency of the binary signal BS and thus the characteristic frequency of the input signal IT is proportional.
Die Gleichspannungskurve GK liegt an der Abtaststufe AS an, die diese durch Schwellwertabtastung in steilflankige Doppelstromzeichen, d.h. in die Empfangsdaten EN umwandelt. Die Übergänge von positiven zu negativen Stromschritten bzw. umgekehrt entsprechen hierbei jeweils der Mittenfrequenz zwischen den beiden Kennfrequenzen des Eingangssignals ES. Zur Erfüllung dieser Forderung wird der Schwellwert bei der Abtastung entsprechend abgeglichen.The DC voltage curve GK is applied to the sampling stage AS, which this by threshold scanning into steep-edged double stream characters, i.e. into the received data EN converts. The transitions from positive to negative current steps or vice versa correspond in each case to the center frequency between the two characteristic frequencies of the input signal ES. To meet this requirement, the threshold value is at adjusted according to the scanning.
Die Pegelüberwachung PU erhält ihr Eingangssignal vom Begrenzerverstärker BV. Sie gibt an ihrem Ausgang dann ein nicht näher bezeichnetes Signal an die Abtaststufe ASund ein nicht näher bezeichnetes Signal an den Fernschreiber F, wenn der Pegel des Eingangssignals ES unter einen vorbestimmten Wert sinkt. Aufgrund dieses Signals gibt die Abtaststufe AS Empfangsdaten EN mit einer Dauerpolarität, beispielsweise mit der Startpolarität SA an die Datensenke DS.The level monitoring PU receives its input signal from the limiter amplifier BV. At its output it then sends a signal, which is not specified in detail, to the sampling stage AS and an unspecified signal to the teleprinter F if the level of the input signal ES falls below a predetermined value. Because of this signal is the sampling stage AS received data EN with a permanent polarity, for example with the start polarity SA to the data sink DS.
Fig. 2 zeigt ein Ausführungsbeispiel gemäß der Erfindung.Fig. 2 shows an embodiment according to the invention.
Dort sind wiederum einige aus Fig. 1 bekannte Schaltungsblöcke dargestellt. Dies sind im einzelnen der Fernschreiber F mit der Datenquelle DQ und der Datensenke DS, und die Sendeschaltung S in der Datenübertragungseinrichtung DU. Weiter sind die erfindungsgemäße Empfangsschaltung EE und die elektronische Gabelschaltung GS, sowie ein Taktgeber TG, der Takte T1 und T2 an die Empfangsschaltung EE und einen Takt T3 an die Sendeschaltung S abgibt, dargestellt.Some circuit blocks known from FIG. 1 are again shown there. In detail, these are the teletype machine F with the data source DQ and the data sink DS, and the transmission circuit S in the data transmission device DU. Are further the receiving circuit EE according to the invention and the electronic hybrid circuit GS, as well as a clock generator TG, the clocks T1 and T2 to the receiving circuit EE and one Clock T3 outputs to the transmission circuit S, shown.
Der elektronischen Gabelschaltung GS ist beispielsweise durch einen mit 'tDuplexer" bezeichneten, integrierten Baustein realisiert. Dieser dient im wesentlichen dazu, das auf der Anschlußleitung AL ankommende Signal zu verstärken und dabei in Richtung zur Empfangsschaltung EE das Ausgangssignal der Sendeschaltung S zu bedämpfen.The electronic hybrid GS is for example by a The integrated module labeled 'tDuplexer "is implemented in the essential to amplify the incoming signal on the connecting line AL and in the direction of the receiving circuit EE, the output signal of the transmitting circuit S to attenuate.
Die erfindungsgemäße Empfangsschaltung EE enthält einen Tiefpaß TPl, einen Bandpaß BP, einen weiteren Tiefpaß TP2, den aus Fig. 1 bekannten Begrenzerverstärker BV, eine Digitalisierungsstufe DG und einen digitalen Empfangsdatenwandler EW, und die ebenfalls in Fig. 1 bereits erwähnte Pegelüberwachung PU.The receiving circuit EE according to the invention contains a low-pass filter TPl, a band-pass filter BP, a further low-pass filter TP2, the limiter amplifier known from FIG BV, a digitization stage DG and a digital receive data converter EW, and the level monitoring PU, also already mentioned in FIG. 1.
Das von der Gabelschaltung GS abgegebene, zwischen zwei Kennfrequenzen variierende, sinusförmige Eingangssignal ES liegt am Tiefpaß TP 1 an, über den Störungen ausgeblendet werden. Als Tiefpaß TPl kann beispielsweise ein einfaches RC-Glied verwendet werden.The output from the hybrid GS between two characteristic frequencies varying, sinusoidal input signal ES is applied to the low-pass filter TP 1, above the interference be hidden. A simple RC element, for example, can be used as the low-pass filter TP1 be used.
Der Bandpaß BP, an dem der vom Taktgeber TG abgegebene Takt T1 anliegt, ist durch ein sogenanntes Switched-Capacitor-Filter realisiert. Bei diesem Filter sind durch eine äußere Widerstandsbeschaltung und durch die Frequenz des anliegenden Taktes 1 die Filtercharakteri- stik und die Bandgrenzen wählbar. Ein solches Filter ermöglicht enge Toleranzen. Es dient dazu, die restlichen über die Gabelschaltung GS eingekoppelten Frequenzen der Sendeschaltung S auszufiltern.The bandpass filter BP to which the clock T1 emitted by the clock generator TG is present, is implemented by a so-called switched capacitor filter. With this filter are due to an external resistor circuit and the frequency of the applied Cycle 1 the filter characteristics stik and the band limits can be selected. Such a filter enables tight tolerances. It serves to keep the remaining over filter out the hybrid circuit GS coupled frequencies of the transmission circuit S.
Der dem Bandpaß BP nachgeschaltete weitere Tiefpaß TP2 dient zur Unterdrückung der dem Ausgangssignal des Bandpasses BP überlagerten Takt frequenzen. Der weitere Tiefpaß TP2 ist beispielsweise durch ein einfaches RC-Glied realisiert.The further low-pass filter TP2 connected downstream of the bandpass filter BP is used for suppression the clock frequencies superimposed on the output signal of the bandpass filter BP. The other one Low-pass filter TP2 is implemented, for example, by a simple RC element.
Die Kennfrequenzen des Eingangssignals ES liegen am Begrenzerverstärker BV an, der daraus in bekannter Weise eine frequenzmodulierte binäre Rechteckwechselspannung RW erzeugt. Diese liegt zusammen mit dem vom Taktgeber TG abgegebenen Takt T2 an der Digitalisierungsstufe DG an.The characteristic frequencies of the input signal ES are at the limiter amplifier BV on, which results in a frequency-modulated binary square-wave alternating voltage in a known manner RW generated. This is present together with the clock T2 output by the clock generator TG the digitization level DG.
Die Digitalisierungsstufe DG gibt dem Modulationshub der Rechteckwechselspannung RW entsprechende Zahlen, sowie Statusbefehle auf einer Steuer- und einer Datensammelleitung SD ab, von der sie in umgekehrter Richtung Steuerbefehle empfängt.The digitization stage DG gives the modulation swing of the square-wave alternating voltage RW corresponding numbers, as well as status commands on a control and a data bus line SD from which it receives control commands in the opposite direction.
Die Steuer- und Datensammelleitung SD liegt an einem parallelen Eingabebaustein PE des digitalen Empfangsdatenwandlers EW an, der neben diesem Baustein weitere, über einen Bus B verbundene Bausteine eines Prozessorssystems aufweist. Dies sind im einzelnen ein Prozessor P, ein Speicher SP, sowie ein paralleler Ausgabebaustein PA. Von diesem werden die binären Empfangsdaten EN mit einer Start-bzw. Stoppolarität SA, SO an die Datensenke DS gegeben.The control and data bus SD is connected to a parallel input module PE of the digital receive data converter EW, which in addition to this module has other, Having connected via a bus B building blocks of a processor system. these are in detail a processor P, a memory SP, and a parallel output module PA. From this, the binary received data EN with a start or. Stop polarity SA, SO given to the data sink DS.
Die Funktionsweise der Pegelüberwachung PÜ ist aus der in Fig.l dargestellten Empfangsschaltung E bekannt. Das Ausgangssignal der Pegelüberwachung PU liegt bei der in Fig. 2 dargestellten erfindungsgemäßen Empfangsschaltung EE als Statussignal am parallelen Eingabebaustein PE des digitalen Empfangsdatenwandlers EW an.The functioning of the level monitoring PÜ is shown in Fig.l Receiving circuit E known. The output signal of the level monitoring PU is included the receiving circuit according to the invention shown in FIG. 2 EE as a status signal on the parallel input module PE of the digital receive data converter EW on.
In Fig. 3 ist die Digitalisierungsstufe DG dargestellt.The digitization stage DG is shown in FIG. 3.
Sie enthält zwei Verzögerungs-Flip-Flops DFl, DF2, ein Exklusiv-Oder-Verknüpfungsglied ED und einen Zähler Z. An den mit den entsprechenden Symbolen gekennzeichneten Takteingängen der Verzögerungs-Flip-Flops DFl, DF2 und des Zählers Z liegt der vom Taktgeber TG abgegebene Takt T2 an. Am Eingang des ersten Verzögerungs-FlipFlops DF1 liegt die vom Begrenzerverstärker BV abgegebene Rechteckwechselspannung RW an. Der Ausgang des ersten Verzögerungs-Flip-Flops DF1 ist mit einem Eingang des Exklusiv-Oder-Verknüpfungsgliedes ED und mit dem Eingang des zweiten Verzögerungs-Flip-Flops DF2 verbunden. Der Ausgang des zweiten Verzögerungs-Flip-Flops DF2 liegt am anderen Eingang des Exklusiv-Oder-Verknüpfungsgliedes ED an, dessen Ausgang mit einer Unterbrechungsleitung UL verbunden ist. Der Zähler weist Ausgänge AO bis A7, sowie einen Rücksetzbefehlseingang RE auf, der mit einer Rücksetzleitung RL verbunden ist. Die Anschlußleitungen, die mit den niederwertigen Ausgängen AO bis AS des Zählers Z verbunden sind bilden zusammen mit der Unterbrechungsleitung U1 und der Rücksetzleitung RL die Steuer- und Datensammelleitung SD.It contains two delay flip-flops DF1, DF2, an exclusive-OR link ED and a counter Z. At the clock inputs marked with the corresponding symbols the delay flip-flops DFl, DF2 and the counter Z is from the clock TG delivered clock T2. At the input of the first delay flip-flop DF1 is the square-wave alternating voltage RW emitted by the limiter amplifier BV. The exit of the first delay flip-flop DF1 is connected to an input of the exclusive-OR link ED and connected to the input of the second delay flip-flop DF2. The exit of the second delay flip-flop DF2 is at the other input of the exclusive-OR link ED, the output of which is connected to an interruption line UL. The counter has outputs AO to A7, as well as a reset command input RE, which is connected to a Reset line RL is connected. The connecting lines with the lower ones Outputs AO to AS of the counter Z are connected together with the interrupt line U1 and the reset line RL, the control and data bus line SD.
Im folgenden wird die Wirkungsweise der Digitalisierungsstufe DG beschrieben.The operation of the digitization stage DG is described below.
Getriggert durch den Takt T2 erzeugen die Verzögerungs-Flip-Flops DF1 und DF2 sowie das Exklusiv-Oder-Verknüpfungsglied ED aus der Rechteckwechselspannung RW eine Nadelimpulsfolge NF. Hierbei entspricht jeder Impuls dieser Nadelimpulsfolge NF einer ansteigenden oder einer abfallenden Flanke der Rechteckwechselspannung RW. Es wird von einem Zustand ausgegangen, zu dem der Zähler Z zählt. Durch den nächsten Impuls der Nadelimpulsfolge NF auf der Unterbrechungsleitung UL wird an das Prozessorsystem des digitalen Empfangsdatenwandlers EW eine Unterbrechungsan fcrderung gerichtet. Hierdurch wird bewirkt, daß die zu diesem Zeitpunkt an den Ausgängen AO bis AS des Zählers Z abgreifbare Zahl in das Prozessorsystem übernmommen wird. Nach Ausführung der Unterbrechungsanforderung gibt das Prozessorsystem über die Rücksetzleitung RL einen entsprechenden Befehl an den Rücksetzbefehiseingang RE des Zählers Z, wodurch dieser auf den Wert Null zurückgesetzt wird, und ab diesem Wert wieder zu zählen beginnt. In das Prozessorsystem des digitalen Empfangsdatenwandlers EW werden also nacheinander Zahlenwerte eingelesen, die den Impulsbreiten der Rechteckwechselspannung RW entsprechen.Triggered by the clock T2 generate the delay flip-flops DF1 and DF2 as well as the exclusive-OR link ED from the square-wave alternating voltage RW a needle pulse train NF. Each pulse corresponds to this needle pulse sequence NF of a rising or a falling edge of the square-wave alternating voltage RW. It is assumed that the counter Z counts. By the next pulse of the needle pulse train NF on the interruption line UL is an interrupt application to the processor system of the digital receive data converter EW promotion directed. This has the effect that the at this point in time to the A number that can be tapped off at the outputs AO to AS of the counter Z has been transferred to the processor system will. After executing the interrupt request, the processor system transfers the reset line RL sends a corresponding command to the reset command input RE of the counter Z, as a result of which it is reset to the value zero, and from this onwards Value starts counting again. In the processor system of the digital receive data converter EW numerical values are read in one after the other that correspond to the pulse widths of the square-wave alternating voltage RW correspond.
Durch die Auswertung der niederwertigen Ausgänge AO bis A5 des Zählers Z und durch eine hohe Frequenz des Taktes T2 ist es möglich, den Übergang des Eingangssignals ES von einer Kennfrequenz zur anderen und damit die Mittenfrequenz sehr genau zu bestimmen Dies ist auch dadurch möglich, daß der Rücksetzbefehl an den Zähler Z um eine konstante Zeit verzögert ausgegeben wird. Bei beiden Verfahren wird bewirkt, daß die vom Zähler Z abgegebene Zahl durch den um eine konstante Zahl verringerten Inhalt desselben bestimmt ist.By evaluating the lower-value outputs AO to A5 of the counter Z and by a high frequency of the clock T2 it is possible to transition the input signal ES from one characteristic frequency to another and thus the center frequency very precisely This is also possible by sending the reset command to the counter Z. is output delayed by a constant time. Both procedures have the effect of that the number output by the counter Z is reduced by the by a constant number Content of the same is determined.
Im folgenden wird die Wirkungsweise des digitalen Empfangsdatenwandlers EW anhand von Fig. 4 beschrieben. In Fig. 4 sind Zahlen ZO bis ZN dargestellt, die zu den durch die Impulse der Nadelimpulsfolge NF bestimmten Zeitpunkten von den Ausgängen AO bis AS des Zählers Z über die Steuer- und Sammeldatenleitung SD und den parallelen Eingabebaustein PE in das Prozessorsystem des digitalen Empfangsdatenwandlers EW gelesen werden. Durch eine im Prozessor P abgearbeitete Programmschleife wird aus diesen Zahlenwerten ZO bis ZN, die zeitlich nacheinander aufgetragen eine Treppenkurve TK bilden, der Verlauf der Gleichspannungskurve GK berechnet. Diese Gleichspannungskurve GK entspricht der in Fig. 1 dargestellten, Gleichspannungskurve GK, die vom aktiven Tiefpaß ATP (Fig. 1) abgegeben wird. Die Gleichspannungskurve GK wird hierbei beispielsweise durch ein Polynom berechnet, dessen Stützwerte die Zahlen ZO bis ZN gegeben sind. Wenn die Gleichspannungskurve GK zu einem Zeitpunkt t einen vorbestimmten, digitalen Schwellwert SW über- bzw. unterschreitet, so ändert sich die Polarität der am parallelen Ausgangsbaustein PA des digitalen Empfangsdatenwandlers EW abnehmbaren Empfangsdaten EN. In Fig. 4 ist der Fall eingezeichnet, daß zum Zeitpunkt t die Empfangsdaten EN von der Stoppolarität SO zur Startpolarität SA wechseln.The following describes the mode of operation of the digital receive data converter EW described with reference to FIG. 4. In Fig. 4 numbers ZO to ZN are shown, the at the times determined by the pulses of the needle pulse train NF from the Outputs AO to AS of the counter Z via the control and collective data line SD and the parallel input module PE into the processor system of the digital receive data converter EW to be read. By means of a program loop processed in the processor P the end these numerical values ZO to ZN, which are plotted one after the other Form a step curve TK, the course of the DC voltage curve GK is calculated. This DC voltage curve GK corresponds to the DC voltage curve shown in FIG. 1 GK, which is released from the active low-pass ATP (Fig. 1). The DC voltage curve GK is calculated here, for example, by a polynomial, the supporting values of which the Numbers ZO to ZN are given. If the DC voltage curve GK at a time t exceeds or falls below a predetermined digital threshold value SW, so changes the polarity of the at the parallel output module PA of the digital receive data converter EW removable receive data EN. In Fig. 4 the case is shown that at the time t the received data EN change from the stop polarity SO to the start polarity SA.
Durch die Verwendung der Digitalisierungsstufe DG und des digitalen Empfangsdatenwandlers EW in der erfindungsgemäßen Empfangsschaltung EE ist ein exaktes, binäres Signal für die Empfangsdaten EN gewährleistet, wobei dieses hinsichtlich der Lage seiner Flanken exakt und mit großer Konstanz den Anforderungen entspricht.By using the digitization level DG and the digital Receive data converter EW in the receiving circuit EE according to the invention is an exact, binary signal for the received data EN guaranteed, this with regard to the position of its flanks exactly and with great constancy corresponds to the requirements.
Hierdurch ist kein Abgleich nötig.This means that no adjustment is necessary.
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Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19843419948 DE3419948A1 (en) | 1984-05-28 | 1984-05-28 | Reception circuit in a data transmission device for audio-frequency data transmission |
Applications Claiming Priority (1)
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|---|---|---|---|
| DE19843419948 DE3419948A1 (en) | 1984-05-28 | 1984-05-28 | Reception circuit in a data transmission device for audio-frequency data transmission |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3419948A1 true DE3419948A1 (en) | 1985-11-28 |
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ID=6237081
Family Applications (1)
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|---|---|---|---|
| DE19843419948 Ceased DE3419948A1 (en) | 1984-05-28 | 1984-05-28 | Reception circuit in a data transmission device for audio-frequency data transmission |
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|---|---|
| DE (1) | DE3419948A1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2928976A1 (en) * | 1979-07-18 | 1981-02-12 | Standard Elektrik Lorenz Ag | Method for demodulating FSK data trains - using count output comparators for precisely detecting logic level changes |
| DE3121444A1 (en) * | 1981-05-29 | 1982-12-16 | Siemens AG, 1000 Berlin und 8000 München | METHOD AND ARRANGEMENT FOR DEMODULATING FSK SIGNALS |
-
1984
- 1984-05-28 DE DE19843419948 patent/DE3419948A1/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2928976A1 (en) * | 1979-07-18 | 1981-02-12 | Standard Elektrik Lorenz Ag | Method for demodulating FSK data trains - using count output comparators for precisely detecting logic level changes |
| DE3121444A1 (en) * | 1981-05-29 | 1982-12-16 | Siemens AG, 1000 Berlin und 8000 München | METHOD AND ARRANGEMENT FOR DEMODULATING FSK SIGNALS |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8110 | Request for examination paragraph 44 | ||
| 8131 | Rejection |