DE3336555A1 - Verfahren zur rahmensynchronisierung von demultiplexern - Google Patents
Verfahren zur rahmensynchronisierung von demultiplexernInfo
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Description
Deutsche Bundespost 2518 - c? - 3336555
Die Erfindung betrifft ein Verfahren zur Rahmensynchronisierung von Demultiplexern gemäß dem Oberbegriff des
Hauptanspruches.
Solche Verfahren bezwecken die Wiederherstellung des auf dem Übertragungsweg u.U. verlorengegangenen Rahmengleichlaufes
zwischen Sender und Empfänger.
Durch die DE-OS 30 32 193 ist ein Verfahren zur Rahmensynchronisierung
von plesiochronen Demultiplexern in Zeitmultiplexsystemen höherer Ordnung bekannt.
Nachteilig ist jedoch, daß es mit diesem Verfahren nicht möglich ist, für die Rahmensynchronisierung und -wiedergewinnung
bei höheren Bitraten - ab ca. 50 Mbit/s - eine Schaltung mit STTL & FAST-Technik zu realisieren. Wegen
der hohen Geschwindigkeit ist bisher der Einsatz von ECL-Technik mit hohem Leistungsverbrauch notwendig.
Da man bei der STTL & FAST-Technik zur Rahmenwiedergewinnung programmierbare Synchronzähler braucht, liegt
die Einsatzgrenze bisher bei ca. 40 Mbit/s.
Die der Erfindung zugrunde liegende Aufgabe, unter Ver-Wendung
der STTL & FAST-Technik die Taktanpassungsinformationen
aus dem Bitstrom wiederzugewinnen, wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die mit der Erfindung erzielbaren Vorteile bestehen insbesondere darin, daß der Synchronismus des RahmeiBbei
höheren Bitraten in kurzer Zeit wieder hergestellt werden kann.
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Deutsche Bundespost 2518 £^ 3336555
Mit Hilfe von synchronisierten Rahmensteuersignalen werden
aus einem Multiplext>itstrom von 71 Mbit/s zwei Bitströme von 68,750 Mbit/s und 2,048 Mbit/s wiedergewonnen.
Die Erfindung wird anhand von einem in Fig. 1 und Fig. 2
dargestellten Ausführungsbeispiel näher beschrieben.
Es zeigen
Fig. 1 ein Blockschaltbild für die Rahmensynchronisierung
des Demultiplexers,
Fig. 2 die zeitliche Abfolge der Demultiplexer-Rahmensteuersignale.
Fig. 1 zeigt ein Blockschaltbild für die Rahmensynchroni- \
sierung des Demultiplexers und die Rahmenerzeugung. Der I
ankommende Takt T und die Daten D gelangen zur Leitungs- j
anpassung LA. In der Leitungsanpassung LA werden die ]
Daten D in bekannter Weise phasenmäßig so behandelt, daß eine fehlerfreie Übernahme gewährleistet ist. Weiterhin
werden in der Leitungsanpassung LA die Potentiale des Taktes T und der Daten D von ECL-Potential in TTL-Potential
umgewandelt.
In einer Synchronworterkennung SE wird das Synchronwort
erkannt. Sofern kein Yollsynchronismus vorhanden ist, wird mit Hilfe einer Gleichlauferkennung GE der vollsynchrone
Betriebszustand hergestellt. Ein Rahmenzähler RZ erzeugt die Rahmensteuerinformationen für den Demultiplexer.
Nach erfolgter Synchronisierung des Rahmenzählers RZ werden in einem Taktanpassungswortdecodierer TD die Taktanpassungsdaten
für die in der Übertragungsbitrate unterschiedlichen Bitströme oder Kanäle wiedergewonnen. Die Synchronisierung
verläuft nach dem in der CCITT-Empfehlung Nr. G 732 angegebenen
Übergangsdiagramm. Nach drei hintereinander richtig erkannten Synchronworten wird das System als· vollsynchron
angenommen.
Deutsche Bundespost 2518 ^ 3336555
Hat der Demultiplexer nach dem vollsynchronen Zustand im Schieberegister SR nur niedrige Pegel L, wird eine
neue Suchlaufphase eingeleitet. In der Gleichlauferkennung GE wird die Bedingung für den vollsynchronen
Zustand geschaffen, damit der Rahmenzähler RZ nicht auf ein in den Daten D vorgetäuschtes Synchronwort synchronisiert
wird.
Nach Einschaltung des Demultiplexers durch einen Einschaltlöschimpuls
EL, der auf ein Gatter G2 gegeben wird, werden das Schieberegister SR und die Speicher SP1 bis
SP4 gelöscht. Bei den Ausgängen Q der Speicher SP1 bis
SP4 stehen damit nur niedrige Pegel I an. Bei einem erkannten Synchronwort wird in der Synchronworterkennung SE
ein Synchronimpuls "leitung" SPL erzeugt. Dieser Synchronimpuls
"Leitung" SPL löscht über ein Gatter G6 den Rahmenzähler RZ.
Der Synchronimpuls "Leitung" SPL setzt den Speicher SP1.
Damit ändert sich das Potential des Ausgangs Q dieses Speichers SP1 unter Hinzuziehung des Taktes T vom
niedrigen Pegel L zum hohen Pegel H, so daß am Eingang A des Schieberegisters SR ein hoher Pegel H ansteht. Das
Schieberegister SR ist somit für die nachfolgende Informationsübernahme
vorbereitet.
Mit der positiven Planke eines Synchronimpulses "Zentrale" SPZ wird die erste Zelle des Schieberegisters SR
auf den hohen Pegel H gebracht. Damit liegt am Eingang d des Gatters G5 der hohe Pegel H an. Die weitere Schiebebedingung
für das Schieberegister SRwird durch den Anschluß b des Gatters G5 bestimmt. Wenn der Synchronimpuls
"Leitung" SPL und der Synchronimpuls "Zentrale" SPZ zur gleichen Zeit auftreten, wird die Information im Schieberegister
SR nach rechts geschoben. Damit werden die weiteren Zellen des Schieberegisters SR auf hohes Potential H gebracht.
Fehlt der Synchronimpuls "Leitung" SPL, ist also
Deutsche Bundespost 2518 jj-_ 33365
nur der Synchronimpuls "Zentrale" SPZ vorhanden, dann
wird im Schieberegister SR nach links geschoben«
Wenn während des Suchlaufes zweimal hintereinander der
Synchronimpuls "Leitung" SPI vorhanden ist, ist in der ersten und in der zweiten Zelle des Schieberegisters SR
ein hoher Pegel H vorhanden. Fehlt dann beim dritten Suchlauf der Synchronimpuls "leitung" SPI, so wird das
Schieberegister SR über die Gatter G3 und G2 gelöscht. Der Suchlauf beginnt dann erneut. Wird der Synchronimpuls
"leitung" SPI dreimal hintereinander richtig erkannt, ist in den Zellen des Schieberegisters SR ein hoher
Pegel H vorhanden.
Sobald die dritte Zelle des Schieberegisters SR einen hohen Pegel H hat, wird mit Hilfe des Taktes T der vierte
Speicher SP4 gesetzt. Der vollsynchrone Zustand ist somit erreicht. G-leichzeitig werden die übrigen löschbedingungen,
die im Suchlauf möglich sind, durch das Gatter G3 gesperrt. Erst wenn im Schieberegister SR in jeder Zelle ein niedriger
Pegel I vorhanden ist, wird der vollsynchrone Zustand wieder verlassen.
Im Rahmenzähler RZ werden die Steuersignale für den Demultiplexer gewonnen. Mit dem ersten erkannten Synchronimpuls
"leitung" SPL wird der Rahmenzähler RZ in einen Anfangszustand A1 gebracht (Pig.2).
Der erste eingehende Synchronimpuls "leitung" SPI löscht die Zähler Z1 und Z5 und setzt die Speicher SP5 und SP6.
Dadurch wird für den sequenziellen Kreis der Rahmenerzeugung der definierte Anfangszustand A1 hergestellt. Danach
wird durch den Speicher SP5 eine Zwischensynchronisation durchgeführt, um die Zähler Z2, Z3 und Z4 in einen vorprogrammierten
Zustand zu bringen. Diese Einstellung des vorprogrammierten Zustandes der Zähler Z2, Z3 und Z4 erfolgt,
während der diesen übergeordnete Zähler Z1 a=4 Taktperioden abzählt und somit die innere Taktfrequenz T/a
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erzeugt, die die nachfolgenden Zähler Z2, Z3 und Z4 steuert.
Nach Abschluß des Zählvorganges des Zählers Z1 zählt der Zähler Z4 d=3 Taktperioden ab, womit zwölf Taktperioden
erreicht sind (A2 in Fig.2). Der Speicher SP6 schaltet von Zähler Z4 auf die aus den Zählern Z2 und Z3
bestehende Zählkette um und der Zähler Z5 für den Halbrahmen zählt eine erste Taktperiode. Er gibt danach einen
Synchronimpuls "Zentrale" SPZ an die Gleichlauferkennung G-E ab. Der Zähler Z2 zählt b=17 und der Zähler Z3 zählt c=62
Taktperioden. Damit ist ein Halbrahmen hergestellt (A3 in Fig.2).
Nach Ablauf dieses Zählvorganges für den ersten Halbrahmen schaltet der Speicher SP6 um und der Zähler Z4
beginnt erneut d=3 Taktperioden zu zählen (A3 in Fig.2). Der Halbrahmenzähler Z5 wird vom Zähler Z4 erneut angesteuert
und zählt eine zweite Taktperiode und gibt danach einen Impuls TP zur Übernahme der Taktanpassungsinformation
an den Taktanpassungswortcodierer TD ab (A4 in Fig.2). Es folgt erneut der Zählvorgang der Zähler Z2 und Z3
mit b · c = 17 · 62 Taktperioden.
Durch den Impuls TP zur Übernahme der Taktanpassungsinformation
werden in den Speichern SP7 und SP8 die Taktanpassungswörter für die jeweils zugeordneten Kanäle übernommen.
Die Auswertung dieser Taktanpassungswörter für den langsamen (2,048 Mbit/s)-und schnellen (68,75 Mbit/s)-Kanal
geschieht {jeweils in einem von zwei programmierbaren
SpeichernTAL und TAS. Um einen noch störungsfreien Betrieb
aufrecht erhalten zu können, sind maximal zwei Fehler zugelassen.
Meßdaten, die während des Betriebes des Taktanpassungswortcodierers
TD aus den programmierbaren Speichern TAI und TAS genommen werden, machen es durch Vergleichen der drei Aus-
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gänge 1, 2 und 3 der programmierbaren Speicher TAL und TAS
möglich, die jeweilige Fehlerrate festzustellen.
Claims (3)
- Deutsche Bundespost 2518 3336555Verfahren zur Rahmensynchroriisierung von Demultiplexern (3) Patentansprüche[A). Verfahren zur Rahmensynchronisierung von Demultiplexern und zur Wiedergewinnung der Taktanpassungsinformation bei höheren Bitraten in Zeitmultiplexsystemen höherer Ordnung, dadurch gekennzeichnet , " daß die innere Taktfrequenz (T/a), mit der die zur Rahmenbildung erforderlichen Synchronzähler (Z2 bis Z4) gesteuert werden, a mal niedriger als die äußere Taktfrequenz (t) des Zeitmultiplexsystemes ist.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß a ganzzahlig und größer als 1 ist.
- 3. Verfahren nach Anspruch 1 ,"'dadurch gekennzeichnet, daß die Rahmensynchronisierung mit dem"ersten Synchronimpuls "Leitung" (SPL) erfolgt und daß die während des synchronen Zustandes eintreffenden weiteren Synchronimpulse "Leitung" (SPL) unterdrückt werden.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833336555 DE3336555A1 (de) | 1983-10-07 | 1983-10-07 | Verfahren zur rahmensynchronisierung von demultiplexern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833336555 DE3336555A1 (de) | 1983-10-07 | 1983-10-07 | Verfahren zur rahmensynchronisierung von demultiplexern |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3336555A1 true DE3336555A1 (de) | 1985-05-02 |
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ID=6211274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| DE19833336555 Ceased DE3336555A1 (de) | 1983-10-07 | 1983-10-07 | Verfahren zur rahmensynchronisierung von demultiplexern |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE3336555A1 (de) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1983-10-07 DE DE19833336555 patent/DE3336555A1/de not_active Ceased
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