DE3329022C2

DE3329022C2 -

Info

Publication number: DE3329022C2
Application number: DE3329022A
Authority: DE
Inventors: Michael John Cheadle Hulm Cheshire Gb Ratcliffe
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1982-08-14
Filing date: 1983-08-11
Publication date: 1991-08-14
Also published as: ZA835740B; DE3329022A1; AU555620B2; AU1796283A; US4562576A

Abstract

Data storage apparatus consisting of an array of RAM chips, with Hamming code checking for detecting double-bit errors. Address signals are fanned-out to the chips by way of driver circuits. Each driver circuit distributes an address bit to only two columns of chips (or in some case, just one column), so that is one of the driver circuits fails, no more than two chips in each row will be affected. Hence, no more than two bits in any data word will be in error, and this can be detected by the Hamming code.

Description

Die Erfindung bezieht sich auf eine Datenspeichereinrichtung nach dem Oberbegriff des Anspruches 1.The invention relates to a data storage device according to the preamble of claim 1.

Aus der DE-AS 21 53 116 ist eine Datenspeichereinrichtung bekannt, die eine Fehleranzeigeschaltung zum Erkennen von Mehrfach-Bitfehlern aufweist; hierbei wird ein Steuersignal an alle Speichervorrichtungen gegeben, deren jede das Steuersignal in eine Gruppe von Speichervorrichtungen einspeist, die mehrere zu einem Datenwort gehörende Bits enthalten. Eine derartige Datenspeichereinrichtung weist jedoch keine Treiberschaltung zum Einspeisen von Steuersignalen auf.DE-AS 21 53 116 is a data storage device known, the an error display circuit for detecting Has multiple bit errors; this is a control signal given to all storage devices, each of which Control signal into a group of storage devices feeds the several belonging to a data word Bits included. Such a data storage device has however, no driver circuit for feeding control signals on.

Es ist auch bekannt, Datenspeichereinrichtungen mit einer Fehleranzeige- und Korrekturlogik auszurüsten, bei der Hamming-Codes in der Lage sind, Doppel-Bitfehler anzuzeigen sowie Einfach-Bitfehler anzuzeigen und zu korrigieren.It is also known to use data storage devices with a Fault display and correction logic to be equipped with Hamming codes are able to display double bit errors as well as display and correct simple bit errors.

Weiter ist bekannt, Datenspeichereinrichtungen aus einer Anzahl von Speichervorrichtungen, z. B. Speicherchips mit wahlfreiem Zugriff, aufzubauen. Die Chips können beispielsweise auf einer gedruckten Schaltungsplatte angeordnet sein, die Eingangs- und Ausgangsverbindungen für Daten und verschiedene Steuersignale, z. B. Adressenbits, Markiersignale usw. aufweist. Die Steuersignale werden allen Chips parallel zugeführt, und dies macht üblicherweise erforderlich, daß geeignete Treiberschaltungen verwendet werden, um den erforderlichen Ansteuerungsstrom einzuspeisen, damit jedes Steuersignal auf eine Anzahl von Chips wirkt. Bei einer solchen Einrichtung tritt unter anderem das Problem auf, daß dann, wenn eine der Treiberschaltungen fehlerhaft arbeitet, verschiedene Chips einen unrichtigen Ausgang ergeben, was zu Mehrfachfehlern führt, die von der Fehleranzeigelogik nicht aufgezeigt werden können. It is also known that data storage devices from a Number of storage devices, e.g. B. memory chips with random access to build. The chips can, for example be placed on a printed circuit board, the input and output connections for data and various Control signals, e.g. B. address bits, marker signals etc. has. The control signals are parallel to all chips fed, and this usually requires that appropriate driver circuits are used to control the to supply the required control current so that each Control signal acts on a number of chips. At a such a device, inter alia, the problem arises that then if one of the driver circuits is malfunctioning, different chips give an incorrect outcome, which leads to Multiple faults that do not result from the fault display logic can be shown.

Aufgabe der Erfindung ist es, eine Datenspeichereinrichtung vorzuschlagen, die sicherstellt, daß ein fehlerhaftes Arbeiten einer Treiberschaltung nicht zu einem nicht erkennbaren Mehrfachfehler führt.The object of the invention is a data storage device propose that ensures that a faulty A driver circuit does not work to an unrecognizable Multiple errors leads.

Gemäß der Erfindung wird diese Aufgabe mit den Merkmalen des Kennzeichens des Anspruches 1 gelöst. According to the invention, this object is achieved with the features of Characteristic of claim 1 solved.

Weitere Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.Further refinements of the invention are the subject of Subclaims.

Dies bewirkt, daß dann, wenn eine Treiberschaltung fehlerhaft arbeitet, höchstens n Bits in einem gegebenen Datenwort beeinflußt werden und damit irgendwelche Fehler, die sich aus dieser fehlerhaften Arbeitsweise ergeben, von der Fehleranzeigevorrichtung zur Anzeige gebracht werden können.This causes a driver circuit to fail works, influencing at most n bits in a given data word and any errors that result from this result in faulty operation from the fault indicator can be displayed.

Bei einer speziellen Ausführungsform der Erfindung weist die Speichereinrichtung eine Vielzahl von Reihen von Speichervorrichtungen auf, die Bits eines bestimmten Wortes sind alle in der gleichen Reihe gespeichert, und jede Treiberschaltung speist das Steuersignal in nicht mehr als n Speichervorrichtungen in jeder Reihe ein.In a special embodiment of the invention, the Storage device a plurality of rows of storage devices on, the bits of a particular word are all in stored in the same row, and each driver circuit feeds the control signal in no more than n memory devices in every row.

Nachstehend wird die Erfindung in Verbindung mit der Zeichnung anhand eines Ausführungsbeispieles erläutert. Es zeigt:The invention will now be read in conjunction with the drawing explained using an exemplary embodiment. It shows:

Fig. 1 ein Gesamtschaltbild der Speichereinrichtung nach der Erfindung, Fig. 1 is an overall diagram of the memory device according to the invention,

Fig. 2 eine Schaltungsplatte im Detail, und Fig. 2 is a circuit board in detail, and

Fig. 3 die Art und Weise, in der Steuersignale auf Chips auf der Schaltungsplatte verteilt werden. Fig. 3 shows the way in which control signals are distributed to chips on the circuit board.

Nach Fig. 1 weist die Datenspeichereinrichtung einen Datenspeicher 10 mit 512 K individuell adressierbaren Speicherplätzen auf, deren jeder 39 Bits aufnimmt. Die ersten 32 Bits in jedem Speicherplatz stellen ein Datenwort dar, während die übrigen 7 Bits einen Hamming-Code zum Prüfen und Korrigieren der Daten repräsentieren.According to Fig. 1, the data storage means comprises a data memory 10 with 512 individually addressable storage locations K on, each of which receives 39 bits. The first 32 bits in each memory location represent a data word, while the remaining 7 bits represent a Hamming code for checking and correcting the data.

Der Speicher 10 besteht aus drei identischen gedruckten Schaltungsplatten 11, von denen jede einen Speicherabschnitt mit einer Breite von 13 Bits hält. Jede Schaltungsplatte weist dreizehn Dateneingangsanschlüsse 12 mit dreizahn Datenausgangsanschlüssen 14 zur Eingabe und Ausgabe von Daten oder Hamming- Code-Bits auf.The memory 10 consists of three identical printed circuit boards 11 , each of which holds a memory section with a width of 13 bits. Each circuit board has thirteen data input terminals 12 with three tooth data output terminals 14 for input and output of data or Hamming code bits.

Jedes Eingangsdatenwort wird einem Hamming-Code-Generator 15 zugeführt, der den entsprechenden Hamming-Code erzeugt. Dieser Code wird in den Speicher 10 zusammen mit den Daten eingeschrieben. Jedes aus dem Speicher 10 ausgelesene Datenwort wird zusammen mit dem zugeordneten Hamming-Code in eine Prüfschaltung 16 eingeführt. Diese Schaltung ist in der Lage, Doppelbitfehler in einem beliebigen Datenwort anzuzeigen, sowie Einzelbitfehler anzuzeigen und zu korrigieren. In letzterem Fall gibt die Prüfschaltung 16 an, welches Bit fehlerhaft ist, und steuert eine Inverterschaltung 17, so daß das fehlerhafte Bit invertiert und damit korrigiert wird.Each input data word is fed to a Hamming code generator 15 , which generates the corresponding Hamming code. This code is written into the memory 10 together with the data. Each data word read from the memory 10 is introduced into a test circuit 16 together with the assigned Hamming code. This circuit is able to display double-bit errors in any data word, as well as to display and correct single-bit errors. In the latter case, the test circuit 16 indicates which bit is defective and controls an inverter circuit 17 so that the defective bit is inverted and thus corrected.

Die Erzeugung von Hamming-Codes und die Prüfschaltungen sind in der Technik bekannt und somit werden diese Schaltungen hier nicht weiter erläutert.The generation of Hamming codes and the test circuits are in known in the art and so these circuits are here not explained further.

Fig. 2 zeigt eine der Schaltungsplatten 11 im Detail. Die Schaltungsplatte nimmt sechsundzwanzig Speicherchips 20 mit wahlfreiem Zugriff auf, die in zwei Reihen und dreizehn Spalten angeordnet sind. Jeder Chip enthält 256 K individuell adressierbare Bits. Die drei Schaltungsplatten besitzen somit insgesamt neununddreißig Spalten, wobei jede Spalte zwei Chips 20 mit insgesamt 521 K Bit-Speicherplätzen enthält, d. h. ein Bit für jedes Wort. Die Bits eines jeden Datenwortes (und die Hamming- Bits) sind über die Spalten verteilt, und zwar jeweils ein Bit eines jeden Wortes pro Spalte. Die Bits eines bestimmten Wortes sind alle in der gleichen Reihe von Chips vorhanden. Fig. 2 shows one of the circuit boards 11 in detail. The circuit board houses twenty six random access memory chips 20 arranged in two rows and thirteen columns. Each chip contains 256 K individually addressable bits. The three circuit boards thus have a total of thirty-nine columns, each column containing two chips 20 with a total of 521 K bit memory locations, ie one bit for each word. The bits of each data word (and the Hamming bits) are distributed over the columns, one bit of each word per column. The bits of a particular word are all in the same row of chips.

Jeder Dateneingangsanschluß 12 ist über eine Treiberschaltung 21 mit den Dateneingängen der entsprechenden Spalte von Speicherchips 20 verbunden. Die Datenausgänge einer jeden Spalte von Chips 20 sind in einem ODER-Gatter 22 kombiniert und werden über einen Datenausgangspuffer 23 mit dem entsprechenden Anschluß der dreizahn Ausgangsanschlüsse 14 verbunden.Each data input terminal 12 is connected via a driver circuit 21 to the data inputs of the corresponding column of memory chips 20 . The data outputs of each column of chips 20 are combined in an OR gate 22 and are connected to the corresponding connection of the three-tooth output connections 14 via a data output buffer 23 .

Um einen der 256 K Speicherplätze in einem Chip zu adressieren, ist es erforderlich, eine 18-Bit-Adresse einzuspeisen. Diese Adresse wird in die Schaltungsplatte in zwei aufeinanderfolgenden Teilen von 9 Bits über neun Adressenleitungen A0-A8 eingeführt. Diese beiden Teile werden in zwei Adressenregister mit 9 Bits (nicht dargestellt) in jedem Chip durch entsprechende Markiersignale RAS und CAS eingegattert. Die beiden Reihen von Chips haben getrennte RAS-Signale. Dies dient zur Auswahl zwischen den beiden Reihen, so daß eine der beiden 256 K-Hälften des Speichers adressiert wird. Es sind ferner verschiedene andere Steuersignale, z. B. ein Schreibfreigabesignal WE zur Steuerung der Chips 20 vorgesehen, sie werden jedoch nicht beschrieben, da sie zum Verständnis der Erfindung nicht erforderlich sind.In order to address one of the 256 K memory locations in a chip, it is necessary to feed an 18-bit address. This address is introduced into the circuit board in two consecutive parts of 9 bits over nine address lines A 0 -A 8 . These two parts are gated into two address registers with 9 bits (not shown) in each chip by corresponding marking signals RAS and CAS. The two rows of chips have separate RAS signals. This is used to choose between the two rows so that one of the two 256 K halves of the memory is addressed. There are also various other control signals, e.g. B. a write enable signal WE is provided to control the chips 20 , but they will not be described because they are not necessary to understand the invention.

Es gibt somit verschiedene Steuersignale, z. B. die Adressensignale A0 bis A8, das Markiersignal CAS und das Schreibfreigabesignal WE, die auf jeden Chip auf der Schaltungsplatte verteilt werden müssen. Die Fig. 3 zeigt, wie eines der Steuersignale A0 verteilt wird. Die anderen Steuersignale werden in ähnlicher Weise verteilt.There are thus various control signals, e.g. B. the address signals A 0 to A 8 , the marking signal CAS and the write enable signal WE, which must be distributed to each chip on the circuit board. Fig. 3 shows how one of the control signals A distributed 0th The other control signals are distributed in a similar manner.

Das Signal A0 wird über eine Treiberschaltung 30 zugeführt, die einen ausreichend hohen Ausgangsstrom erzeugt, um sieben weitere Treiberschaltungen 31 anzusteuern. Jede dieser Treiberschaltungen 31 verteilt dann das Signal auf zwei Spalten von Chips 20, d. h. auf vier Chips, nämlich zwei in der ersten und zwei in der zweiten Reihe (eine Ausnahme hiervon bildet die letzte der Treiberschaltungen; da die Anzahl von Spalten ungerade ist, wird in diesem Fall das Signal nur auf eine Spalte gegeben). The signal A 0 is supplied via a driver circuit 30 , which generates a sufficiently high output current to drive seven further driver circuits 31 . Each of these driver circuits 31 then distributes the signal to two columns of chips 20 , ie four chips, namely two in the first and two in the second row (an exception to this is the last of the driver circuits; since the number of columns is odd, in this case the signal is given only on one column).

Hieraus ergibt sich, daß jede Treiberschaltung 31 das Signal A0 auf nicht mehr als zwei Chips in jeder Reihe gibt. Wenn somit eine der Treiberschaltungen 31 fehlerhaft arbeitet, werden nicht mehr als zwei Chips in irgendeiner Reihe falsch adressiert und deshalb werden nicht mehr als zwei Datenbits in einem bestimmten Wort fehlerhaft. Somit ist die Hamming-Prüfschaltung 16 stets in der Lage, einen solchen Fehler anzuzeigen.As a result, each driver circuit 31 outputs the signal A 0 on no more than two chips in each row. Thus, if one of the driver circuits 31 malfunctions, no more than two chips in any row are misaddressed and therefore no more than two data bits in a particular word become erroneous. Thus, the Hamming test circuit 16 is always able to indicate such an error.

Der Ausgang der Treiberschaltung 30 und der anderen Schaltungen für die anderen Steuerbits wird auch einer Paritätsprüfschaltung 32 zusammen mit einem Paritätsbit P zugeführt. Diese Schaltung prüft die Richtigkeit der Steuersignale und erzeugt, falls ein Fehler angezeigt wird, ein Paritätsfehlersignal Pf über ein Paritätspufferregister 33. Wenn eine der Treiberschaltungen 30 fehlerhaft arbeitet, wird dies durch die Paritätsprüfschaltung 32 angezeigt.The output of the driver circuit 30 and the other circuits for the other control bits is also fed to a parity check circuit 32 together with a parity bit P. This circuit checks the correctness of the control signals and, if an error is indicated, generates a parity error signal Pf via a parity buffer register 33 . If one of the driver circuits 30 is malfunctioning, this is indicated by the parity check circuit 32 .

Claims

1. A data storage device for storing multi-bit data words, having a plurality of storage devices, each of which has a plurality of individually addressable storage locations, an error display circuit which is capable of displaying n-bit errors in a data word stored in the storage devices, n being larger as one, and with a control signal that is common to all memory devices and is supplied to all memory devices in groups, characterized in that the control signal (A 0 ) is given to all memory devices ( 20 ) via driver circuits ( 31 ), each of which receives the control signal ( A 0 ) feeds into a group of storage devices ( 20 ) which contain no more than n bits belonging to a data word.

2. Data storage device according to claim 1, characterized characterized in that the memory devices memory chips with random access (RAM).

3. Data storage device according to claim 1 or 2, characterized in that the control signal (A 0 ) is a signal of a group of address signals (A 0 -A 8 ) for addressing the memory devices ( 20 ).

4. Data storage device according to one of claims 1-3, characterized in that the error display circuit ( 16 ) is a Hamming code test circuit.

5. Data storage device according to one of claims 1-4, characterized in that the storage devices ( 20 ) are arranged in a plurality of rows, that the bits of a data word are all stored in the same row, and that each driver circuit ( 31 ) the control signal (A 0 ) does not supply more than n memory devices ( 20 ) in each row.