DE3319300C2

DE3319300C2 -

Info

Publication number: DE3319300C2
Application number: DE3319300A
Authority: DE
Inventors: Wolfgang Ing. Schreiber (Grad.), 8029 Sauerlach, De
Original assignee: Messerschmitt Bolkow Blohm AG
Current assignee: Airbus Defence and Space GmbH
Priority date: 1983-05-27
Filing date: 1983-05-27
Publication date: 1988-07-21
Also published as: IT8421094A1; FR2546688B1; GB8413235D0; IT1176210B; GB2142205A; DE3319300A1; FR2546688A1; IT8421094A0; GB2142205B

Description

Die Erfindung betrifft einen Digitalen Pulsweiten-Pulsfrequenzmodulator (PWPF-Modulator).

In der Stabilisierungselektronik vom Raumflugkörpern, z. B. dreiachsenstabilisierten Nachrichtensatelliten, ist es üblich, elektronische Regler einzusetzen, welche nach der Methode der PWPF-Modulation arbeiten, siehe James E. Vaeth IEEE Transactions on Automatic Control, Januar 1965, S. 67-76. Üblicherweise werden eine oder mehrere Schubdüsen kleiner Bauart, in der Regel zwischen 10 und 100 N eingesetzt, um durch gezieltes Einschalten dieser Schubdüsen den Raumflugkörper in der gewünschten stabilen Lage zu halten. Der elektronische Regler muß in der Lage sein, diese Schubdüsen mit höchstmöglicher Genauigkeit und vor allen Dingen unter größtmöglicher Treibstoffeinsparung ein- und auszuschalten. In vielen Fällen wird diese Einrichtung zur Lagestabilisierung eines Raumflugkörpers durch den Einsatz von Schwungrädern unterstützt.

Dem bisherigen Stand der Technik entsprechend, wurden analog arbeitende PWPF-Modulatoren eingesetzt. Ein derartiger analoger PWPF- Modulator hat die in der Fig. 1 dargestellte Regelschleife. Die Nachteile der bisher realisierten, analoger Modulatorform liegen in dessen relativ großer Ungenauigkeit, dem hohen schaltungstechnischen Aufwand bei großen Zeitkonstanten, der Notwendigkeit des Einsatzes vieler diskreter Elemente und seiner Langzeitdrift.

Aus der US-PS 40 15 213 ist ein pulsweitenmodulierter Signalverstärker bekannt. In der dortigen Fig. 1 ist eine Regelschleife abgebildet, welche im Prinzip der oben erwähnten gemäß Fig. 1 gleicht. Demnach gelangt ein Summensignal einer Summationsstelle über einen Integrator zu einem Hysteresekreis mit nachgeschaltetem Verstärker, dessen Ausgangssignal dem Summationsglied subtrakiv aufgeschaltet wird. Das Ausgangssignal wird außerdem einer Last aufgeschaltet. Weiterhin ist aus "Transactions of the ASME", März 1962, Seiten 54- 60, insbesondere aus Fig. 1 auf Seite 54, ein Blockdiagramm bekannt, gemäß welchem ein von einem Sonnensensor stammendes Ablagesignal einer Summationsstelle zugeführt wird, welche noch ein Rückführsignal aufnimmt, wobei das Summensignal einem Schaltverstärker mit Hysterese und oberer und unterer Schaltschwelle zugeführt wird. Das Ausgangssignal dieses Schaltverstärkers wird dann zur Ansteuerung von Korrekturdüsen verwendet und gleichzeitig in einem Rückführzweig einem Integrator zugeführt, dessen Ausgang das erwähnte Rückführsignal für die Summationsstelle liefert. Über die schaltungstechnische Realisierung dieses Blockdiagramms ist nichts näheres ausgeführt.

Der Erfindung liegt die Aufgabe zugrunde, einen digital realisierbaren PWPF-Modulator anzugeben, mit dem alle PWPF-Modulatortypen realisiert werden können, und der mit solchen Bauelementen verwirklicht werden kann, die den Anforderungen in der Raumfahrttechnik, insbesondere auch für kommerzielle Satelliten genügen.

Diese Aufgabe ist gemäß der Erfindung dadurch gelöst, daß als Operationsgröße für den PWPF-Modulator die Eingangsfrequenz verwendet wird, und daß ein Integrator vorhanden ist, der als Vorwärts-Rückwärtszähler die Pulse der Eingangsfrequenz und die Pulse einer Gegenkopplung (Diskriminator) mit unterer und oberer Schaltschwelle addiert bzw. subtrahiert.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen. Von besonderem Vorteil ist neben der universellen Verwendbarkeit dieses digitalen PWPF-Modulators die Möglichkeit, kleinste bis größte Zeitkonstanten zu realisieren, wobei die Genauigkeit nur durch den Aufwand bestimmt wird. Modulatorkennwerte lassen sich äußerst einfach einstellen, digitale und analoge Systeme sind leicht adaptierbar.

Die Erfindung ist anhand der Fig. näher erläutert, wobei zunächst noch einmal der Stand der Technik anhand der Fig. 1 näher dargestellt ist.

Die Figuren zeigen:

Fig. 1 den Stand der Regeltechnik bei der Realisierung eines analogen PWPF-Modulators,

Fig. 2a, 2b, 2c, die möglichen Diskriminatortypen,

Fig. 3a die Realisierung eines Integrators als Vorwärts- Rückwärtszähler,

Fig. 3b das Regelschema für einen digitalen PWPF-Modulator

Fig. 3c das Regelschema für einen Modulator mit parallelem Binäreingang

Fig. 3d eine Pulsratenmultiplizierer

Fig. 3e, 3f Varianten für den Pulsratenmultiplizierer

Fig. 3g den Zusammenhang zwischen oberer und unterer Schwelle

Fig. 4 das Blockschaltbild eines digitalen PWPF-Modulators.

Fig. 5 einen Umsetzer für 2er-Komplement in Ausgangsfrequenz

Fig. 6 einen Umsetzer für Vorzeichen und Betrag in Ausgangsfrequenz.

Fig. 1 zeigt das Regelschema eines analogen PWPF-Modulators. Dieser besteht im wesentichen aus einem Integrator I und einem Diskriminator D sowie einer Summierstelle S, auf die das Ausgangssignal u _a zurückgeführt wird. An dieser Summierstelle S wird ebenfalls das Eingangssignal u _e aufgeschaltet. Das nach der Summation entstehende Signal ist mit u _x bezeichnet, das Ausgangssignal des Integrators I mit u _i. Im Diskriminator sind Schaltschwellen u _{s 0} und u _{s 1} vorhanden. Die Schaltschwelle u _{s 0} kann gleichphasig oder gegenphasig im Verhältnis zur Schaltschwelle u _{s 1} sein, es kann aber auch u _{s 0} = 0 sein. Unter Anwendung dieser Kriterien sind drei Diskriminatortypen möglich, welche in den Fig. 2 a, 2 b, 2 c dargestellt sind. Hierbei ist der Fall u _{s 0} = 0 als Diskriminatortyp A bezeichnet, und die beiden anderen sich ergebenen Diskriminatortypen mit B bzw. C.

Bei diesem analogen PWPF-Modulator ist zunächst nachteilig, daß der ideale Integrator wegen des Offset-Stromes im Operationsverstärker nicht realisiert werden kann. Stattdessen wird in der Regel ein Übertragungsglied erster Ordnung gewählt. Der Fehler kann nur dann relativ gering gehalten werden, wenn die Schwellen im annähernd linearen Bereich liegen. Der relative Fehler aller zeitbestimmten Bauteile wirkt sich jedoch insgesamt sehr ungünstig aus. Besonders große Zeitkonstanten sind nur mit äußerst aufwendigen Methoden realisierbar.

Ausgangsgedanke ist es, den Integrator I mit vorgeschalteter Summierstelle S durch einen Vorwärts-Rückwärtszähler zu ersetzen, wobei als Operationsgröße für den PWPF-Modulator die Eingangsfrequenz f _V herangezogen wird. Es werden die Pulse P _V′ P _R gezählt, wobei analog zum einfachen Zähler gilt:

Z _(t) = ∫(f _V - f _R ) (t) dt = (P _V-P _R ) (t)

daraus folgt die Übertragungsfunktion:

Den regelungsschematischen Zusammenhang zeigt Fig. 3 a. Dort ist mit f _V die Eingangsfrequenz und mit f _R das Signal der noch zu erläuternden Gegenkopplung des PWPF-Molulators dargestellt. Am Ausgang des Integrators 1/S ist der jeweilige Zählerstand Z abnehmbar.

Das Regelschema für einen digitalen PWPF-Modulator ist in Fig. 3 b dargestellt. Der Integrator 1/S mit vorgeschalteter Summierstelle ist ein in Fig. 3 a beschriebenes Grundelement. Der Diskriminator D _i kann durch ein Dekodiernetzwerk realisiert werden, welches die Gegenkopplung f _m steuert. Die Realisierungen werden später beschrieben. Für den analogen Integrator gilt

Für den digitalen Integrator gilt

Hieraus ergibt sich folgende Analogie

Für den digitalen PWPF-Modulator gelten damit die Beziehungen

Es stehen vier Modulatortypen zur Verfügung, die, je nach Problemstellung, zur Anwendung kommen können.

a) Modulator mit Frequenzeingang und frei wählbarer Frequenz
b) Modulator mit Frequenzeingang und vorgegebener Frequenz
c) Modulator mit Binär-Paralleleingang mit 2er-Komplement
d) Modulator mit Binär-Paralleleingang mit Vorzeichen und Betrag

Zu a): Modulator mit Frequenzeingang und frei wählbarer Frequenz

Das Dekodiernetzwerk zur Realisierung des Diskriminators stellt einen hohen Aufwand dar. Es kann entfallen, wenn die obere Schaltschwelle der Zählkapazität des Integrators gleichgesetzt werden kann:

Z _S 1 = Z _max

d. h. wenn die Eingangsfrequenz von außen nicht vorgegeben ist.

Außerdem ist die Pulsbreite t _B ebenso zu erzeugen (s. Fig. 3 g) wenn bei Erreichen der Schaltschwelle Z _s 1 der Zähler auf Z _s 0 zurückgesetzt und durch Vertauschung von dessen V-R-Eingängen wieder aufwärts gezählt wird. Damit entfällt das Dekodiernetzwerk vollständig.

Der Integrator arbeitet bipolar. Sein Zählinhalt ist im Offset-Code zu interpretieren.

Befindet sich der Intergrator im positiven Bereich, wird ihm beim Rücksetzen das 1er-Komplement von Z _s 1 eingeprägt.

An den in Fig. 4 dargestellten Modulator ist die Bedingung geknüpft

f<f _m

Kann dies nicht eingehalten werden, so müssen an Integrator Vorkehrungen getroffen werden, die ein Überlaufen verhindern.

Als Eingangsgrößen für den in Fig. 4 dargestellten Modulator dienen +f und -f. Außderdem wird das Signal f _m der Gegenkopplung, wie in Fig. 3b entnehmbar, aufgeschaltet. Die Eingangsgrößen +f, -f gelangen zu invertierenden UND-Gliedern U₁ bis U₄ mit zwei Eingängen, wobei U₁ und U₃ die positive Eingangsgröße +f und U₂ und U₄ die negative Eingangsgröße -f zugeschaltet bekommen. An den jeweils zweiten Eingängen der UND- Glieder U₁ bis U₄ wird das noch zu erläuternde Ausgangssignal von Flip-Flops aufgeschaltet.

Die Ausgänge der UND-Glieder U₁ bis U₄ gelangen zu zwei invertierenden ODER-Glieder O₁, O₂; hierbei sind der Ausgang der UND-Glieder U₁, U₂ auf das ODER-Glied O₁ und der Ausgang der UND-Glieder U₃, U₄ auf das ODER-Glied O₂ geschaltet. Außerdem wird dem ODER-Glied O₁ das Ausgangssignal eines UND-Gliedes U₅ zugeschaltet. Die beiden Eingangssignale des UND-Gliedes U₅ sind das Signal f _m der Gegenkopplung und das noch zu erläuternde Ausgangssignal eines Flip-Flops F₂. Dem ODER-Glied O₂ wird außerdem das Ausgangssignal eines weiteren UND-Gliedes U₆ zugeschaltet, dessen einem Eingang ebenfalls wie bei dem UND-Glied U₅ das Signal f _m der Gegenkopplung und dessen anderen Eingang das Ausgangssignal eines weiteren Flip-Flops F₄ zugeschaltet wird.

Das Ausgangssignal des ODER-Gliedes O₁ wird dem Vorwärtseingang eines Zählers Z₁ zugeschaltet, das Ausgangssignal des ODER- Gliedes O₂ dem Rückwärtseingang des gleichen Zählers. Außerdem wird das Ausgangssignal des ODER-Gliedes O₁ dem Flip- Flop 2 als Taktimpuls zugeschaltet. Die Anzahl der Zähler Z₁ Z _n ist beliebig und hängt lediglich von der gewünschten Auflösungsgenauigkeit ab. Das Ausgangssignal des ODER-Gliedes O₂ wird dem Flip-Flop F₄ als Taktimpuls zugeschaltet. Darüber hinaus gelangt das Ausgangssignal des ODER-Gliedes O₂ zu vier Exclusiv-ODER-Gliedern. U₉ bis U₁₂, welche je zwei Eingänge aufweisen. Der jeweils zweite Eingang führt ein Signal, das dem Dualcode, beginnend mit 2⁰ usw., entspricht.

Die Ausgänge der Exclusiv-ODER-Glieder U₉ bis U₁₂ sind dem Zähler Z₁ zugeführt. Diese Schaltweise wird in Abhängigkeit von der Anzahl der verwendeten Zähler - in der Regel werden nur zwei Zähler verwendet - fortgesetzt. Der Ausgang des Zählers Z _n gelangt zu Flip-Flops F₁ bzw. F₃ und dient diesen als Taktimpuls. Die Ausgänge der Flip-Flops F₁, F₃ sind mit den I- bzw. K-Eingängen der Flip-Flops F₂, F₄ verbunden. Die I- bzw. die K-Eingänge der Flip-Flops F₁, F₃ werden in diesem Ausführungsbeispiel nicht benötigt.

Der Ausgang des Zählers Z _n gelangt außerdem zu einem UND-Glied U₇, dessen Ausgangssignal dem Zähler Z₁ bzw. Z _n zugeschaltet wird. Der Schaltzustand der Flip-Flops F₁ bis F₄ wird mit der übrigen Schaltung dadurch synchronisiert, daß die Ausgänge der Flip-Flops F₂ und F₄ wieder auf die Flip- Flops F₁ bis F₄ zurückgeschaltet werden. Außderdem wird der Ausgang des Flip-Flops F₄, der gleichzeitig den negativen Ausgang des PWPF-Modulators darstellt, dem UND-Glied U₆ zugeschaltet, während der Ausgang des Flip-Flops F₂, der gleichzeitig den positiven Ausgang des PWPF-Modulators darstellt, dem UND-Glied U₅ aufgeschaltet wird. Schließlich wird der den beiden vorgenannten Ausgängen jeweils entgegengesetzt polarisierte Ausgang der Flip-Flops F₂, F₄ auf ein UND-Glied U₈ geschaltet, dessen Ausgang den jeweils zweiten Eingängen der UND-Glieder U₁, U₄ direkt und der UND-Glieder U₂, U₃ nach Inversion zugeführt ist.

Die Schaltung aus den Exclusiv-ODER- Gliedern U₉ bis U₁₂, entsprechend weitergeschaltet, wenn mehr als ein Zähler verwendet wird, dient der Darstellung der unteren Schaltschwelle Z _{s 0}.

Zu b): Modulator mit Frequenzeingang und vorgegebener Frequenz

Die Bedingung Z _{s 1} = Z _max kann bei vorgegebener Eingangsfrequenz nicht eingehalten werden, daher muß Z _{s 1} auscodiert werden, im übrigen bleibt das Prinzip wie unter a) geschildert erhalten. Anwendung hierfür ist die Ankoppelung an Regler, welche nach ähnlichem Prinzip arbeiten.

Zu c): Modulator mit Binär-Paralleleingang mit 2er-Komplement

Durch Vorschalten eines Pulsraten-Multiplizierers an die hier bereits beschriebenen Modulatoren kann die Anpassung an eine parallele Schnittstelle erfolgen.

Liegt also das zu modulierende Signal digital vor, z. B. bei Abtastregelung über Rechner, so ist die Adaption wie in Fig. 3 c dargestellt.

gelten folgende Beziehungen:

Verwendet wird ein Pulsraten-Multiplizierer π. Dieser stellt eine sequentielle Logik dar (siehe Fig. 3 d), deren Ausgangspulsrate f _a gleich der mit einem Wert (n/M) multiplizierten Eingangspulsrate f _e ist. M ist schaltungsbedingt und ist eine Zahl auf der Basis 2, und es gibt n<M. Demnach ist

Die Zeitfunktion

führt zur Übertragungsfunktion

Der Pulsraten-Multiplizierer ist damit als P-Glied einsetzbar (n = konst., s. Fig. 3 e).

Für die Verwendung im Zusammenhang mit dem Integrator ist interessant

Dies führt zu einem weiteren P-Glied mit f _e = konst. = f _k s. Fig. 3 f.

Für die Binär-Frequenzumsetzung (siehe Fig. 3 c und 4) wird ein Pulsraten-Multiplizierer π als P-Glied vorgeschaltet, siehe Fig. 5. Das MSB steuert die Ausgangsfrequenz +f _a bzw. -f _a. Bei der Darstellung im negativen Bereich wird das 2er Komplement des Ausgangspulszuges des Pulsraten-Multiplizierers π gebildet. Wenn der Pulsraten-Multiplizierer einen Puls erzeugt, erscheint im f _a-Ausgang kein Puls, und umgekehrt.

Die Ausgänge +f _a, -f _a wirken auf die Eingänge der Fig. 4.

Im übrigen gilt das für den Modulator mit Frequenzeingang und frei wählbarer Frequenz Gesagte.

Zu d): Modulator mit Binär-Paralleleingang mit Vorzeichen und Betrag

Auch hier ist ein Pulsraten-Multiplizierer als P-Glied vorgeschaltet (siehe Fig. 3 c, 4); hierbei steuert der Betrag die Frequenz und das Vorzeichen den +f bzw. -f-Ausgang (siehe Fig. 6). Die Ausgänge +f, -f stellen wiederum die Eingänge für den Modulator nach Fig. 4 dar.

Claims

1. Digitaler Pulsweiten-Pulsfrequenzmodulator (PWPF-Modulator), gekennzeichnet durch die Verwendung der Eingangsfrequenz (f) als Operationsgröße für den PWPF-Modulator, einen Integrator (1/s), der als Vorwärts-Rückwärtszähler die Pulse der Eingangsfrequenz (f _e ) und die Pulse (f _m ) einer Gegenkopplung (Diskriminator D _i ) mit unterer und oberer Schwelle (Z _S 0 bzw. Z _S 1 ) addiert bzw. subtrahiert.

2. PWPF-Modulator nach Anspruch 1, dadurch gekennzeichnet, daß die obere Schwelle (Z _S 1 ) des Diskriminators (D _i ) gleichgesetzt wird der maximalen Zählkapazität (Z _max ) des Integrators (1/s).

3. PWPF-Modulator nach Anspruch 1, mit Paralleleingang, dadurch gekennzeichnet, daß ein Pulsraten- Multiplizierer (π ) dem OWPF-Modulator vorgeschaltet ist.

4. PWPF-Modulator nach Anspruch 3, dadurch gekennzeichnet, daß ein 2er Komplement (LSB, MSB) in zwei entsprechend komplementäre Ausgangsfrequenzen (+fa, -fa) umgesetzt wird, welche als Eingänge für den Modulator dienen (Fig. 5).