DE3280405T2

DE3280405T2 - Schaltungsanordnung zur gewinnung oder wiederherstellung von rahmensynchronisiersignalen.

Info

Publication number: DE3280405T2
Application number: DE8282111144T
Authority: DE
Inventors: Hiroshi Ogawa
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-12-08
Filing date: 1982-12-02
Publication date: 1992-12-10
Anticipated expiration: 2002-12-03
Also published as: DE3280405D1; ATE77509T1; EP0081757B1; USRE33665E; SG28393G; EP0081757A1; US4620300A; HK81295A; CA1212729A

Description

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zur Gewinnung oder Auffrischung von Rahmensynchronisationssignalen und speziell eine Schaltungsanordnung mit den Merkmalen des Oberbegriffs des Anspruchs 1.
Ein Audio-Signal kann mit Hilfe eines Pulscodemodulations- (PCM)system auf einer Disk digital aufgezeichnet werden. Das Audio-PCM-Signal wird in einem Basisband aufgezeichnet, das nicht das Trägermodulationssystem ist (und z.B. Amplitudenmodulation, Frequenzmodulation oder ähnliches sein kann). Ein Lauflängenbegrenzungscode wurde zur Aufzeichnung des Audio-PCM-Signals auf einer Disk verwendet. In einem Lauflängenbegrenzungscode liegt zwischen zwei Daten eine minimale Übergangszeitdauer Tmin, um die Effizienz der Aufnahme zu erhöhen, (wobei Tmin die minimale Anzahl von aufeinanderfolgenden Bits des gleichen Typs ist). Eine maximale Übergangszeitdauer Tmax zwischen zwei Daten wird gekürzt, so daß die vom Wiedergabegerät durchgeführte Selbsttaktung leicht ausgeführt wird, (wobei Tmax die maximale Anzahl aufeinanderfolger Bits des gleichen Typs ist).
Das Digitalsignal wird fortlaufend in eine Anzahl von Blöcken oder Rahmen unterteilt, so daß die Fehlerkorrektur und andere Verfahren einfach durchgeführt werden können. Gewöhnlich wird jeder Datenblock individuell über der Umwandlung von Analogdaten verarbeitet. Auf einer digitalen Audiodisk wird die Länge eines Datenblocks einer Rahmenperiode angeglichen. Jeder Datenblock ist natürlich an seinem Startpunkt mit einem Rahmen- oder Blocksynchronisationssignal versehen.
Ein Bitmuster, wie es in dem Lauflängenbegrenzungscode nicht verwendet wird, wird einfach aus dem Rahmensynchronisationssignal der einfachen Detektion wegen ausgewählt. Ein System aus dem Stand der Technik zieht seinen Vorteil aus der Tatsache, daß der Modulationsausgang von zwei maximalen Umwandlungszeitdauern Tmax in dem normalen Modulationsverfahren nicht auftritt, und ein Bitmuster von zwei aufeinanderfolgenden maximalen Umwandlungszeitdauern Tmax als Rahmensynchronisationssignal benutzt. Unter Berücksichtigung des Lauflängenbegrenzungscodes bedeutet das, daß das Rahmensynchronisationssignal während der ersten maximalen Umwandlungszeitdauer Tmax aus einer ersten Zeitdauer von aufeinanderfolgenden "1"-en gebildet wird, gefolgt von einer zweiten Zeitdauer von aufeinanderfolgenden "0"-en während der nächsten maximalen Umwandlungszeitdauer Tmax.
Das Rahmensynchronisationssignal wird allerdings nicht immer richtig erkannt und verarbeitet. Entsprechend ist eine Kompensationsschaltung zum Kompensieren eines nicht richtig erkannten und/oder verarbeiteten Rahmensynchronisationssignal in einem Wiedergabegerät allgemein vorhanden.
Die Kompensationsschaltung im Wiedergabegerät muß sich einer Anzahl von verschiedenen Fehlerarten anpassen. Zum Beispiel kann ein Rahmensynchronisationssignal durch einen Kratzer oder ähnliches auf der Oberfläche der Disk vergessen oder weggefallen sein. Ein anderes Beispiel kann eine Impulsform, die dem Rahmensynchronisationssignal sehr ähnlich ist, in dem wiedergegebenen Signal erscheinen. Solch ein Digitalsignal kann fehlerhaft als ein Rahmensynchronisationssignal erkannt werden, mit dem Ergebnis, daß darauffolgende Datenverarbeitungsoperationen fehlerhaft ausgeführt werden. Als drittes Beispiel wäre zu nennen, daß das Rahmensynchronisationssignal nicht erkannt werden kann, falls der digitale Audiodisk-Spieler in einem Suchmodus, um den Beginn eines Audiosignals zu erhalten betrieben wird. Vorzugsweise sollte das Rahmensynchronisationssignal sofort nach Beendigung des Suchmodus identifiziert werden, so daß das Audiosignal richtig im normalen Wiedergabemodus wiedergegeben werden kann. Als ein viertes Beispiel kann die Rahmenperiode für die digitalen Daten variieren.
Herkömmliche Kompensationschaltungen zur Benutzung in Widergabegeräten beanspruchen einen Speicher, der mit hoher Geschwindigkeit arbeitet. Eine Majoritätslogikschaltung wird zum Erkennen der Rahmensynchronisationssignale ebenfalls verwendet. In einer solchen Majoritätslogikschaltung können die zweifelhaften Rahmensynchronisationsimpulse nicht wieder entfernt werden, falls ein zweifelhafter Rahmensynchronisationsimpuls wiederholt an der gleichen Stelle jeder Rahmenperiode auftritt.
Wiedergabegeräte für digital aufgezeichnete Signale verwenden allgemein eine Steuerschaltung zum Steuern der Rotationsgeschwindigkeit der Disk. Eine Geschwindigkeitssteuerschaltung steuert große Abweichungen in der Geschwindigkeit der Disk. Eine Phasensteuerschaltung steuert kleine Abweichungen in der Geschwindigkeit der Disk, da sie einen begrenzten Nachziehbereich aufweisen. Die Phasensteuerschaltung kann deshalb nicht in Betrieb gehen, solange die Geschwindigkeit der Disk nicht ungefähr von der Geschwindigkeitssteuerschaltung eingestellt wurde. Entsprechend muß die Geschwindigkeit der Disk vor dem Zuschalten der Phasensteuerschaltung mit der Geschwindigkeitssteuerschaltung gesichert sein.
Desweiteren ist eine Geschwindigkeitssteuerschaltung für eine Video-Disk bekannt ("Neues aus der Technik" Nr. 1, 15. Feb. 1978, Seite 439). In dieser Schaltung wird ein wiedergegebenes TV-Signal einem Zeilensynchronisationsimpulsdetektor und einem Gatter zugeführt. Ein Decodierer liefert Gatter- oder Steuersignale an ein Gatter. Solange die Frequenz des detektierten Zeilensynchronisationsimpulses nicht mit der des gewünschten Signals übereinstimmt, in anderen Worten, wenn der Zeilensynchronisationsimpuls nicht detektiert wird, liefert der Decodierer ein Steuersignal, so daß das Gatter geöffnet ist, wodurch alle von dem Zeilensynchronisationsimpulsdetektor gelieferten Impulse an den Detektor übertragen werden. Wenn die Frequenzen der aktuellen und der gewünschten Signale übereinstimmen, ist das Gatter normalerweise gesperrt. Es wird nur geöffnet kurz bevor der nächste Zeilensynchronisationsimpuls erwartet wird. Wenn der nächste Zeilensynchronisationsimpuls detektiert wird, wird er dem Detektor zum Phasenvergleich und zur gleichen Zeit einem Zähler zu dessen Nullstellen desselbigen zugeführt, wobei das Gatter geschlossen ist. Davon resultiert, daß das Gatter durch das detektierte Synchronisationssignal geschlossen wird. Deshalb wird das Synchronisationssignal, selbst wenn das korrekte Synchronisationssignal direkte dannach detektiert wird, nicht angepaßt, falls es fehlerhaft detektiert wurde. Nicht nur das synchronisierte Signal wird verzögert, sondern auch die Fensterperiode wird danach verschoben, wenn das Synchronisationssignal nicht detektiert wird, falls das verzögerte interpolierte Synchronisationssignal nicht zum Rücksetzen verwendet wird. Mit der zuvor genannten Steuerschaltung wir jedoch eine Kompensation der Fehler möglich. Falls das Synchronisationssignal fehlt, was in einem Fehler Fall angenommen wird, wird ein Interpolationssynchronisationsimpuls generiert. Die zuvor genannte Steuerschaltung ist jedoch zur Realisation einer einfachen Kompensation von Fehlern, die beim Detektieren von Rahmensynchronisationssignalen auftreten, geeignet.

Aufgaben und Beschreibung der Erfindung

Es ist die Aufgabe der vorliegenden Erfindung, ein Gerät zur Wiedergabe eines digitalen Signals mit einer einfachen Kompensationsschaltung zur Fehlerbehandlung, die beim Detektieren eines Rahmensynchronisationssignals auftreten, anzugeben.
Die zuvor genannte Aufgabe der Erfindung wird durch die Merkmale des Anspruchs 1 gelöst.
An der Schaltung des Anspruchs 1 resultiert der Vorteil, daß es möglich ist, ein Digitalsignal wiederzugeben, welches nicht unter den obengenannten Mängeln des Standes der Technik leidet. Desweiteren ist es leichter möglich, Fehler zu verarbeiten, die beim Detektieren eines Rahmensynchronisationssignals auftreten. Darüberhinaus kann ein Digitalsignal ohne die Anforderung einer großen Speicherkapazität wiedergegeben werden. Ein weiterer Vorteil der vorliegenden Erfindung resultiert aus der Tatsache, daß ein Digitalsignal wiedergegeben werden kann, welches an der gleichen Stelle während aufeinanderfolgender Rahmenperioden auftritt und welches fehlerhaft als Rahmensynchronisationssignal erkannt wird. Weiterhin ist es mit der vorliegenden Erfindung möglich, ein Digitalsignal wiederzugeben, das optimale Rahmensynchronsationssignalkompensationsoperationen ausführen kann in Übereinstimmung mit mehr als einem Betriebsmodus des Wiedergabegeräts.
Ein weitere Vorteil der vorliegenden Erfindung resultiert aus der Tatsache, daß ein Digitalsignal von einem Gerät wiedergegeben werden kann, in dem eine Phasensteuerschaltung verwendet wird, die kleine Korrekturen der Geschwindigkeit des Wiedergabegeräts ausführt, wobei die Steuerschaltung zusätzlich als Geschwindigkeitssteuerschaltung verwendet wird, die große Korrekturen der Geschwindigkeit des Wiedergabegeräts durchführt, abhängig von einer Schaltung, die die Rahmensynchronisationssignale erkennt.
Die obengenannten und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden deutlich aus der folgenden detaillierten Beschreibung eines Ausführungsbeispiels, das in Verbindung mit den begleitenden Zeichnungen zu lesen ist.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm, das eine Umwandlungsschaltung für Rahmensynchronisationssignale in ein Digitalsignal zeigt;
Fig. 2A - 2F sind Zeitdiagramme, die die Funktionsweise der Umwandlungsschaltung nach Fig. 1 darstellen, wenn diese mit einem Digitalsignal mit einer kurzen Periode und Aussetzfehlern des Rahmensynchronisationssignals versorgt wird;
Fig. 3A - 3F sind Zeitdiagramme, die die Funktionsweise der Umwandlungsschaltung nach Fig. 1 darstellen, wenn diese mit einem Digitalsignal mit einer langen Periode und Aussetzfehlern des Rahmensynchronisationssignals zugeführt wird;
Fig. 4A - 4F sind Zeitdiagramme, die die Funktionsweise der Umwandlungsschaltung nach Fig. 1 zeigen, wenn diese mit einem Digitalensignal mit einem zweifelhaften Rahmensynchronisationssignal und mit einem Signalausfall des Rahmensynchronisationssignals versorgt wird, und wenn diese mit einem digitalen Signal von einem Wiedergabegerät versorgt wird, wenn es in einem Suchmodus arbeitet;
Fig. 5 ist ein Blockdiagramm, das ein Rotationsgeschwindigkeitssteuersystem zeigt, wie es in einem Gerät zur Wiedergabe eines Digitalsignals eingesetzt wird;
Fig. 6A - 60 sind Signaldiagramme, die den Betrieb des Systems nach Fig. 5 zeigen;
Fig. 7 ist ein Blockdiagramm, das eine erfindungsgemäße Rahmensynchronisationssignalerkennungs- und kompensationsschaltung zeigt;
Fig. 8A - 8E sind Zeitdiagramme, die die Funktion der Schaltung nach Fig. 7 zeigen, wenn diese mit einem Digitalsignal mit einer kurzen Periode und Aussetzfehlern des Rahmensynchronisationssignals versorgt wird;
Fig. 9A - 9E sind Zeitdiagramme, die die Funktion der Schaltung nach Fig. 7 zeigen, wenn diese mit einem Digitalsignal mit einer langen Periode und Aussetzfehlern des Rahmensynchronisationssignals versorgt wird;
Fig. 10A - 10E sind Zeitdiagramme, die die Funktion der Schaltung nach Fig. 7 zeigen, wenn diese mit einem Digitalsignal mit einem zweifelhaften Rahmensynchronisationssignal, einem Aussetzfehler des Rahmensynchronisationssignals versorgt wird und wenn diese mit einem digitalen Signal von einem im Suchmodus arbeitenden Wiedergabegerät versorgt wird.

Beschreibung der bevorzugten Ausführungsbeispiele

In einer Umwandlungsschaltung nach dem Stand der Technik, wie in Fig. 1 abgebildet, wird ein wiedergegebenes Digitaldatensignal einem Eingangsanschluß 1 und einem Schieberegister 2 zugeführt. Das Schieberegister 2 hat für n Bits entsprechend der Länge eines Rahmensynchronisationssignals Schiebeplätze. n- parallele Bits aufweisende Daten werden durch das Schieberegister 2 einer Rahmensynchronisationssignalerkennungsschaltung oder Detektor 3 zugeführt. Das Rahmensynchronisationssignal im wiedergegebenen Digitaldatensignal wird im Rahmensynchronisationssignaldetektor 3 erkannt, sofern das Bitmuster des Rahmensynchronisationssignals mit einem vorbestimmten Bitmuster übereinstimmt.
Die vom Schieberegister 2 stammenden Daten werden auch einer Speichereinheit 4 zugeführt, die einen Block oder eine Rahmenperiode speichert. Die in der Speichereinheit 4 gespeicherten Daten werden an ein Schieberegister 5 übertragen und um eine Rahmenperiode verzögert. Das Schieberegister 5 gleicht dem Schieberegister 2 und hat für n Bits Schiebeplätze, so daß parallele Daten von n Bit Länge vom Schieberegister 5 an eine zweite Rahmensynchronisationssignalerkennungsschaltung oder Detektor 6 geliefert werden, wobei das Rahmensynchronisationssignal nochmals erkannt wird (genau wie im Rahmensynchronisationssignaldetektor 3). Die Daten des Schieberegisters 5 werden auch einer zweiten Speichereinheit 7 zugeführt, die der Speichereinheit 4 entspricht, und einen Datenblock darin abspeichert. Die in der Speichereinheit 7 abgespeicherten Daten werden um eine Rahmenperiode verzögert und einem Schieberegister 8 zugeleitet. Das Schieberegister 8 gleicht dem Schieberegister 2 und 5, so daß n Bit breite parallele Daten einer dritten Rahmensynchronisationssignalerkennungsschaltung oder Detektor 9 zugeführt werden,
wobei das Rahmensynchronisationssignal erkannt wird, wenn es um zwei Rahmenperioden in Bezug auf die wiedergegebenen Digitaldaten verzögert ist.
Die von den Rahmensynchronisationssignaldetektoren 3, 6 und 9 generierten Rahmensynchronisationserkennungssignale F&sub0;, F&sub1; bzw. F&sub2; werden einer Majoritätslogikschaltung 10 zugeführt. Die Majoritätslogikschaltung 10 liefert ein Ausgangssignal FA, wenn zwei oder mehrere der drei Rahmensynchronisationssignalerkennungssignale F&sub0;, F&sub1;und F&sub2; übereinstimmen. Sofern die Rotationsgeschwindigkeit der Disk gleichbleibt, produzieren die Rahmensynchronisationssignaldetektoren 3, 6 und 9 Rahmensynchronisationssignale F&sub0;, F&sub1; und F&sub2; zu übereinstimmenden Rahmenzyklen oder Perioden. Wenn die Phasen der Rahmensynchronisationserkennungssignale F&sub0;, F&sub1; übereinstimmen, produziert die Majoritätslogikschaltung 10 das Ausgangssignal FA für jede Rahmenperiode.
Falls zwei oder mehr Rahmensynchronisationssignale hintereinander aus dem Digitalsignal herausfallen, stimmen die Phasen von zwei oder mehr der Rahmensynchronisationssignaldetektionssignale F&sub0;, F&sub1; und F&sub2; zu der Zeit nicht überein, bei der der Aussetzfehler auftritt, so daß die Majoritätslogikschaltung 10 kein Ausgangssignal FA produziert. Das Rahmensynchronisationssignal wird deshalb nicht richtig erkannt.
Ein Taktgenerator 13 liefert Taktimpulse CP an den Taktanschluß eines Zählers 11. Der Zähler 11 produziert einen Trägerimpuls FC abhängig von einem während einer Rahmenperiode gezählten Taktimpuls CP. Entsprechend hat der Trägerimpuls FC eine Periode, die einer Rahmenperiode des widergegebenen Digitalsignals entspricht, Der Zähler 11 generiert ein Signal für jede Rahmenperiode, selbst wenn die Majoritätslogikschaltung 10 kein Ausgangssignal FA, das Rahmensynchronisationssignalerkennungssignal mit der richtigen Periode, generiert. Falls die Majoritätslogikschaltung 10 ein Rahmensynchronisationssignalerkennungssignal mit der richtigen Periode produziert, wird der Zähler 11 dadurch zurückgesetzt, so daß die Phase des Trägerimpulses FC mit dem erkannten Rahmensynchronisationssignal übereinstimmt.
Der Trägerimpuls FC wird einem Eingangsanschluß des ODER-Gatter 12 zugeführt. Das Ausgangssignal FA wird einem anderen Eingangsanschluß des ODER-Gatter 12 zugeführt. Das ODER- GATTER 12 erzeugt ein Rahmensynchronisationserkennungssignal FG, falls das Rahmensynchronisationssignal von der Majoritätslogikschaltung 10 richtig ist. Der Trägerimpuls FC des Zählers 11 wird über das ODER-Gatter 12 als Signal FG dem Ausgangsanschluß 14 zugeführt, falls das Rahmensynchronisationssignal von der Majoritätsschaltung 10 aufgrund eines Aussetzfehlers nicht generiert wird.
In Fig. 1 ist zu erwähnen, daß die wiedergegebenen Digitaldaten am Ausgangsanschluß 15 generiert werden.
Ein auf einer Disk digital aufgezeichnetes Signal muß mit einem Taktsignal im Wiedergabegerät zur Wiedergabe bitweise synchronisiert werden. Wenn das Taktsignal und das wiedergegebene Signal in ihrer Phase voneinander abweichen und die Phasenabweichung dazu addiert wird, kann ein Zyklusverschiebungsphänomen auftreten, in dem das Rahmensynchronisationssignal aus der Zyklusperiode herausgefallen ist und/oder die Position gewechselt hat. In einer Bit-Synchronisationsschaltung werden die Frequenz eines variablen Frequenzoszillators in einem PLL-Schaltkreis und die Zeitkonstante eines Tiefpaßfilters so ausgewählt, daß ein von dem Zyklusverschiebungsphänomen verursachter Zeitfehler auf +1 oder 2 Bits gehalten wird.
Die Funktion der Schaltung nach Fig. 1 wird mit Bezug auf die Zeitablaufdiagramme der Fig. 2A - 2F, 3A - 3F und 4A - 4F erläutert.
In Fig. 2A wird die Periode zwischen dem dritten und vierten Rahmensynchronisationssignal aufgrund des Zyklusverschiebungsphänomens gekürzt, während das 7. und 8. Rahmensynchronisationssignal aufgrund eines Aussetzfehlers verschwindet. (Die durch ein X markierten Perioden in Fig. 2A - 2F zeigen Perioden mit fehlerhafter Länge an).
Wie in Fig. 2D dargestellt, wird das Ausgangssignal FA der Majoritätsslogikschaltung 10 in zeitlicher Übereinstimmung mit dem vierten Rahmensynchronisationssignal generiert, da das Rahmensynchronisationssignalerkennungssignal F&sub1; des Rahmensynchronisationssignaldetektors 6 die gleiche Phase aufweist wie das Rahmensynchronisationssignalerkennungssignal F&sub2; des Rahmensynchronisationssignaldetektors 9. Das Ausgangssignal FA der Majoritätslogikschaltung 10 wird in zeitlicher Übereinstimmung mit dem 5. Rahmensynchronisationssignal generiert, da die Rahmensynchronisationssignalerkennungssignale F&sub0; und F&sub1; in Phase sind.
Der Zähler 11 wird von dem Ausgangssignal FA der Majoritätslogikschaltung 10 zurückgesetzt und erzeugt einen Trägerimpuls FC wie es in Fig. 2E gezeigt wird. Der Zähler 11 erzeugt nicht das Signal FC in der 5. Rahmenperiode, da die Periode zwischen dem 4. und 5. Signale kürzer ist als die normale Rahmenperiode. Deshalb wird der Zähler 11 vom Ausgangssignal FA zurückgesetzt, bevor der Trägerimpuls FC generiert wird.
Das Ausgangssignal FA der Majoritätslogikschaltung 10 und der Trägerimpuls FC des Zählers 11 werden dem ODER-Gatter 12 zugeführt, das ein Ausgangssignal FG als das Rahmensynchronisationssignalerkennungssignal, wie in Fig. F&sub2; gezeigt, liefert. Aus den Zeitablaufdiagrammen ist es ersichtlich, daß das Rahmensynchronisationssignal für die Aussetzperiode vom Trägerimpuls FC mit einer vom Zähler 11 abweichenden Rahmenperiode erzeugt wird.
Fig. 3A - 3F zeigen ein Digitalsignal, in dem eine Zyklusverschiebung zwischen dem dritten und dem vierten Rahmensynchronisationssignal auftritt und dessen Periodenlänge entsprechend länger wird als eine Rahmenperiode und in dem Aussetzfehler in der siebten und achten Rahmenperiode auftreten.
Da die Länge einer Zyklusverschiebung länger ist als eine Rahmenperiode wird der Zähler 11 nicht zurückgesetzt bevor der Trägerimpuls FC erzeugt wird. Der Trägerimpuls FC für die Rahmenperiode wird (wie in Fig. 3E gezeigt) erzeugt. Der Zähler 11 wird aber vom Ausgangssignal FA der Majoritätslogikschaltung 10 während der Periode zwischen dem Erzeugen des 1. Trägerimpulses FC und dem folgenden Trägerimpuls FC zurückgesetzt, so daß die Periode dazwischen der Länge einer Zyklusverschiebung entspricht, z.B. länger ist, als eine Rahmenperiode. Fig. 3F zeigt das Rahmensynchronisationssignalerkennungsignal FG, das dem Ausgangsanschluß 14 zugeführt wird.
Fig. 4A - 4F zeigen ein Digitalsignal, in dem das darin enthaltene Rauschen mit dem Rahmensynchronisationssignal vermischt wird, um ein umgewisses Rahmensynchronisationssignal zu bilden. Fig. 4A - 4F zeigen ebenfalls ein Digitalsignal von einem im Suchmodus arbeitenden Wiedergabegerät, worin die Rahmesynchronisationssignale von den Rahmensynchronisationssignaldetektoren 3, 6 und 9 nicht erkannt werden.
In den Fig. 4A - 4C überlappt das ungewisse Rahmensynchronisationssignal nicht an den gleichen Positionen in den Rahmensynchronisationssignalerkennungssignalen F&sub0;, F&sub1; und F&sub2;, so daß die Majoritätslogikschaltung 10 das Ausgangssignal FA (wie in Fig. 4D gezeigt) ohne den ungewissen Rahmensynchronisationsimpuls erzeugt.
Falls das Wiedergabegerät im Suchmodus betrieben wird und das Rahmensynchronisationssignal nicht erkannt wird, erzeugt der Zähler 11 ein Signal FC für jede Rahmenperiode, welches als Rahmensynchronisationssignalerkennungssignal FC dem Ausgangsanschluß 14 zugeführt wird. Nachdem der Suchmodusbetrieb beendet ist, generiert die Majoritätslogikschaltung 10 ein Ausgangssignal FA an einer Position für das zweite Rahmensynchronisationssignal, wie vom Ende des Suchmodus gezählt, wobei der Zähler 11 zurückgesetzt wird, bevor der Trägerimpuls FC wieder generiert wird. Wie in Fig. 4E zu sehen, ist die entsprechende Rahmenperiode länger als eine Rahmenperiode. Ein Rahmensynchronisationssignalerkennungssignal FG wird am Ausgangsanschluß 14 erzeugt, wie in Fig. 4F gezeigt. In anderen Worten wird ein die richtige Rahmenperiode anzeigendes Signal kurz nachdem der Suchmodus beendet ist, erzeugt.
Die Schaltung nach Fig. 1 leidet jedoch unter signifikaten Mängeln. Zum einen benötigt die Schaltung eine Speichereinheit, die im Hochgeschwindigkeitsbereich arbeitet. Zum anderen kann die Majoritätslogikschaltung 10 einen ungewissen Rahmensynchronisationsimpuls nicht entfernen, der ständig an der gleichen Stelle der Rahmenperiode auftritt.
Bei einer Rahmensynchronisationssignalerkennungs- und kompensationsschaltung müssen einige Punkte beachtet werden. Erstens ist eine in dem wiedergegebenen Digitalsignal auftretende Zyklusverschiebung normalerweise ungefähr + 1 oder 2 Bits und ist um Vergleich mit der Länge der Rahmenperiode sehr klein. Zweitens muß ein Sicherheitsbereich vor und nach dem Rahmensynchronisationssignal vorgesehen werden, da die Muster für das Rahmensynchronisationssignal speziell ausgewählt werden, so daß es genau erkannt werden kann. Drittens ist das Muster für das Rahmensynchronisationssignal kein Muster, welches gewöhnlich im Modulationssystem auftritt, so daß, solange kein Aussetzfehler und ein ungewisses Rahmensynchronisationssignal gemischt werden, die Wahrscheinlichkeit von zwei gleichen zufällig auftretenden Mustern im Digitalsignal ungefähr 0 beträgt.
Es gibt wenigstens zwei bekannte Verfahren, mit denen ein pulscodemoduliertes (PCM) Audiosignal auf einer Disk aufgezeichnet werden kann. Gemäß einem Verfahren wird das PCM-Signal mit einer konstanten Winkelgeschwindigkeit aufgezeichnet. Bei einem alternativen Verfahren wird das PCM-Signal mit einer konstanten linearen Geschwindigkeit aufgezeichnet. Die mit konstanter linearer Geschwindigkeit durchgeführten Aufzeichnungen sind denjenigen mit konstanter Drehgeschwindigkeit vorzuziehen, da die Aufzeichnungsdichte für solche Aufzeichnungen erhöht werden kann. Für dieses Beispiel muß die Disk, auf der aufgezeichnet wurde, mit konstanter linearer Geschwindigkeit abgespielt werden.
Ein bekanntes Verfahren zur Steuerung der Diskumdrehung mit einer konstanten linearen Geschwindigkeit erkennt die Position einer Aufnahmeeinrichtung mit einem Potentiometer. Da die Disk schneller rotieren muß als sich die Aufnahmevorrichtung von der Mitte der Disk wegbewegt, wird das Ausgangssignal vom Potentiometer einer Teilerschaltung zugeführt, um eine Geschwindigkeitsteuerinformation von der Position der Aufnahmevorrichtung zu generieren. Allerdings sind sowohl ein Potentiometer als auch eine Teilerschaltung zum Generieren der Geschwindigkeitssteuersignale teuer und kompliziert.
Entsprechend einem anderen Verfahren wird die Disk mit einer konstanten linearen Geschwindigkeit gedreht, in dem ein von der Disk wiedergegebenes Signal detektiert wird. Die Länge der Zeit für ein Umwandlungsintervall wird gemessen und mit einem Standardreferenzwert verglichen. Die Geschwindigkeit der Disk wird dann gemäß diesem Vergleich geändert.
Wenn der Inhalt einer Disk mit konstanter linearer Geschwindigkeit wiedergegeben wird, setzen eine Minimumübergangszeitdauer Tmin und Maximumübergangsszeitdauer Tmax im wiedergegebenen Signal vorbestimmte Referenzwerte voraus. Deshalb kann die Drehgeschwindigkeit zur Reduzierung oder Beseitigung von Abweichungen gesteuert werden, so daß die Disk mit einer konstanten linearen Geschwindigkeit dreht, falls die Maximumübergangszeitdauer Tmax oder die Minimumübergangszeitdauer Tmin im wiedergegebenen Signal von dem Referenzwert abweicht.
Da das Rahmensynchronisationsignal in jeder Rahmenperiode wiedergegeben wird, kann eine Geschwindigkeitssteuerschaltung so arbeiten, daß aufeinanderfolgende Maximumübergangszeitdauern Tmax, die die Rahmensynchronisationssignale sind, einen vorbestimmten Wert annehmen.
Ein PCM-Audiodisk-Wiedergabegerät umfaßt wie in Fig.5 gezeigt, ein Geschwindigkeitssteuersystem 100, ein Phasensteuersystem 200 und eine Rahmensynchronisationssignalerkennungs- und Kompensationsschaltung 300 nach der Erfindung. Die Rahmensynchronisationssignalerkennungs- und Kompensationsschaltung 300 generiert ein Erkennungssignal abhängig von einem Rahmensynchronisationssignal und kompensiert Aussetzfehler, Zyklusverschiebungen oder ähnliches. Die Kompensationsschaltung 300 generiert auch ein Signal, das festlegt, ob der Betrieb des Phasensteuersystems 200 zum Betrieb des Geschwindigkeitssteuersystems 100 hinzugefügt wird.
Im Geschwindigkeitssteuersystem 100 generiert eine optische Aufnahmevorrichtung 101 ein Signal, das einer Signalformungsschaltung 102 zugeführt wird. Das Ausgangssignal dieser optischen Aufnahmevorrichtung 101 kann ab-oder aufgerundet werden. Eine Sinuswelle beispielsweise kann in Abhängigkeit von "1" - und "0" - Bits generiert werden. Die Signalformungsschaltung 102 formt das Signal der optischen Aufnahmevorrichtung 101 und liefert im wesentlichen eine Rechteckwelle abhängig von der abgerundeten Eingangswelle.
Ein Zähler 103 detektiert die Maximumübergangszeitdauer Tmax. Ein Taktimpuls CP mit einer Frequenz von beispielsweise etwa 34,6 Megahertz und von einem Oszillator 104 erzeugt, wird einem Taktanschluß CK des Zählers 103 zugeführt. Ein Ausgangssignal SP der Signalformungsschaltung 102 wird einem Löschanschluß CL des Zählers 103 über ein NAND-Gatter 105 und ein UND-Gatter 107 zugeführt, wobei der Zähler 103 bei der abfallenden oder hinteren Flanke des Ausgangssignal SP gelöscht wird. Das Ausgangssignal SP wird einem Invertierer 108 zugeführt, der ein Ausgangssignal SP an einen Löschanschluß CL des Zählers 103 durch ein NAND-Gatter 106 und UND-Gatter 107 überträgt, wobei der Zähler 103 auch mit der steigenden oder vorderen Flanke des Ausgangssignals SP gelöscht wird. Der Zähler 103 zählt demnach die Anzahl der Taktimpulse CP während der entsprechenden positiv und negativ polarisierten Umwandlungsintervalle des Ausgangssignals SP.
Wenn das Ausgangssignal SP ein Umwandlungsintervall hat, in dem die Anzahl der darin gezählten Taktimpulse CP eine vorbestimmte Anzahl N, wobei N ein Wert ist, der während einer Maximumumwandlungszeitdauer Tmax gezählt wurde; überschreitet, generiert der Zähler 103 an seinen Q Ausgangsanschlüssen Ausgangssignale "1". Die Ausgangssignale der Q Anschlüsse des Zählers 103 werden einem NAND-Gatter 109 zugeführt, das dann ein Ausgangssignal N&sub0; mit einem Wert von "0" generiert, falls die Ausgangssignale des Zählers 103 "1" sind. Ausgangssignal N&sub0; wird einem enable Anschluß EN des Zählers 103 zugeführt, so daß der Zähler 103 den Zählbetrieb unterbricht. Da das Ausgangssignal N&sub0; den NAND-Gatter 105 und 106 zugeführt wird, werden die NAND-Gatter 105 und 106 abgeschaltet. Das Zähler 103 kann danach durch ein wiedergegebenes Signal nicht gelöscht werden.
Das Ausgangssignal N&sub0; des NAND-Gatters 109 wird in einem D- Flipflop 110 gehalten, abhängig von der ansteigenden Flanke des Signals SFX. Ein Quarzoszillator 111 liefert einen Ausgangstaktimpuls an einen Frequenzteiler 112, der die Ausgangstaktimpulse teilt, um ein Signal SFX zu generieren. In dem dargestellten Ausführungsbeispiel hat das Signal SFX eine Rahmenperiode von 1/7,35 kHz.
Nachdem das Ausgangssignal N&sub0; des NAND-Gatters 109 den D- Flipflop 110 wie beschrieben zugeführt ist, wird das Signal SFX an den Löschanschluß CL des Zählers 103 über eine Verzögerungsschaltung 113 und ein UND-Gatter 107 übertragen, wodurch der Zähler 103 gelöscht wird. Das Ausgangssignal N&sub0; des NAND-Gatters 109 wird "1", um den Zähler 103 in einen Zählstatus zu setzen und die NAND-Gatter 105 und 106 in einen offenen Status zu setzen. Dementsprechend wird die Anzahl der Taktimpulse CP, die während den Umwandlungszeitdauern des Ausgangssignals SP gezählt wurden, nochmals gezählt.
Entsprechend erkennt der Zähler 103, ob die Maximumübergangsdauer Tmax im Ausgangssignal SP länger oder kürzer ist als ein Referenzwert für jede Rahmenperiode. Das Ausgangssignal des Zählers 103 wird in das D- Flipflop 110 eingeschrieben, nachdem es einem NAND-Gatter 109 zugeführt wurde. Falls der Zähler 103 erkennt, daß irgendeine der Umwandlungszeitdauern des Ausgangssignals SP länger ist als der Referenzwert für eine Rahmenperiode, wird das Ausgangssignal N&sub0; vom NAND-Gatter 109 "0". Wenn die entsprechenden Umwandlungszeitdauern des Ausgangssignals SP kürzer sind als der Referenzwert, wird das Ausgangssignal N&sub0; vom NAND-Gatter 109 "1". Das Ausgangssignal wird vor Erkennen der Maximumübergangsgszeitdauer Tmax in der D- Flipflop 110 während der nachfolgenden Rahmenperiode gespeichert.
Eine Lade- und Entladeschaltung 120 weist einen Kondensator 120 zum Laden und Entladen, eine positive Stromquelle 122 und eine negative Stromquelle 123 auf. Falls ein Ausgangssignal VS vom Q- Anschluß des D- Flipflops 110 "0" ist, und ein Ausgangssignal VS des Q-Ausgangsanschlusses des D-Typ Flipflops 110 "1", wird ein Schalter 124 eingeschaltet, so daß ein Ladestrom iv+ von der positiven Stromquelle 122 dem Kondensator 121 zugeführt wird. Falls das Ausgangssignal VS des Q-Anschlusses des D-Flipflops 110 "1", und das Ausgangssignal VS des Q-Ausgangsanschlusses des D-Typ Flipflops 110 "0" ist, wird der Schalter 125 eingeschaltet, so daß der Kondensator 121 einen Endladestrom iv- durch die negative Stromquelle 123 fließen, läßt.
Demgemäß wird der Kondensator 121 in Abhängigkeit von den Ausgangssignalen des D-Type Flipp- Flopps 110 geladen und entladen. Die sich über den Kondensator 121 bildende Spannung wird einem invertierenden Eingangsanschluß eines Operationsverstärkers 130 zugeführt, der als Vergleicher arbeitet. Eine positive Gleichespannung ES wird an den nichtinvertierenden Eingangsanschluß des Operationsverstärkers 130 angelegt. Ein Differenz-Ausgangssignal des Opersationsverstärkers 130 wird einer Motortreiberschaltung (nicht abgebildet) zur Drehung der Disk zugeführt.
Wenn die Drehgeschwindigkeit der Disk langsamer ist als eine vorbestimmte lineare Geschwindigkeit, ist die Maximumumwandlungszeitdauer Tmax im Ausgangssignal SP länger als der Referenzwert. Das Ausgangssignal N&sub0; des NAND-Gatters 109 wird "0", der Schalters 124 schaltet ein, während der Schalter 125 ausschaltet, so daß der Ladestrom iv+ zum Kondensator 121 fließt. Da die an dem Kondensator 121 anliegende Spannung wächst, sinkt die Ausgangsspannung des Operationsverstärkers 130, so daß die Drehgeschwindigkeit des Motors steigt.
Wenn die Drehgeschwindigkeit der Disk höher ist als eine vorbestimmte lineare Geschwindigkeit, ist die Maximumumwandlungszeitdauer Tmax im wiedergegebenen Signal SP kürzer als ein Referenzwert, so daß das Ausgangssignal N&sub0; des NAND-Gatters 109 während jeder Rahmenperiode "1" wird. Der Schalter 125 schaltet ein, um einen Entladestrom iv-, der von dem Kondensator 121 abfließt, zu ermöglichen. Die an dem Kondensator 121 anliegende Spannung wird entsprechend geringer, die Ausgangsspannung des Operationsverstärkers 130 steigt, und die Drehgeschwindigkeit des Motors sinkt.
Wenn die Disk mit einer konstanten linearen Geschwindigkeit dreht, wird die Spannung über den Kondensator 121 im wesentlichen auf 0 verringert.
Eine Diode 126 (mit einer mit Masse verbundenen Katode) wird parallel mit dem Kondensator 121 verbunden, um zu verhindern, daß der Motor in entgegengesetzte Richtung dreht. Wenn ein Potential an einem Punkt P in Fig.5 eine positive Spannung ist und einen Referenzspannungswert IS übersteigt, nähert sich das Ausgangssignal des Operationsverstärkers 130 einer negativen Spannung, so daß der Motor beginnen würde, in entgegengesetzter Richtung zu drehen. Da jedoch die Diode 126 zwischen dem Punkt P und Masse liegt, wird sie eingeschaltet. Dementsprechend wird das Potential P nicht positiv, und der Motor dreht nicht in entgegengesetzte Richtung.
Mit Bezug auf das Phasensteuersystem 200 hat das Signal SFX eine Referenzrahmenperiode, die durch Teilen der Frequenz der Ausgangssignale des Quarzoszillators 111 im Frequenzteiler 112 erzeugt wird. Das Signal SFX kann eine konstante Phasenbeziehung mit einem Signal SFG bilden, das mit dem Rahmensynchronisationssignal SF, das in dem wiedergegebenen Signal durch die Synchronisationssignalerkennungs- und -kompensationsschaltung 300 erkannt wird, synchronisiert ist. Die Sperrfrequenz des Phasensteuersystems 200 ist eine Funktion der vom Quarzoszillator 111 generierten Oszillationsfrequenz. In dem gezeigten Ausführungsbeispiel wird die Oszillationsfrequenz des Quarzoszillators 111 so gewählt, daß das Phasensteuersystem 200 gesperrt wird, wenn die Maximumumwandlungszeitdauer Tmax der Referenzwert ist, und die Geschwindigkeitssteuerung stabil ist.
Das Signal SFX wird einem Flipflop 201 zugeführt, das ein Signal F&sub1; generiert, welches bei der ansteigenden Flanke des Signals SFX invertiert wird. Ein Signal SFX mit einer von der Rahmensynchronisationssignalerkennungs- und -kompensationsschaltung 300 abgeleiteten Rahmenperiode wird einem Flipflop 202 zugeführt, das ein Signal F&sub2; generiert, welches bei der führenden Flanke des Signals SFG invertiert wird. Die Signale F&sub1; und F&sub2; werden den Eingangsanschlüssen eines UND-Gatters 203 zugeführt, das ein Ausgangssignal A&sub1; generiert, das die Phasendifferenz zwischen den Ausgangssignalen F&sub1; und F&sub2; angibt. Das Ausgangssignal A&sub1; wird den Eingangsanschlüssen von UND-Gattern 205 und 206 zugeführt.
Signal F&sub2; des Q-Ausgangsanschlusses des Flipflops 202 wird an einen D-Anschluß der D-Type Flipflop 204 geführt. Das Signal F&sub1; eines Q-Anschlusses des D-Type Flipflops 210 wird dem Taktanschluß CK des Flipflops 204 zugeführt. Ein Ausgangssignal UD des Q-Ausgangsanschlusses des Flipflops 204 wird eines Eingangsanschluss des UND-Gatters 205 zugeführt. Das Ausgangssignal UD wird auch einem Invertierer 207 zugeführt, der sein Ausgangssignal an ein UND-Gatter 206 überträgt.
Das UND-Gatter 205 liefert ein Ausgangssignal A&sub2; an eine Lade- und Entladeschaltung 210. Das UND-Gatter 206 liefert ein Ausgangssignal A&sub3; an die Lade- und Entladeschaltung 210.
Die Lade- und Entladeschaltung 210 erzeugt eine Phasensteuerspannung abhängig von den Ausgangssignalen A&sub2; und A&sub3; und umfaßt einn Kondensator 211 zum Laden und Entladen, eine positive Stromquelle 212 und eine negative Stromquelle 213. Wenn das Ausgangssignal A&sub2; vom UND-Gatter 205 "1" ist, schaltet der Schalter 214 ein, so daß die positive Stromquelle 212 einen zur Kapazität 211 fließenden Ladestrom ip+ erlaubt. Falls das Ausgangssignal A&sub3; vom UND-Gatter 206 "1" ist, schaltet der Schalter 215 ein, so daß die Kapazität 211 einen durch die negative Stromquelle 213 fließenden Entladestrom ip- erlaubt.
Wie in Fig. 6L und 6M gezeigt, existiert keine Phasendifferenz zwischen den Signalen SFX und SFG, falls die Signale F&sub1; und F&sub2; eine Phasendifferenz von 180º aufweisen. Das Ausgangssignal A&sub2; vom UND- Gatter 205 wird dauernd "0". Das Phasensteuersystem 200 arbeitet so, daß zwischen den Signalen SFX und SFG eine vorbestimmte Phasenbeziehung bestehen bleibt.
Das Ausgangssignal UD des Flipflops 204 wird "0", wie in Fig. 6F gezeigt, falls die Signale SFX und SFG die in den Fig. 6A und 6C gezeigte Phasenbeziehung haben, und die Ausgangssignale F&sub1; und F&sub2; der Flipflops 201 und 202 eine in den Fig. 6B und 6D gezeigte Phasendifferenz von 180º aufweisen. Das Ausgangssignal A&sub1; vom UND-Gatter 203 hat die in Fig. 6E gezeigte Abweichung.
Obwohl das Ausgangssignal A&sub2; vom UND-Gatter 205 "0" wird, wie das in Fig. 6G gezeigt wird, erzeugt das UND-Gatter 206 ein Signal mit einer Breite, die von der Phasenabweichung abhängt, wie es in Fig. 6H gezeigt und als Ausgangssignal A&sub3; ausgewiesen ist. Der Schalter 215 wird eingeschalten, um einen von dem Kondensator 211 fließenden Entladestrom Ip- zu ermöglichen, wodurch die daran anliegende Spannung sinkt.
Wenn die Signale SFX und SFG zu einander in ihrer Phase abweichen, wie in Fig. 6A und 6C gezeigt, ändert sich die Breite des Ausgangssignal A&sub1; vom UND-Gatter 203 nicht, sondern das Ausgangssignal UD vom D-Flipflop 204 wird, wie in Fig. 6I gezeigt, "1". Das Ausgangssignal A&sub2; des UND-Gatters 205 weist eine die Phasenabweichung anzeigende Breite auf, wie in Fig. 6G gezeigt, so daß der Schalter 214 eingeschaltet und der Schalter 215 ausgeschaltet wird, um damit einen zum Kondensator 211 fließenden Ladestrom ip+ zu ermöglichen, wodurch die dazwischen liegende Spannung steigt.
Die an dem Kondensator 211 anliegende Spannung wird zur Ausgangsspannung der Lade- und Entladeschaltung 120 im Geschwindigkeitssteuersystem 100 hinzu addiert und dann dem invertierenden Eingangsanschluß des Operationsverstärkers 130, der die Geschwindigkeit des Motors steuert, zugeführt.
In dem gezeigten Ausführungsbeispiel haben die Lade- und Entladeschaltung 120 eine Zeitkonstante TV und die Lade- und Entladeschaltung 210 eine Zeitkonstante Tp. Die Zeitkonstanten TV und Tp werden so gewählt, das TV > Tp ist, so daß die Geschwindigkeitssteuerschaltung 100 in einem stationären Zustand große Änderungen der Drehzahl der Disk steuert, während die Phasensteuerschaltung 200 kleine Änderungen in der Drehgeschwindigkeit der Disk steuert. Mit der erfindungsgemäßen Schaltungsanordnung dreht die Disk mit minimaler Tonhöhenschwankung durch ungleichmäßige Drehung.
Das Signal SFG erzeugt ein Phasensteuersignal. Es wird von der Rahmensynchronisationssignalerkennungs- und -kompensationsschaltung 300 durch Frequenzteilung eines Ausgangssignals einer PLL-Schaltung abgeleitet, die mit der Taktkomponente im wiedergegebenen Digitalsignal synchronisiert ist. Die PLL-Schaltung der Rahmensynchronisationssignalerkennungs- und - kompensationsschaltung 300 besitzt einen eingeschränkten Sperrbereich, so daß das Phasensteuersystem nicht in Betrieb geht, solange die Rotationsgeschwindigkeit der Disk annähernd einer vorbestimmten linearen Geschwindigkeit gleicht. Die Drehzahl der Disk kann nicht mit dem vom Quarzoszillator 111 stammenden Ausgangssignal, das einer großen Schwankung der linearen Geschwindigkeit der Disk, die auftreten kann, wenn die Aufnahmevorrichtung die Platte abtastet, vollkommen phasenverriegelt werden. Entsprechend ist das Phasensteuersystem 200 solange gesperrt, bis die lineare Geschwindigkeit der Disk im wesentlichen konstant wird.
Um ein Rahmensynchronisationssignal zu erkennen, wird ein Taktimpuls mit der Taktkomponente im wiedergegebenen Digitalsignal synchronisiert und das sich daraus ergebende Bitmuster mit dem Bitmuster des Rahmensynchronisationssignals im wiedergegebenen Digitalsignal verglichen. In dem angeführten Ausführungsbeispiel wird das Ausgangssignal von der PLL-Schaltung, wie zuvor erläutert, für den Taktimpuls benutzt. Demgemäß wird die PLL-Schaltung mit dem wiedergegebenen Taktsignal nicht phasenverriegelt, falls die lineare Geschwindigkeit die vorbestimmte Geschwindigkeit nicht erreicht hat. Das Rahmensynchronisationssignal kann zuverlässig erkannt werden.
Die Rahmensynchronisationssignalerkennungs- und -kompensationsschaltung 300 umfaßt deshalb eine Überwachungsschaltung, die genau beobachtet, ob das Rahmensynchronisationssignal zuverlässig erkannt wird. Ausgangssignal SL (von der Synchronisationssignalerkennungs- und -kompensationschaltung 300 abgeleitet) hat einen hohen Pegel, falls das Rahmensynchronisationssignal nicht zuverlässig erkannt wird, wie weiter unten beschrieben. Das Ausgangssignal SL wird durch einen Inverter 208 den UND-Gattern 205 und 206 zugeführt, so daß die UND-Gatter 205 und 206 durch das Ausgangssignal SL abgeschaltet sind, solange die lineare Geschwindigkeit der Disk einen vorbestimmten Wert erreicht, womit der Betrieb des Phasensteuersystems 200 unterbunden wird.
Fig. 7 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Rahmensynchronisationssignalerkennungs- und -kompensationschaltung 300. Das Signal SP, wie beispielsweise Digitaldaten oder ähnliches, der Signalformungsschaltung 102 (siehe Fig. 5) wird einem Eingangsanschluß 301 zugeführt, und daher einer Rahmensynchronisationssignalerkennungsschaltung oder Detektor 302 zugeführt. Ein Taktimpuls CP wird mit dem wiedergegebenen Signal synchronisiert, das von einem eine PLL-Schaltung aufweisenden Taktgenerator 308 stammt, und dem Detektor 302 zugeführt. Der Detektor 302 erzeugt ein Rahmensynchronisationssignalerkennungssignal SFO, indem er ein Signal mit einem Bitmuster, das dem Rahmensynchronisationssignal im wiedergegebenen Signal gleicht, erkennt, wie zuvor beschrieben, Das Rahmensynchronisationssignalerkennungssignal SFO wird einer Schutzschaltung 303 zugeführt, die das Rahmensynchronisationsignalerkennungssignal SFO dämpft, um zu verhindern, daß Rauschen fälschlicherweise als ein Rahmensynchronisationssignal erkannt wird. Die Schutzschaltung 303 ist allgemein gebräuchlich und wird in der Zeitdauer während der Wiedergabe eingesetzt, wenn die Position der Aufnahmevorrichtung springt und es kein wiedergegebenes Signal gibt. Die Schutzschaltung 303 kann aus der Schaltung nach Fig. 7 weggelassen werden. Die Schaltung arbeitet wie nachstehend beschrieben.
Das Rahmensynchronsiationssignalerkennungssignal SFO wird durch die Schutzschaltung 303 einer Gatterschaltung 304 zugeführt. Ein von einem ODER-Gatter 305 zugeführten Fensterimpuls PW arbeitet als ein Gattersignal für die Gatterschaltung 304. In einem Ausführungsbeispiel hat der Fensterimpuls PW eine Breite von 2m Bits (m Bits+ der Position, an der ein normales Rahmensynchronisationssignal erscheint). m kann beispielsweise drei sein. Wenn ein Rahmensynchronisationssignal an der richtigen Stelle auftritt und die Phase des Fensterimpulses WP im wesentlichen damit überstimmt, liefert die Gatterschaltung 304 ein Erkennungssignal SFW an ein ODER-Gatter 306. Das Erkennungssignal SFW wird auch einem Löschanschluß CL eines Zählers 307 zugeführt. Ein Taktimpuls CP wird einem Taktanschluß des Zählers 307 zugeführt. Der Taktimpuls CP wird mit der Taktkomponente des wiedergegebenen Signals synchronisiert und von einem Taktgenerator 308 abgeleitet, der eine PLL-Schaltung aufweist, so daß der Zähler 307 einen Trägerimpuls SFC für jede Rahmenperiode erzeugt. Der Trägerimpuls SFC wird mit dem wiedergegebenen Signal synchronisiert, das aus der Frequenzteilung des Taktimpulses CP resultiert und wird einem Eingangsanschluß des ODER-Gatters zugeführt. Das ODER-Gatter 306 liefert ein Rahmensynchronisationssignalerkennungssignal SFG, wie nachstehend vollständig erläutert, an einen Ausgangsanschluß 317.
Der Fensterimpuls PW wird in Abhängigkeit von dem Zählerstand des Zählers 307 erzeugt. Wenn der Zählerstand "n" im Zähler 307, was der Rahmenperiode entspricht, um eine Anzahl vermindert wird, die m Bits des Maximalwerts der Zyklusverschiebung (z.B. 3 Bits) entspricht, wird der verminderte Zählerstand n-m von einem "n-m"- Detektor 309 erkannt, und ein Flipflop 310 wird entsprechend gesetzt. Wenn der Zählerstand des Zählers 307 m Bits entspricht, wird ein solcher Zählerstand in einem "m"Detektor 311 erkannt, so daß das Flipflop 310 zurückgesetzt wird. Da der Zähler 307 vom Erkennungssignal SFW gelöscht wird, erzeugt das Flipflop 310 ein Fenstersignal, das m-Bits bevor das Rahmensynchronisationssignal auftritt ansteigt, und das m Bits nach der hinteren Flanke des Rahmensynchronisationssignals abfällt. Das Fenstersignal wird einem Eingangsanschluß des ODER-Gatters 305 zugeführt und enthält einen Fensterimpuls PW für die Gatterschaltung 304.
Die Gatterschaltung 304 erzeugt kein Erkennungssignal SFW, falls die Phase des Rahmensynchronisationssignals signifikant vom Trägerimpuls SFC abweicht. Eine Überwachungsschaltung (wie nachstehend genau erläutert) erkennt den Phasenversatz zwischen dem Rahmensynchronisationssignal und dem Trägerimpuls SFC und zwingt den Zähler 307 dazu, daß Rahmensynchronisationssignal mit dem Trägerimpuls SFC bezüglich ihrer Phase in Übereinstimmung zu bringen.
Ein Überwachungszähler 312 umfaßt teilweise die zuvor beschriebene Überwachungsschaltung. Das Erkennungssignal SFW wird einem Lastanschluß LD des Überwachungszählers 312 zugeführt, um den Zählerstand darin voreinzustellen. Ein Ausgangssignal des "m"-Detektors 311 wird einem Taktanschluß des Überwachungszählers 312 zugeführt, falls der Zählerstand des Zählers 307 mit m Bits übereinstimmt.
Da der Zähler 307 die Anzahl der Taktimpulse CP dauernd zählt, erzeugt der "m"-Detektor 311 zu jeder Rahmenperiode ein Signal, das dem Überwachungszähler 312 zugeführt und gezählt wird. Die Gatterschaltung 304 erzeugt ein Erkennungssignal SFW, das dem Lastanschluß LD des Überwachungszählers 312 zugeführt wird, so daß der Überwachungszähler 312 voreingestellt wird. Der Zählerstand des Überwachungszählers 312 inkrementiert dabei nicht weiter als zum voreingestellten Wert plus 1. Wenn die Gatterschaltung 304 kein Erkennungssignal SFW detektiert, zählt der Überwachungszähler 312 das Ausgangssignal des "m"-Detektors 311, so daß dessen Zähler inkrementiert wird. Wenn der Zählerstand des Überwachungszählers 312 einen voreingestellten Wert erreicht (z.B. 8), erzeugt der Überwachungszählers 312 ein Ausgangssignal SL, das auf einen hohen Pegel ansteigt. Da das Ausgangssignal SL einem Freigabe- Anschluß EN des Überwachungszählers 312 zugeführt wird, unterbricht der Überwachungszähler 312 den Zählbetrieb. Das Ausgangssignal SL des Überwachungszählers 312 wird ebenfalls der Gatterschaltung 304 als Fensterimpuls PW über das ODER-Gatter 305 zugeführt. In anderen Worten behält das Gattersignal einen hohen Pegel, um die Gatterschaltung 304 in einen offenen Zustand zu halten.
Wenn die Gatterschaltung 304 ein Erkennungssignal SFW erzeugt, wird der Überwachungszähler 312 wieder in einen Ladezustand gesetzt, wodurch das Ausgangssignal SL auf einen niederen Pegel fällt, und der Überwachungszähler 312 zu einem Zählfreigabezustand zurückkehrt.
Falls die Phase des Trägerimpulses SFC merklich von der Phase des Rahmensynchronisationssignals im wiedergegebenen Signal abweicht, so daß das Rahmensynchronisationssignalerkennungssignal SFO nicht in die Breite des Fensterimpulses PW fällt, erkennt der Überwachungszähler 312 eine solche Abweichung und löscht den Zähler 307, wodurch die Phase des Trägerimpulses SFC mit dem Rahmensynchronisationssignal im wiedergegebenen Signal in Übereinstimmung gebracht wird (in dem gezeigten Ausführungsbeispiel kann der Überwachungszähler 312 ein voreinstellbarer oder ein gewöhnlicher löschbarer Zähler sein).
Erfindungsgemäß werden die Breite des Fensterimpulses PW und der voreinstellte Wert des Überwachungszählers 312 in Übereinstimmung mit dem Betriebsmodus des Wiedergabegeräts und des Zustandes des wiedergegebenen Signals gesteuert, so daß die Kompensationsschaltung am effizientesten arbeitet.
Im normalen Wiedergabemodus ist die Breite des Fensterimpulses PW so, daß das Rahmensynchronisationssignalerkennungssignal ausgeblendet wird, selbst wenn eine Zyklusverschiebung auftritt. Das Rahmensynchronisationssignal kann beispielsweise innerhalb von + 3 Bits der zur Detektion erwarteten Position liegen. Die Breite von + 3 Bits wird allgemein in einem normalen Wiedergabemodus akzeptiert, wenn der Datenfehler im wiedergegebenen Signal zufällig ist. Wenn jedoch eine große Anzahl von Birst-Fehlern im wiedergegebenen Signal auftreten, wächst die Anzahl der Zyklusverschiebenungen, da sich die Anzahl der Phasenabweichungen zwischen dem wiedergegebenen Signal und dem Taktsignal akkumulieren. Die Breite des Fensterimpulses PW muß entsprechend verbreitert werden.
Der Überwachungszähler 312 korrigiert Phasenabweichungen zwischen dem Fensterimpuls PW und dem Rahmensynchronisationssignalerkennungssignal SFO. Wenn das Rahmensynchronisationssignal in einem normalen Wiedergabemodus zuverlässig erkannt wird, wird die Phase des Fensterimpulses korrigiert, selbst falls das Erkennungssignal SFW aufgrund eines Aussetzfehlers oder ähnlichem verschwindet. Falls die Überwachungsschaltung unter solchen Bedingen arbeitet, vergrößert sich die Breite des Fensterimpulses wesentlich. Rauschen, wie beispielsweise ein ungewisses Rahmensynchronisationssignal und ähnliches kann jedoch nicht beseitigt werden. Entsprechend ist die Anzahl der Rahmen, die erkannt werden müssen, bevor das Ausgangssignal SL einen hohen Pegel erreicht, relativ groß, z.B. 16. Die Anzahl der Rahmen, die zum Anheben des Ausgangssignals SL auf einen hohen Pegel erforderlich ist, entspricht der Anzahl der Ausgangssignale, die vom "m"-Detektor 311 erzeugt werden.
Wenn das Wiedergabegerät in einem Suchmodus betrieben wird, um den Beginn einer Aufzeichnung zu erreichen, steigt das Ausgangssignal SL auf einen hohen Pegel kurz nachdem das Rahmensynchronisationssignal nicht mehr erkannt wird. In dem gezeigten Ausführungsbeispiel erreicht das Ausgangssignal SL einen hohen Pegel nach drei Rahmenperioden.
Wenn das wiedergegebene Signal während der Wiedergabe verschwindet, hebt der Überwachungszähler 312 das Ausgangssignal SL auf einen hohen Pegel, gleich nachdem das Rahmensynchronisationssignal verschwindet. Darüberhinaus wird die Drehzahl der Disk gesteuert, wenn das wiedergegebene Signal verschwindet, so daß die Breite des Fensterimpulses PW auf sein Maximum vergrößert wird.
Der erfindungsgemäße Überwachungsschaltung umfaßt einen HF-Detektor 313, der das Vorhandensein eines wiedergegebenen Signals detektiert und ein erkanntes Ausgangssignal einer Steuerschaltung 316 zuführt. Eine Systemsteuerung 314 liefert ein Signal an die Steuerschaltung 316, das den Betriebsmodus des Wiedergabegeräts anzeigt. Eine Fehlerkorrekturschaltung 315 erkennt Fehler im wiedergegebenen Signal und liefert ein die Fehler anzeigendes Signal an die Steuerschaltung 316.
Die Steuerschaltung 316 liefert Steuersignale an den "n-m"-Detektor 309 und dem "m"-Detektor 311, um den Zählerstand entsprechenden den "m" Bits zu variieren. Der Wert von "m" und die entsprechende Breite des Fensterimpulses PW variieren in Übereinstimmung mit den von der Fehlerkorrekturschaltung 315 in dem Digitalsignal erkannten Fehlern.
Die Steuerschaltung 316 liefert ein Ausgangssignal, um den voreingestellten Wert des Überwachungszählers 312 in Übereinstimmung mit dem Betriebsmodus des Wiedergabegeräts und dem Vorhandensein eines vom HF-Detektor 313 erkannten wiedergegebenen Signals variiert.
Der Betrieb der Rahmensynchronisationssignalerkennungs- und -kompensationsschaltung von Fig. 7 wird nun mit Bezug auf die Zeitablaufdiagramme der Fig. 8,9 und 10 beschrieben. In den Fig. 8A - 8E hat das der Schaltung von Fig. 7 zugeführte Digitalsignal eine Rahmenperiode, die aufgrund einer Zyklusverschiebung kürzer ist als eine normale Rahmenperiode, und hat auch Aussetzfehler im 7. und 8. Rahmen. Fig. 8A zeigt ein Rahmensynchronisationserkennungssignal SFO vom Rahmenssynchronisationssignaldetektor 302. Fig. 8B zeigt einen vom Flipflop 301 erzeugten Fensterimpuls PW. Fig. 8C zeigt ein von der Gatterschaltung 304 erzeugtes Erkennungssignal SFW. Fig. 8D zeigt einen vom Zähler 307 erzeugten Trägerimpuls SFC. Fig. 8E zeigt ein vom ODER-Gatter 306 erzeugtes Rahmensynchronisationssignalerkennungssignal SFG.
In Fig. 8 ist die Anzahl der Zyklusverschiebungen klein, falls es eine große Anzahl von zufälligen Fehlern im wiedergegebenen Signal und eine relativ kleine Anzahl von Burst-Fehlern gibt. Die Anzahl der Zyklusverschiebungen ist viel größer, falls es viele Burst-Fehler gibt. Die Breite des Fensterimpulses variiert entsprechend der Fehler im Signal, so daß das Erkennungssignal für das Rahmensynchronisationssignal sicher innerhalb der Breite des Fensterimpulses liegt, selbst unter Berücksichtigung der Zyklusverschiebung. Die Gatterschaltung 304 erzeugt ein Erkennungssignal SFW zum Löschen des Zählers 307, bevor der Trägerimpuls SFC generiert wird, so daß die Breite des Fensterimpulses PW schmäler wird. Entsprechend fällt der Trägerimpuls SFC während der Periode, in der die Zyklusverschiebung auftritt, wie in Fig. 8D gezeigt, aus. Während der Periode, in der die Aussetzfehler auftreten, wird kein Rahmensynchronisationssignal in der Breite des Fensterimpulses erkannt, so daß die Gatterschaltung 304 kein Erkennungssignal SFW erzeugt. Falls jedoch der Zähler 307 von einem Erkennungssignal SFW, bevor die Aussetzfehler auftreten, korrekt gelöscht wird, erzeugt der Zähler 307 einen Trägerimpuls SFC mit der richtigen Rahmenperiode. Der Trägerimpuls SFC wird dann über das ODER-Gatter 306 dem Ausgangsanschluß 317 als Rahmensynchronisationssignalerkennungssignal SFG zugeführt.
In Fig. 9A - 9E enthält das der Schaltung von Fig. 7 zugeführte Digitalsignal eine Zyklusverschiebung und Aussetzfehler in der 7. und 8. Periode. Die Periodenlänge überschreitet aufgrund der Zyklusverschiebung die normale Rahmenperiode. Das Erkennungssignal SFW von der Gatterschaltung 304 löscht den Zähler 307, nachdem der Zähler 307 einen Trägerimpuls SFW erzeugt hat, so daß die Synchronisierung des Trägerimpulses SFC von der normalen Synchronisierung abweicht. Wie in Fig. 9E gezeigt, hat das dem Eingangsanschluß 317 zugeführte Rahmensynchronisationsignalerkennungssignal SFG aufgrund der Zyklusverschiebung doppelte Rahmensynchronisationssignale.
In Fig. 10A enthält das der Schaltung von Fig. 7 zugeführte Digitalsignal ein ungewisses Rahmensynchronisationssignal, das mit dem Rahmensynchronisationssignal vermischt ist, und einen Aussetzfehler in der 4. Periode. Desweiteren wird das Wiedergabegerät in einem Suchmodus betrieben, um den Beginn eines Audio-Signals zu erreichen, wobei während dieser Zeit das Rahmensynchronisationssignalerkennungssignal SFO ausfällt. Das ungewisse Rahmensynchronisationssignal fällt nicht in die Breite des Fensterimpulses PW, so daß das ungewisse Rahmensynchronisationssignal beseitigt wird und die Gatterschaltung 304 ein richtig synchronisiertes Erkennungssignal SFW liefert. Während des Suchbetriebs des Wiedergabegeräts erzeugt die Gatterschaltung 307 kein Erkennungssignal SFW in Abhängigkeit von dem Ausgangssignal SL des Überwachungszählers 312. Wie zuvor bemerkt, erzeugt der Überwachungszähler 312 ein Ausgangssignal SL, falls 3 Rahmensynchronisationssignale weggelassen wurden. Die Gatterschaltung 304 öffnet demnach durch das Ausgagnssignal SL, wie in Fig. 10F gezeigt. Wenn das Wiedergabegerät nach dem Suchmodusbetrieb im normalen Widergabemodus arbeitet, erzeugt die Gatterschaltung 304 das Erkennungssignal SFW, das den Überwachungszähler 312 in den Lademodus versetzt und den Zähler 307 löscht. Der Trägerimpuls SFC wird kurz nach Beendigung des Suchmodus diskontinuierlich, wie in Fig. 109d gezeigt, aber ist kurz danach richtig synchronisiert.
Wie vorstehend beschrieben, erzeugt die Rahmensynchronisationssignalerkennungs- und - kompensationsschaltung 300 das Rahmensynchronisationssignalerkennungssignal SFG, selbst wenn ein Aussetzfehler im Digitalsignal auftritt. Die Rahmensynchronisationsignalerkennungs- und - kompensationsschaltung 300 erzeugt ebenfalls das Ausgangssignal SL, das anzeigt, ob das Rahmensynchronisationssignal zuverlässig erkannt wurde. Wie bereits beschrieben, bestimmt das Ausgangssignal SL, ob das Phasensteuersystem 200 dem Geschwindigkeitsteuersystem zugeschaltet wird.
Eine erfindungsgemäße Rahmensynchronisationssignalerkennungs- und -kompensationschaltung erfordert keine Speicher mit großer Kapazität oder ähnlichem.
Aus dem zuvor gesagten wird klar, daß falls ein fehlerhaftes Rahmensynchronisationssignal an der gleichen Position während aufeinanderfolgenden Perioden auftritt, ein solches fehlerhaftes Signal entfernt werden kann, da das Rahmensynchronisationssignalerkennungssignal durch einen Ausblendimpuls, der breit genug ist, um sich dem richtigen Rahmensynchronisationssignal anzupassen, aber schmal genug, um das fehlerhafte Signal zu beseitigen, ausgeblendet wird.
Die erfindungsgemäße Kompensationsschaltung gleicht auch ein ausgefallendes Rahmensynchronisationssignal aus, falls das Wiedergabegerät im Wiedergabemodus betrieben wird.
Die erfindungsgemäße Kompensationsschaltung verhindert desweiteren eine falsche oder zufällige Hinzuschaltung des Phasensteuersystems zum Geschwindigkeitssteuersystem, das zur Bestimmung der Drehzahl der Disk verwendet wird, da das Phasensteuersystem dem Geschwindigkeitssteuersystem in Abhängigkeit vom einem Signal einer Überwachungsschaltung zugeschaltet wird, die beobachtet, ob das Rahmensynchronisationssignal zuverlässig erkannt wird.
Die Überwachungsschaltung arbeitet sofort, wenn das Wiedergabegerät im Wiedergabemodus betrieben wird und auch in Abhängigkeit vom Zustand des wiedergegebenen Signals. Entsprechend kann das Geschwindigkeitssteuersystem für das Wiedergabegerät richtig arbeiten, da das Ausgangssignal von der Überwachungsschaltung zum Steuern der Zuschaltung des Phasensteuersystems zum Geschwindigkeitssteuersystem verwendet wird.
Die vorliegende Erfindung kann nicht nur für ein Wiedergabegerät für pulscodemodulierte Audiodisks, sondern kann auch in jedem anderen Gerät verwendet werden, das ein in einem Basisband aufgezeichnetes Digitalsignal wiedergibt, und das ein Rahmen- oder Blocksynchronisationssignal bei der Wiedergabe aufweist.

Claims

1. Schaltungsanordnung zur Gewinnung oder Auffrischung von Rahmensynchronisationssignalen, die zur Wiedergabe von durch die Rahmensynchronisationssignale getrennten digitalen Signalen verwendet werden, wobei jedes digitale Signal eine vorbestimmte Rahmenzeitdauer hat, umfassend:

eine Empfangseinrichtung (301) zum Empfangen eines Eingangssignals;

eine Erkennungseinrichtung (302) zum Erkennen der Rahmensynchronisationssignale aus dem Eingangssignal, um abhängig davon entsprechende Erkennungssignale (SFO) zu generieren;

eine Torschaltungseinrichtung (304) zum Empfangen und Ausblenden der Erkennungssignale (SFO) abhängig von Torsignalen (PW);

eine Takteinrichtung (308) zum Generieren von Taktsignalen (CP);

eine Zählereinrichtung (307) zum Zählen der Taktsignale bis zu einer ersten vorbestimmten Anzahl (n), um Interpolationssynchronisationssignale zu generieren; und

eine Fenstersignalgenerierungseinrichtung (309-311) mit einer ersten Erkennungseinrichtung (309) zum Dekodieren des Zählers der Zählereinrichtung (307), um der Torschaltungseinrichtung (304) Toröffnungssignale zuzuführen, falls der Zählerstand der Zählereinrichtung (307) einer zweiten vorbestimmten Anzahl (n-m), die gegenüber der ersten vorbestimmten Anzahl (n) kleiner ist, gleicht zu einem ersten vorbestimmten Zeitpunkt nach den Erkennungssignalen (SFO), um den Startzeitpunkt jedes mit den Erkennungssignalen (SFO) synchronisierten Fenstersignals als die Torsignale (PW) zur Torschaltungseinrichtung (304) zu bestimmen; dadurch gekennzeichnet, daß die Zählereinrichtung (307) die Taktsignale bis zu der ersten den vorbestimmten Rahmenzeitdauern entsprechenden vorbestimmten Anzahl (n) zählt; und daß die Fenstersignalgenerierungseinrichtung (309-311) eine zweite Erkennungseinrichtung (311) zum Dekodieren des Zählers der Zählereinrichtung (307) aufweist, um Torschließsignale zu liefern, falls der Zählerstand der Zählereinrichtung (307) einer dritten vorbestimmten Anzahl (m), die kleiner ist als die zweite vorbestimmte Anzahl (m-n), gleicht zu einem zweiten vorbestimmten Zeitpunkt nach den Erkennungssignalen (SFO), um einen Endzeitpunkt jedes Fenstersignals zu bestimmen.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Erkennungseinrichtung (309) die Toröffnungssignale entsprechend einem der Hälfte der Fenstersignale entsprechenden Zählerstand liefert, und daß die zweite Erkennungseinrichtung (311) die Torschließsignale entsprechend einem Zählerstand liefert, der der Hälfte der vorbestimmten Länge der Fenstersignale entspricht.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Fenstersignalgenerierungseinrichtung (309-311) eine Flipflop- Schaltung (310) aufweist, deren Setz- und Rücksetzeingänge mit der ersten Erkennungseinrichtung (309) bzw. mit der zweiten Erkennungseinrichtung (311) verbunden sind.

4. Schaltungsanordnung nach Anspruch 1 bis 3, gekennzeichnet durch eine Steuereinrichtung (316) zum Liefern von Steuersignalen an die Fenstersignalgenerierungseinrichtung (309-311) zur Veranlassung einer Veränderung des ersten vorbestimmten Zeitpunkts.

5. Schaltungsanordnung nach Anspruch 1 bis 3, gekennzeichnet durch eine Steuereinrichtung (316) zum Liefern von Steuersignalen an die Fenstersignalgenerierungseinrichtung (309-311) zum Veranlassung einer Veränderung des ersten vorbestimmten Zeitpunkts in Übereinstimmung mit mehreren Wiedergabemodi des digitalen Signals.

6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß jedes der Fenstersignale im wesentlichen bezüglich jedes der Erkennungssignale (SFO) zentriert ist.

7. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß das Digitalsignal mehrere Zustände aufweist, und gekennzeichnet durch Erkennungseinrichtungen (313) zum Erkennen der Zustände und zum Liefern von Signalen an die Steuereinrichtung (316), um den ersten vorbestimmten Zeitpunkt in Abhängigkeit davon zu verändern.

8. Schaltungsanordnung nach Anspruch 4 oder 5, gekennzeichnet durch eine Fehlerkorrektureinrichtung (315) zum Liefern von Signalen an die Steuereinrichtung (316), um den ersten vorbestimmten Zeitpunkt in Abhängigkeit von Fehlern in dem digitalen Signal zu verändern.

9. Schaltungsanordnung zum Gewinnen oder Auffrischen von Synchronisationssignalen, die zur Wiedergabe von durch Rahmensynchronisationssignale getrennte digitale Signale verwendet werden, wobei jedes digitale Signal eine vorbestimmte Rahmenzeitdauer hat, umfassend:

eine Erkennungseinrichtung (302) zum Erkennen der Rahmensynchronisationssignale und zum Generieren von entsprechenden Erkennungssignalen (SFO) in Abhängigkeit davon;

eine die Erkennungssignale (SFO) empfangende Torschaltungseinrichtung (304) zum Ausblenden der Erkennungssignale (SFO) abhängig von Torsignalen (PW); und Fenstereinrichtungen (305, 307-312) mit einer ersten Einrichtung (307-311) zum Liefern von ersten mit den Erkennungssignalen (SFO) synchronisierten Fenstersignalen als Torsignale (PW) zur Torschaltungseinrichtung (304) und mit einer zweiten Einrichtung (305,311,312) zum Liefern von zweiten Fenstersignalen (SL), die länger sind als die ersten Fenstersignale als Torsignale (PW) an die Torschaltungseinrichtung (304), falls mehrere der Erkennungssignale (SFO) nicht richtig generiert wurden; dadurch gekennzeichnet, daß die zweite Einrichtung eine Einrichtung (311) zum Erkennen von Phasenabweichungen zwischen den ersten Fenstersignalen und den Erkennungssignalen, wie sie von der Torschaltungseinrichtung (304) ausgeblendet werden, und eine Zählereinrichtung (312) zum Empfangen des Ausgangssignals der Einrichtung (311) als Taktsignale aufweist zum Liefern der zweiten Fenstersignale an die Torschaltungseinrichtung (304), falls ein davon abgeleiteter Zählerstand einen vorbestimmten Wert überschreitet.

10. Schaltungsanordnung nach Anspruch 9, gekennzeichnet durch eine Steuereinrichtung (316) und dadurch gekennzeichnet, daß der vorbestimmte Wert von dem Ausgangssignal der Steuereinrichtung (316) in Übereinstimmung mit mehreren Arbeitsmodi verändert wird.

11. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß das digitale Signal mehrere Zustände aufweist, und gekennzeichnet durch eine Hochfrequenzerkennungseinrichtung (313) zum Erkennen des Zustands des digitalen Signals und durch eine Steuereinrichtung (316) zum Verändern des ersten vorbestimmten Zeitpunkts in Abhängigkeit von den Zuständen des digitalen Signals.

12. Schaltungsanordnung nach Anspruch 9, gekennzeichnet durch eine Steuereinrichtung (316) zum Verändern des vorbestimmten Wertes und durch eine Fehlerkorrektureinrichtung (315) zum Liefern von Signalen an die Steuereinrichtung (316) zum Verändern des vorbestimmten Wertes in Abhängigkeit von Fehlern im digitalen Signal.

13. Schaltungsanordnung nach Anspruch 9, gekennzeichnet durch eine auf die zweiten von der Zählereinrichtung (312) gelieferten Fenstersignale reagierende Servoschaltung zum Betreiben einer Vorrichtung zur Wiedergabe des digitalen Signals mit einer vorbestimmten Geschwindigkeit.

14. Schaltungsanordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Servoschaltung eine Betriebsgeschwindigkeitssteuereinrichtung zum Bewirken kleiner Geschwindigkeitsveränderungen in der Vorrichtung umfaßt und daß die zweiten Fenstersignale von der Zählereinrichtung (312) selektiv die Geschwindigkeitssteuereinrichtung beeinflussen.