DE2932020A1 - Speicheranordnung mit zugehoeriger schreib- und leseeinrichtung - Google Patents

Description

RCA 71,944- Ks/Ki

U.S. Serial Fo: 931,530

Piled: August 7, 1978

ECA Corporation New York, N.T., V. St. v. A.

Speicheranordnung
mit zubehöriger Schreib- und Leseeinrichtung

Die Erfindung betrifft Speicheranordnungen in Halbleiterbauweise und bezieht sich insbesondere auf Einrichtungen zum leichten Einschreiben von Informationen in die Zellen einer Speichermatrix und auf Einrichtungen zum nichtlösehenden Auslesen des Inhalts der Zellen.

Eine kritische Größe beim Bau einer Speichermatrix ist die sogenannte Packungsdichte, d.h. die größtmögliche Anzahl von Speicherzellen, die sich auf einem Halbleiterplättchen unterbringen läßt. TJm eine hohe Packungsdichte zu erzielen, muß die Anzahl von Bauelementen je Speicherzelle klein und die Anzahl von Leitungen für den Zugang zu den Zellen so gering wie möglich sein.

Eine bekannte statische Speicherzelle, die diesen allgemeinen Anforderungen genügt, enthält fünf Transistoren pro Zelle und ist z.B. in ligur 5 der US-Patentschrift 3 521 242

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dargestellt. Vier der fünf Transistoren sind zur Bildung eines Flipflops verbunden. Der fünfte Transistor, der nachstehend als "Tortransistor" bezeichnet wird, dient als Verknüpfungsglied zur Signalübertragung (Torschaltung). Seine Stromleitungsstrecke ist zwischen einen Punkt, der gleichzeitig den Eingang und den Ausgang des Flipflops bildet (Eingangs/Ausgangs-Punkt) , und eine Eingangs/Ausgangs-Leitung geschaltet und wird dazu verwendet, entweder den Zustand der Zelle zu fühlen oder Information in die Zelle einzuschreiben. Eine solche Zelle hat viele Vorteile: sie ist klein, kann durch eine einzelne, mit der Steuerelektrode des Tortransistors verbundene Wortleitung angewählt werden, und mittels der einen Eingangs/Ausgangs-Leitung kann Information in die Zelle geschrieben und der Zelleninhalt gefühlt werden.

Neben diesen Vorteilen gibt es aber auch eine Eeihe von Problemen und einander widersprechende Konstruktionserfordernisse. Um Information in die Zelle zu schreiben, muß die Impedanz des Tortransistors so niedrig wie möglich gemacht werden, damit die Zelle ihren Zustand ändern und neue Information während eines Schreibvorgangs aufnehmen kann. Zum Auslesen der in der Zelle enthaltenen Information ist es jedoch notwendig, daß der Tortransistor eine relativ hohe Impedanz hat, um zu verhindern, daß Bestspannungen auf der Eingangs/Ausgangs-Leitung den Tnhait der Speicherzelle "überrennen" und ändern. Andererseits schränkt aber die hohe Impedanz des Tortransistors die Fähigkeit zum Einschreiben an der Zelle stark ein, insbesondere im Falle niedriger Versorgungsspannungen .

Es sind bereits Methoden bekannt, um das vorstehend beschriebene Problem zu vermindern. Eine Methode besteht darin, die Impedanz des Tortransistors hoch zu machen, so daß die Zelle nichtlöschend ausgelesen werden kann. Venn die Möglichkeit

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des Einschreib ens von Information in die Zelle gewünscht wird, kann auf verschiedene Weise vorgegangen werden. In der US-Patentschrift 3 521 24-2 wird angeregt, die Steuerelektrode des Tortransistors zu übersteuern, um die Impedanz der Stromleitungsstrecke des Transistors niedriger zu machen und damit eine engere Kopplung sicherzustellen. Hierzu ist es jedoch erforderlich, ein Potential hoher Amplitude zur Verfügung zu stellen bzw. ein Potential zu erzeugen., das eine höhere Amplitude hat als das Betriebspotential für die Speicherzelle. Zusätzlich zu dem Problem der Erzeugung verschiedener Spannungen zum Lesen und zum Schreiben besteht auch, das Problem, die lese- und Schreibspannungen auf die Steuerelektroden ausgewählter Tortransistoren zu koppeln.

Die Aufgabe der Erfindung besteht darin, diese Probleme zu lösen. Hierzu ist erfindungsgemäß eine spannungsvervielfachende Schaltung vorgesehen, an deren Ausgang sich wahlweise eine Lesespannung erzeugen läßt oder eine Schreibspannung, die eine wesentlich höhere Amplitude als die Lesespannung hat. Ferner ist eine Pegelverschiebungs- und Decodierschaltung vorgesehen, die bei entweder der Lesespannung oder der Schreibspannung wirksam wird, welche über den Ausgang des Spannungsvervielfachers zu den Steuerelektroden ausgewählter Tortransistoren gelangt.

Die Erfindung wird nachstehend an einem Ausführungsbeispiel an Hand von. Zeichnungen näher erläutert.

Figur 1 zeigt eine erfindungsgemäße Speichermatrix teils im Detail und teils in Blockform;

Figur 2A ist ein Schaltbild einer in der Matrix nach Figur 1 verwendeten Speicherzelle;

Figuren 2B und 2C sind Ersatzschaltbilder der Speicherzelle für verschiedene Betriebsbedingungen;

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Figur 3 zeigt den zeitlichen Verlauf von Signalen an verschiedenen Punkten der Schaltungsanordnung nach Figur 1.

Bei den aktiven Bauelementen, die zur Realisierung der Erfindung verwendet werden können, handelt es sich vorzugsweise um Feldeffekttransistoren mit isolierter Gateelektrode (Isolierschicht-Feldeffekttransistoren oder abgekürzt IGFETs). Aus diesem Grund ist die Schaltungsanordnung in der Zeichnung mit solchen Transistoren dargestellt und wird im folgenden auch so beschrieben. Hiermit soll Jedoch nicht ausgeschlossen werden, daß auch andere geeigente Bauelemente verwendet werden können. Venn also in den Patentansprüchen die Bezeichnung "Transistor" ohne ausdrückliche Einschränkung verwendet wird, dann ist dieser Begriff im allgemeinsten Sinne zu verstehen.

In den Zeichnungen sind Anreicherungs-IGFETs vom P-Leitungs·· typ durch den Buchstaben P und eine nachgestellte spezielle Bezugszahl bezeichnet, während Anreicherungs-IGFETs vom N-Leitungstyp mit dem Buchstaben N und einer nachgestellten speziellen Bezugszahl gekennzeichnet sind. Die Eigenschaften von IGFETs sind allgemein bekannt und brauchen daher nicht im einzelnen beschrieben zu werden. Zum besseren Verständnis der nachstehenden Erläuterungen seien jedoch nachfolgend einige Definitionen und Eigenschaften angegeben, die für die Erfindung einschlägig sind:

1. Jeder IGFET hat eine erste und eine zweite Elektrode, welche die Enden seiner Stromleitungsstrecke (Kanal) definieren, sowie eine Steuerelektrode (Gateelektrode), deren Potential das Leitvermögen der Stromleitungsstrekke bestimmt. Die erste und die zweite Elektrode eines IGi¹ET werden als Source- bzw. Drainelektrode bezeichnet. Bei einem IGFET vom P-Typ 1st die Sourceelektrode diejenige, an die das positivere (höhere) Potential gelegt wird. Bei einem IGFET vom N-Leitungstyp ist die Sourceelektrode diejenige, an die das weniger positive (niedrigere) Potential gelegt wird.

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2. Ein IGJ¹ET leitet, wenn die angelegte Gate-Souree-Spannung (V{ig) eine Richtung hat, die im Sinne der Einschaltung des Transistors geht, und einen Betrag, der größer ist als ein gegebener Wert, welcher als Schwellenspannung (Vm) des Transistors bezeichnet wird. Um einen Transistor vom P-Leitungstyp einzuschalten, muß sein Gatepotential (Gatespannung V_&) um mindestens den Wert der Schwellenspannung V^ negativer sein als sein Sourcepotential (Sourcespannung Vg). Zum Einschalten eines Transistors vom N-Leitungstyp muß seine Gatespannung V~ um den Wert V™ positiver sein als seine Sourcespannung Vg

3. IGPETs sind "bidirektional", d.h. wenn ein Einschaltsignal an der Steuerelektrode liegt, kann ein Strom in jeder Richtung durch die zwischen der ersten und der zweiten Elektrode liegende Leitungsstrecke fließen, d.h. Source und Drain sind vertauschbar.

Bei der nachstehenden Beschreibung wird ein Potential, das bei oder nahe dem Massepotential liegt, willkürlich als Logikzustand "O" oder "niedrig" bezeichnet, während ein Potential, das bei oder nahe an +V-qjj oder +V Volt liegt, willkürlich als Logikzustand "1" oder "hoch" bezeichnet wird.

Die in Figur 1 dargestellte Anordnung enthält eine wortorganisierte Speichermatrix 7 mit Zellen 8, deren Wortleitungen (W1 ... Wn) über Pegelverschiebungs/Decodierschaltungen (D1 Dn) wahlweise mit einer Lese/SchreibSpannungleitung 10 gekoppelt werden. Die an die Leitung 10 gelegte Spannung wird von einer spannungsvervielfachenden Schaltung 12 erzeugt, deren Ausgang 14 mit der Leitung 10 verbunden ist. Der Spannungsvervielfacher 12 nach Figur 1 legt während der Lesezyklen (d.h. wenn der Inhalt der Speichermatrix 7 gelesen wird) +V-jyrj Volt an die Leitung 14 und während der Schreibzyklen (d.h. wenn Information in die Zellen eingeschreiben wird) ungefähr _D Volt. Der Spannungsvervielfacher 12 gleicht der Schal-

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tung, die in Figur 3 der US-Patentschrift 4 000 412 dargestellt ist.

Die Notwendigkeit für die Erzeugung der genannten Potentiale (+V_DD Volt und +2VjJJj Volt) läßt am besten verstehen, wenn man zunächst einige Eigenschaften der Speicherzellen untersucht.

Die Speicherzellen 8 sind so ausgelegt, daß wenn an die Steuerelektrode ihres jeweiligen Tortransistors (NJ) das Potential V_DD gelegt wird, das Speicherelement 9 der Zelle seinen Zustand nicht ändern kann (d.h. es gibt dort keine "Falscheinschreibung")· Dies läßt sich am besten an Hand der Figur 2 erläutern.

Das Speicherelement oder Flipflop enthält zwei überkreuz gekoppelte komplementäre Inverter 11 und 12. Jeder Inverter enthält zwei IGFETs komplementären Leitungstyps, deren Source-Drain-Strecken in Reihe zwischen Vpp und Masse liegen. Die zusammengeschalteten Drainelektroden der den Inverter 11 bildenden IGFETs PI und N1 sind gemeinsam mit den zusammengeschalteten Gateelektroden der IGFETs P2 und N2 des Inverters 12 an den Eingangs/Ausgangs-Punkt A des Flipflops angeschlossen. Die zusammengeschalteten Drainelektroden der Transistoren P2 und N2 sind mit den zusammengeschalteten Gateelektroden der Transistoren PI und N1 verbunden. Die zusammengeschalteten Gateelektroden jedes Inverters bilden den Sigaaleingang des Inverters, und 4ie zusanxmengeschalteten Drainelektroden jedes Inverters bilden den Signalausgang des Inverters. Die Stromleitungsstrecke (Kanal) des Tortransistors (IGFET NJ) ist zwischen die Eingangs/Ausgangs-Leitung, die auch mit Bitleitung HL bezeichnet ist, und den Eingangs/Aiasgangs-Punkt A des Flipflops geschaltet. An die Steuerelektrode (Gateelektrode) des Transistors N3 ist eine Wortleitung (oder Adressenleitung) angeschlossen. Das Potential an der Wortleitung steuert die Leitfähigkeit

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von N3. Die Impedanz der Stromleitungsstrecke eines IGEEiD ist eine !Funktion seiner Gate-Source-Spannung (Vn₀). Es sei angenommen, daß für gleichhohe Amplituden einer in Einschalt richtung an den Transistoren liegenden Gate-Source-Spannung Vgg die im eingeschalteten Zustand wirksame Impedanz (Einschalt impedanz Zjj,) der Stromleitungsstrecke des Tortransistors Ή3 größer ist als die Eins ehalt impedanz (Z^-o) ^ies $^ansistors Έ2 und auch größer als die linschaltimpedanz (Zp,*) des Transistors P1. Ferner sei angenommen, daß der "Kipppunkt" der Inverter 11 und 12 "bei ^_m/2 liegt. D.h., für ein Eingangssignal am Inverter 11 oder 12, das positivex¹ als Vtvq/2 ist, sei der Invert er aus gang ¹¹O" oder "niedrig", und für ein Eingangssignal, das weniger positiv als Ύ-πη/Ζ ist, sei jeder Inverterausgang "+V-qjj" oder "hoch".

Es läßt sich zeigen, daß unter den oben angegebenen Bedingungen und wenn die Wortleitung auf Υ^-η liegt (d.h. auf dem gleichen Potential, wie es als Betriebspotential am Flipflop 9 liegt), der Zustand der Zelle nicht geändert werden kann, d.h. an dieser Zelle kann nicht eingeschrieben werden. Der Betrieb der Speicherzelle sei nun für die beiden Bedingungen untersucht, die eine Störung des Speichers bewirken können.

Die eine Bedingung existiert, wenn in der Zelle eine "1" gespeichert ist (PI und N2 eingeschaltet, FI und P2 ausgeschaltet) und die Kapazität der Bitleitung auf Null Volt geladen ist. Für diese Bedingung lassen sich die Stromleitungsstrecken von PI und N1 als in Heihe zwischen Y^ und Masse liegend betrachten (vgl. Figur 4B), und beide Transistoren leiten in Sourceschaltung. Da Z,^ größer ist als Zp₁, bleibt die Spannung V^ am Knotenpunkt A oberhalb Vpjj/2, und im Flipflop 9 bleibt eine "1" gespeichert.

Die andere mögliche Störungsbedingung existiert, wenn die Zelle eine "O" speichert (PI und H2 ausgeschaltet, UI und P2 eingeschaltet) und die Bitleitungskapazität auf V·^ Volt

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geladen ist. Wenn V_DD Volt an die Gateelektrode von N3 gelegt wird, schaltet dieser Transistor ein. Für diese Signalbedingung leitet der Transistor N3 jedoch in der Sourcefolger-Betriebsart , und Z ist deutlich größer als Z_w<1. Somit

N3
bleibt V. unterhalb Vjyrj/2, wenn N3 eingeschaltet wird, und die Zelle wird nicht gestört.

Es ist jedoch schwer, an der Zelle einzuschreiben, insbesondere im Falle niedriger Versorgungsspannungen (z.B. V^jj = 2 oder 3 Volt) und für den Fall, daß eine "1" in die Zelle geschrieben werden soll. Für diese Bedingung leitet der Tortransistor im Sourcefolger-Betrieb und zwischen seiner Gate- und seiner Sourceelektrode existiert ein Spannungsoffset in Höhe der Schwellenspannung (Vm). Wenn V_m gleich V₀₁. ist, dann kann nicht in die Zelle eingeschrieben werden. Aber auch wenn Vm etwas niedriger als V^ (an der Gateelektrode von N3 liegend) ist, ist die Impedanz von N3 hoch, und das Einschreiben in die Zelle erfolgt sehr langsam.

Um ein zuverlässiges Einschreiben in die Zelle zu bewirken, muß daher die Impedanz von N3 während des Schreibzyklus vermindert werden. Dies geschieht dadurch, daß man die Gateelektroden der Tortransistoren in die Leitfähigkeit übersteuert, wenn Information in eine Speicherzelle geschrieben wird.

Für V_DS <Vm (d.h. im linearen Betriebsbereich) kann die Impedanz (Z) der Stromleitungsstrecke eines IGFET folgendermaßen ausgedrückt werden:

^VGS ~ ^VT

(1)

für Vjjg > V_m (d.h. im Sättigungsbereich) gilt für die Impedanz Z der Stromleitungsstrecke eines IGFET folgender Ausdruck:

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Z = K

<^VGS

(2)

Aus der obigen Gleichung (1) läßt sich erkennen, daß "bei Verdoppelung von V^g (von V^ auf 2 V_DD) die Impedanz Z um mehr als den Faktor 2 vermindert wird, weil V^, relativ konstant ist. Außerdem läßt sich aus der Gleichung (2) entnehmen, daß hier bei Verdoppelung von V^g die Impedanz Z um mehr als den !Paktor 4 niedriger wird. Ein weites Übersteuern der Gateelektrode erhöht den Bereich der Versorgungsspannung, über den Information in die Speicherzelle eingeschrieben werden kann.

Es sei nun angenommen, daß Z^₇, wesentlich niedriger ist als Zp_x. oder Z«., wenn eine Spannung von 2Vj,jj an die Wortleitung gelegt wird. Für diese Bedingung führt das Potential +V_DD an der Bitleitung-dazu, daß mehr als V_DD/2 am Punkt A liegt, und ein Potential von Null Volt an der Bitleitung führt dazu, daß weniger als ν^·η/2 am Punkt A liegt. Dann aber wird die Binärinformation der Bitleitung in die Zelle eingeschrieben. Das Anlegen von 2V-JyJj Volt an eine Wortleitung bewirkt, daß alle Tortransistoren, deren Steuerelektroden mit dieser Wortleitung verbunden sind, in Durchlaßrichtung übersteuert werden. Während also nun an den ausgewählten Zellen leicht eingeschrieben werden kann, sind die ungewählten Zellen der Gefahr einer Palscheinschreibung ausgesetzt. Dieses Problem wird dadurch beseitigt, daß die Bitleitungen nichtgewählter Zellen (vor dem Einschreiben oder dem Lesen) auf ein Potential vorgeladen werden, das ungefähr gleich dem Kippunkt der Speicherzellen ist (d.h. gleich dem Potential, bei welchem der Knotenpunkt A einer Zelle weder Strom liefert noch Strom zieht), der z.B. angenommenerweise bei V_DD/2 liegt. Dies läßt sich dadurch erreichen, daß man mit jeder Bitleitung eine Mittenpunkt-Vorladeschaltung 72 koppelt. Die Schaltung 72 könnte irgendeine Spannungsteilerschaltung sein, die

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-Inzwischen Vtjjj und Masse gekoppelt ist und einen Ausgangsknoten hat, an dem ein Teil der Spannung V^ erscheint und der wahlweise mit einer Bitleitung verbindbar ist. Das genannte Problem kann aber auch dadurch beseitigt werden, daß man die Geschwindigkeit, mit der die Wortleitungsspannung angelegt wird, steuert. Durch schräges Ansteigenlassen der Vortleitungsspannung kann eine Speicherzelle die zugeordnete Bitleitung aufladen, ohne gestört zu werden. Mit Jeder dieser Methoden, besonders aber mit dem Vorladeprinzip, kann die Impedanz von N3 unter den Wert vermindert werden, der für absolute Kicht-Einschreibbarkeit wie oben angenommen erforderlich ist.

Bei der vorstehenden Beschreibung wurde zur leichteren Erläuterung vorausgesetzt, daß die Impedanzen der eine Speicherzelle bildenden Transistoren in einem solchen Verhältnis zueinander stehen, daß an der Zelle absolut kein Einschreiben möglich ist (also keine Falscheinschreibung erfolgt), wenn an die Speicherzelle irgendeine Kombination von Signalen an den Bitleitungen und Vortleitungen gelegt wird, die sich im Bereich der Betriebsspannung (d.h. im Bereich von Bull bis+Vpjj) bewegen. Das Vorladen der Bitleitungen ungewählter Zellen auf Vjjjj/2 Volt vor Jedem Schreibzyklus und das Vorladen aller Bitleitungen der Matrix vor Jedem Lesezyklus macht es möglich, daß die Impedanz von NJ vermindert wird. Dies verkürzt die Ansprechzeit der Zelle, ohne daß das Problem der Falscheinschreibung oder eines löschenden Lesens besteht. Das Anlegen von 2V_DD an die Gateelektroden angewählter Elemente stellt sicher, daß bei niedrigen V^-Spannungen Information in die Zelle eingeschrieben wird, und zwar auch derjenige binäre Eingangswert (z.B. "hohes" Signal an der Bitleitung), bei dem der Tortransistor im Sourcefolger-Betrieb leitet.

Die Kombination des Spannungsvervielfachers 12 und der Pegelverschiebungs/Decodierschaltung nach Figur 1 macht es möglich, eine Spannung von ν,,-η Volt oder von 2Vjjj. Volt an angewählte

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Wortleitungen zu legen, mit denen die Steuerelektroden der Tortransistoren verbunden sind. (Während eines Schreibzyklus sind die Bitleitungen der nicht angewählten Speicherzellen mittels der Mittenpunkt-Vorladeschaltung 72 auf V_DD/2 Volt gelegt, um die Störung der nichtgewählten Zellen zu verhindern.)

Im folgenden seien Aufbau und Arbeitsweise des Spannungsvervielfacher s 12 kurz untersucht. Der Spannungsvervielfacher enthält einen komplementären Inverter 110, der aus den Transistoren P1O und N1O besteht. P1O ist mit seiner Sourceelektrode an eine Klemme 16 und mit seiner Drainelektrode an eine Klemme 18 angeschlossen. ΪΤ1Ο liegt mit seiner Drain elektrode an der Klemme 18 und mit seiner Sourceelektrode an der Klemme 20. Die Schaltung enthält außerdem weitere Transistoren P20, N20 und P30 sowie einen Kondensator G. P20 liegt mit seiner S our ce elektrode an der Klemme 14- und ist mit seiner Drainelektrode an die Drainelektrode von N20 und an die Gäteelektrode von P30 angeschlossen. ΪΤ20 ist mit seiner Sourceelektrode an die Klemme 20 angeschlossen, und die Source-Drain-Strecke von P30 ist zwischen die Klemmen 16 und 1A- geschaltet. Die Gateelektroden von P10, P20, N10 und N20 sind gemeinsam an die Eingangssteuerleitung 22 des Spannungsvervielfachers 12 angeschlossen. Die eine Seite des Kondensators C, die mit "X" "bezeichnet sei , ist mit der Klemme 18 verbunden, und die andere Seite "Y" des Kondensators C ist mit der Klemme 14-verbunden. Der Kapazitätswert des Kondensators C ist so gewählt, daß er ungefähr das 5-fache des Wertes der Kapazität auf der Leitung 10 beträgt. Dieses Kapazitätsverhältnis stellt

sicher, daß ein Spannungsimpuls von +2Vjjjj erzeugt und ohne wesentliche Dämpfung an die Leitung 10 gelegt werden kann und daß Spannungswerte an der Leitung 10 während der Impulsdauer aufrecht erhalten bleiben. Der Kondensator kann auf dem Schaltungsplättchen mit integriert oder ein diskretes, außerhalb des Plättchens liegendes Bauelement sein. Zwischen die Klemme 16 und den Punkt 14- ist eine Diode 17 geschaltet, um eine enge

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Kopplung sicherzustellen, wenn V^ an den Punkt 14 gelegt wird, und um zu verhindern, daß das Potential des Knotenpunktes 14 schwimmt, wenn P3O ausgeschaltet ist.

An die Klemme 16 wird ein Potential von +V-q_D Volt gelegt, und an die Klemme 20 wird Massepotential (0 Volt) gelegt. Der Spannungsvervielfacher 12 wird mittels eines mit zwei Eingängen versehenen NAND-Gliedes 4-0 gesteuert, dessen Ausgang Zq mit der Eingangsleitung 22 verbunden ist. Die beiden Eingänge des NAND-Gliedes 40 sind mit SCHREIBEN und EIN bezeichnet und im Normalfall "niedrig" (Logikwert "O").

Die Arbeitsweise des Spannungsvervielfachers 12 ist im einzelnen in der US-Patentschrift 4 000 412 beschrieben und braucht hier nicht detailliert zu werden. Es genügt die Peststellung, daß wenn die Eingangssignale SCHREIBEN und EIN beide "niedrig" sind, das Signal Zq den Wert "hoch" hat und die Transistoren N10 und N20 eingeschaltet sind, und daß wenn N20 eingeschaltet ist, dieser Transistor den Transistor P30 einschaltet. Wenn P30 eingeschaltet ist, sind der Knotenpunkt 14 und die Seite Υ des Kondensators C auf +V,^ Volt geklemmt. Immer wenn N10 leitet, liegt die Seite X des Kondensators C auf Massepotential, und der Spannungsleitung 10 wird +V^ angelegt. Dies ist die Bedingung, die während eines Lese- oder Vorladezyklus existiert.

Um Information in den Speicher einzuschreiben, müssen die dem NAND-Glied 40 angelegten Signale SCHREIBEN und EIN den "hohen" Wert (Logikwert "1") haben, wodurch Zq "niedrig" wird (Binärwert "0"). Dies ist im Schaubild der Figur 3 dargestellt. Wenn Zq niedrig wird, werden die Transistoren N10 und N20 ausgeschaltet und die Transistoren PIO und P20 eingeschaltet. Das Einschalten des Transistors PIO bewirkt einen positiven Spannungssprung von +V Volt an der Kondensatorseite X. Da sich die Spannung über den Kondensator C nicht sofort ändern kann, geht das Potential der Kondensatorseite X von +V-η^ Volt auf

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^+2VDD ^Vol1;· ^Der Transistor P20, der eingeschaltet ist, koppelt die an der Kondensatorseite X liegenden 2V_DD Volt auf die Gateelektrode des Transistors P3O, womit dieser Transistor ausgeschaltet wird oder im ausgeschalteten Zustand gehalten wird. Immer wenn Z_Q "niedrig" wird, schlägt also das Potential am Knotenpunkt 14- (V^) von V_DD Volt auf 2V_DI) Volt und bleibt dort, solange Z_Q niedrig ist. Der Spannungsvervielfacher 12 eignet sich gut zur Realisierung der Erfindung, es kann stattdessen aber auch irgendein anderer geeigneter Spannungsvervielfacher verwendet werden, der einen Ausgangsanschluß aufweist, an dem normalerweise ein Betriebspotential von z.B. +Vrypj Volt geliefert wird, und der wahlweise durch einen Steuerimpuls dazu gebracht werden kann, an seinem Ausgang ein Vielfaches der Betriebsspannung (z.B. +2Vp-J, Volt) zu erzeugen.

Gemäß Figur 3 wird der +2VjV-Q-SChTeibimpuls gleichzeitig und in seiner Breite voll zusammenfallend mit den Impulsen SCHREIBEN und EIN angelegt. Es sei jedoch erwähnt, daß die erhöhte Schreibspannung (z.B. +2VjJJj) zu irgendeinem beliebigen Zeitpunkt während des Impulses SCHREIBEN angelegt werden kann, ja sogar an der Rückflanke dieses Impulses, indem man den Impuls SCHREIBEN oder EIN entsprechend steuert oder indem man irgendwelche anderen geeigneten bekannten Modifikationen vornimmt.

Die auf der Leitung 10 vorhandene Spannung kann wahlweise mittels der Decodierer D1 bis Dn wahlweise den Wortleitungen W1 bis Wn der Matrix 7 angelegt werden. Jeder Decodierer (allgemein mit "Di" bezeichnet, mit 1üi n) enthält eine Decodierschaltung aus einer Anzahl "r" von Transistoren des N-Leitungstyps (N.,. ... N. ), deren Stromleitungsstrecken in Reihe zwischen einem Schaltungsknoten 0^7 und Masse liegen. Die Gateelektroden aller Decodiertransistoren (N^ ... -NjJ₁,) sind jeweils an eine eigene von "r" Eingangsadressenleitungen (A,.. ... A .) angeschlossen, die binärcodierte Informationen führen. Wenn alle den Gate elektroden der Decodierschaltungen angelegten Signale "hoch" sind, sind die Transistoren N-^ bis

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. eingeschaltet, und der ausgangsseitige Schaltungsknoten ist auf Massepotential geklemmt.

Jeder Decodierer enthält zwei über Kreuz gekoppelte Transistoren Pj)J^i und Ρβτρ · ^^e Sourceelektroden der beiden Transistoren sind mit der Leitung 10 verbunden, während die Drainelektrode des Transistors P_Di,j mit dem Ausgangsknoten O_Di des betreffenden Decodierers und die Drainelektrode des Transistors Pjj-o mit dem entsprechenden komplementären Ausgangsknoten Op. verbunden ist. Zwischen jedem Knoten 0^ und der Klemme 20 liegt ein "Entlade"-Transistor N. . . Beim Anlegen eines positiv* gerichteten Vorladeimpulses an die Gateelektroden der Entladetransistoren, werden die Knoten Oj,. und jede Wortleitung auf Massepotential entladen.

Die Decodierer sind in ihrem Aufbau und in ihrer Arbeitsweise einander gleich, und zur Abkürzung der Beschreibung sei nur die Arbeitsweise des Decodierers D1 im einzelnen erläutert. Es sei angenommen, daß die Speicherzellen, die dem Wort 1 der Matrix 7 zugeordnet sind, zum Auslesen oder zum Einschreiben angewählt seien. Der Decodierer DI ist angewählt, wenn alle seine Adresseneingänge ATT bis 3ΓΤ "hoch" sind. Unter dieser Bedingung sind die Transistoren EL* bis N^_v eingeschaltet. Der Schaltungsknoten O^ wird dadurch "niedrig", womit der Transistor Pj^ voll eingeschaltet wird, was den Transistor B₀^₂ ausschaltet. ¥jyt* leitet in Soureeschaltung und klemmt den Knotenpunkt Ojy. und die Leitung V^. an die Leitung 10. Dadurch wird die Spannung an der Leitung 10, ob sie nun gleich V_DD Volt oder gleich 2Vp_D Volt sei, über die niederohmige Stromleitungsstrecke des Transistors Ftv*i auf die gewählte Wortleitung W^ gekoppelt. Der Decodierer bleibt im Zustand mit eingeschaltetem Transistor Pjy** und ausgeschaltetem Transistor -Pp^* ^^is einer der Adresseneingänge des Decodierers D1 niedrig wird und/oder der "Entlade"-Transistor NA1 eingeschaltet wird.

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Wenn eine(oder mehrere)der Adresseneingänge des Becodierers D1 niedrig ist, wird dieser Decodierer nicht ausgewählt. Im Falle des periodischen Anlegens eines Vorladeimpulses an den Entladetransistor NA1 wird der Knotenpunkt O-* "niedrig" gesteuert und in diesem Zustand gehalten. Der Transistor wird dann eingeschaltet, 0™ wird auf die Spannung an der Leitung 10 geklemmt, und der Transistor F^_x., dessen Gate-Source-Spannung V_&s praktisch gleich Null ist, wird ausgeschaltet und in diesem Zustand gehalten. Der Decodierer führt eine PegelverSchiebung durch, denn die Spannungen der Eingang sadressenleitungen können sich zwischen Null Volt (niedrig) und V-rvß Volt (hoch) bewegen, jedoch wird der Ausgang des Decodierers entweder auf Null Volt oder auf V_DD Volt oder auf

jJ₁J Volt oder auf irgendein anderes Potential, das die Leitung 10 gerade führt, gelegt werden.

Bei der erfindungsgemäßen Schaltungsanordnung wird also nur ein einziger Spannungsvervielfacher verwendet, um eine von zwei Spannungen zu erzeugen, und eine Gruppe von pegelverschiebenden Decodierern koppelt die am Ausgang des Spannungsvervielfachers erzeugte Spannung auf eine ausgewählte Vortleitung. Wie bereits beschrieben macht es die erhöhte Schreibspannung möglich, Information sicher und schnell in die Zellen der Matrix einzuschreiben, während die normale Lesespannung die nichtlöschende Auslesung des Speicherinhalts ermöglicht.

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Claims (9)

1. PATFNTANWÄLTE
   DR. DIETER V. BEZOLD

   DIPL. ING. PETER SCHÜTZ 2 9 3 2 0 2 Q

   DIPL. ING. WOLFGANG HEUSLER

   MARIA-THEHESIA'STHASSE 22

   POSTFACH 8Θ0088 0-8000 MDEXCHEN 8β

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   U.S. Serial No: 931,530
   Piled: August 7, 1978

   ECA Corporation
   New York, N.Y., V. St. v. A.

   Speicheranordnung mit zugehöriger Schreib- und Leseeinrichtung;

   Pat entansprüche

   Speicheranordnung mit einer Speicherzelle, die einen Hingangs/Ausgangs-Punkt und einen einzigen Tortransistor aufweist, dessen Leitungsstrecke zwischen den Eingangs/Ausgangs-Punkt und eine Bitleitung geschaltet ist, sowie mit einer Einrichtung zum Einschreiben von Information in die Zelle und zum nichtlösehenden Lesen des Inhalts der Speicherzelle, dadurch gekennzeichnet , daß die Einrichtung (40 usw.) zum Schreiben und Lesen folgendes enthält:

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   POSTSI'HKrK MUS(HES XH. «Dl ISM« · HAXKKO.V«» HVPOHASK mCNCHEX !BI-/. Ti^-J₁₁UlIi! κ/o. il·. :.i>1

   "™" (—. ^mm

   eine erste und eine zweite Versorgungsklenuae (16, 20), zwischen die eine Betriebsspannung legbar ist;

   eine zwischen den "beiden Versorgungsklemmen liegende Spannungsvervielfacherschaltung (12) mit einem Ausgangsknoten (14), an dem wahlweise entweder eine Lesespannung erzeugt wird, die in ihrer Amplitude ungefähr gleich der Betriebsspannung ist, oder eine Schreibspannung, die eine wesentlich höhere Amplitude und die gleiche Polarität wie die Lesespannung hat;

   eine durch einen Code anwählbare pegelverschiebende Schaltung (D,*), die zwischen den Ausgangsknoten und eine Steuerelektrode (Gateelektrode) des Tortransistors (N3) geschaltet ist, um bei ihrer Anwahl die am Ausgangsknoten herrschende Spannung auf die Steuerelektrode des Tortransistors zu koppeln.
2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle (8 in Figur 2a) einen ersten und einen zweiten Inverter (11, 12) aufweist, deren jeder einen Signaleingang, einen Signalausgang und einen ersten und zweiten Spannungsanschluß zum Anlegen einer Betriebsspannung hat, und daß der Signalauegang des ersten Inverters (11) tind der Signaleingang des zweiten Inverters (12) mit dem Eingangs/Ausgangs-Punkt (A) verbunden sind und daß der Signalausgang des zweiten Inverters mit dem Signaleingang des ersten Inverters verbunden ist und daß die ersten Spannungsansohlüsse der beiden Inverter mit der ersten Versorgungsklemme und die zweiten Spannungsanschlüsse mit der zweiten Versorgungsklemme verbunden sind.
3. 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß jeder der beiden Inverter (11, 12) aus einem ersten und

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   einem zweiten Isolierschicht-Feldeffekttransistor (F1, N1; P2, N2) von zueinander komplementärem Leitungstyp besteht, die jeweils zu einem komplementären Inverter zusammengeschaltet sind.
4. 4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Impedanz (2«,) der Leitungsstrecke des Tortransistors (H3) geringer ist als die Ausgangs impedanz (Zp,,) des ersten Inverters, wenn die Schreibspannung an der Steuerelektrode des Tortransistors liegt.
5. 5. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die pegelverschiebende Schaltung (D^) einen Transistor (ijj/i/i) enthält, dessen Stromleitungsstrecke zwischen den Ausgangsknoten (M-) und die Steuerelektrode des Tortransistors (N3) geschaltet ist.
6. 6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die spannungsvervielfachende Schaltung (12) folgendes enthält:

   einen Kondensator (C), dessen eine Seite (Y) mit dem Ausgangsknoten (1%) und dessen andere Seite (Z) mit dem Ausgangspunkt (18) eines ersten Inverters (110) verbunden ist, der normalerweise das an der zweiten Versorgungsklemme (20) herrschende Potential an die andere Seite des Kondensators legt;

   eine normalerweise leitende Einrichtung (P3O) zum Koppeln des an der ersten Versorgungsklemme (16) herrschenden Potentials (+^V _DD) auf den Ausgangsknoten (14);

   eine Einrichtung (40) zum wahlweisen Indern des Zustandes des ersten Inverters (110) derart, daß das an der ersten Versorgungsklemme herrschende Potential auf die andere Seite des Kondensators gekoppelt wird;

   eine Einrichtung (P2O, N20) zum Ausschalten der normalerweise leitenden Einrichtung (P3O), um am Ausgangsknoten ein Potential zu erzeugen, das außerhalb des Bereichs der Betriebsspannung liegt.
7. 7. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die pegelverschiebende Schaltung (D,-) zwei überkreuz gekoppelte Transistoren (P^i» ^12) ^en'^bll^¹'^fc» deren jeder eine Sourceelektrode, eine Drainelektrode und eine Steuerelektrode aufweist, wobei die Sourceelektroden der überkreuz gekoppelten Transistoren mit dem Ausgangsknoten gekoppelt sind und die Drainelektrode eines (Pt^/i der beiden überkreuz gekoppelten Transistoren mit der Steuerelektrode des Tortransistors (N3) gekoppelt ist und die Drainelektrode des anderen (Pn-ip) <^er beiden überkreuz gekoppelten Transistoren mit einem Ausgang (tu,.) der pegelverschiebenden Schaltung gekoppelt ist.
8. 8. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzelle (8) einen Inverter (H oder 12) enthält, dessen Ausgang an den Eingangs/Ausgangs-Punkt (A) angeschlossen ist, und daß zum Anlegen der Lesespannung an die Steuerelektrode des Tortransistors (N3) und zum Anlegen einer Spannung, die gleiche Amplitude wie die Lesespannung hat_}an den Inverter der Speicherzelle die Impedanz (Z^) der Leitungsstrecke des Tortransistors größer ist als die Ausgangsimpedanz (Z_M oder Z^) des Inverters der Speicherzelle.
9. 9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß zum Anlegen der Schreibspannung an die Steuerelektrode des Tortransistors (N3) und zum Anlegen der genannten lesespannungsgleichen Spannung an den Inverter der Speicherzelle die Impedanz (Z«?) der Leitungsstrecke des Tortransistors kleiner ist als die Ausgangs impedanz (Zp_-1 oder Z_n^₁) des Inverters der Speicherzelle.

   030007/0908

   ORIGINAL INSPECTED