DE2921363A1 - Signalgenerator - Google Patents

Description

GLAWE₁ DELFS, MOLL & PARTNER

PATENTANWÄLTE

Nippon Electric- Ca. L-td.

T ο k i ο / J A P A II Signalgenerator

DR.-ING. RtCHARTf GLAWE.'mONC D1PL.-ING. KLAUS DELFS, HAMBURG DIPL.-PHYS. DR. WALTER MOLL. MÖNCHEN' DIPL.-CHEM. DR. ULRICH MENGDEHL. HAMBURG

ZUGELASSENE VERTRETER BEIM

EUROPÄISCHEN PATENTAMT * ZUGL. OFF. BEST. U- VEREID. DOLMETSCHER

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Beschreibung

Die Erfindung betrifft einen Signalgenerator, insbesondere einen Steuersignalgenerator, der als monolithische integrierte Schaltung hergestellt ist unter Verwendung einer programmierbaren Logikmatrix (programmierbares Logik-Array, im folgenden auch mit 5 I¹LA abgekürzt).

Eine elektronische Einrichtung wie etwa eine Speichereinrichtung, z.B. ein Magnetblasenspeicher oder ein Halbleiterspeicher, ein Informationsprozessor od.dgl.., benötigt Steuersignale, die eine vorgegebene Folge von logischen Zustandsänderungen be-10 wirken. Steuersignale dieser Art werden gebildet, indem parallele

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Ausgangssignale von einem Zähler an Torschaltxtn^en oder Gatter angelegt werden, so daß diese ein "bestimmtes Kiveau für jeden Zeitabschnitt aufweisen. Bei diesem Verfahren wird jedoch eine Anzahl von Torschaltungen "benötigt, was der Miniaturisierung der Anordnung im Wege steht. In den vergangenen Jahren sind elektronische Einrichtungen entwickelt worden, die eine große Anzahl derartiger Steuersignale "benötigen. Dementsprechend stellt die Anbringung- einer Anzahl von Torschaltungen ein erhebliches Problem dar. Es sind kürzlieh programmierbare matrixförmige Logikanordnungen (PLA) vom IMB-ODER-Typ mit einer logischen HfO-Matrix und einer logischen ODER-Matrix bzw. auch ein PLA für allgemeine Verwendung mit der UIJD-ODER-Matrix und einer inneren Rückkopplungsschleife über Flip-Flop bekannt geworden, die vorzugsweise zur Herstellung einer festverdrahteten Logikeinrichtung (random logic) in LSI-Technik verwendet werden, wie in U3-PS 3 $66 153 beschrieben. In einem derartigen PLA wird jedoch ein überwiegender Teil der MD- und ODER-Matrix, d.h. von deren Speicherelementen, nicht für bestimmte Zwecke genutzt, so daß die Ausnutzung der Matrix insgesamt einen schlechten Wirkungsgrad hat. Beispielsweise können in einer Schaltung die parallelen Ausgangssignale von dem Binärzähler einer programmierbaren Logik zugeführt und Flip-Flops von den Ausgangssignalen der Logik angesteuert werden, so daß die Flip-Flops ¥ellenformen zur Zeitsteuerung erzeugen,

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von denen jede in einem zugehörigen Zeitabschnitt wirksam ist. Sine derartige Schaltung ist somit als Zeitsteuerungsoder Taktsignalgenerator .geeignet. Wenn dies unter Verwendung eines universal verwendbaren PLA. realisiert wird, müssen die inneren Rückkopplungs-Flip-Flops für die entsprechenden Bits und Ausgangs-Flip-Flops des Binärzählers benutzt werden, und die meisten TJM)- und ODBH-Elemente -der Matrix werden nicht genutzt. Dies ist wenijg effektiv.

Der .Erfindung liegt daher die Aufgate zugrunde., einen 1.0 Steuersignalgenerator zu schaffen, dessen Abmessungen stark verkleinert werden können.

Weiterhin besteht die Aufgabe der Erfindung darin, eine programmierbare matrixartige Logikanordnung (PLA) zu schaffen, die geeignet ist für einen programmierbaren Steuersignalgenerator, dessen zeitsteuernde Wellenformen von außen her gesteuert werden können in Abhängigkeit von EingangsSteuersignalen und den Zuständen der inneren Flip-Flops zur jeweiligen Zeit.

Ein Signalgenerator gemäß der Erfindung umfaßt einen Zähler mit einer Anzahl von Bitstufen, von denen jede einen Ausgang, vorzugsweise einen wahren Ausgang und einen komplementären Ausgang aufweist, mindestens eine Logikmatrix mit einer Anzahl von Ein-

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ganzen, die mit den Ausgängen der Bitstufen des Zählers gekoppelt sind, und mindestens einen Flip-Flop, der einen an den Ausgang der Logikmatrix gekoppelten Eingang aufweist, wobei mindestens ein Signal mit vorgegebener "Wellenform, ¹J das als Steuer- oder Taktsignal verwendbar ist, vom Ausgang des Flip-Flops abnehmbar ist. Als Zähler in einem solchen Generator kann ein Zähler, der ein vorgegebenes Taktsignal zählt, oder der ein willkürliches, von außen zugeführtes Eingangs signal zählt, verwendet werden.

Erfindungsgemäß ist ein Steuersignalgenerator vorgesehen, der mindestens ein Array oder eine Matrix (im folgenden als Basismatrix bezeichnet) aufweist, das als UKD- oder QDER-Logik arbeiten kann und eine Matrixanordnung von programmierbaren Elementen darstellt, die mit ihren Eingängen in Zeilen und ihren Ausgängen in Spalten verdrahtet sind, wobei ferner ein Binärzähler mit einer Vielzahl von Bits zur Erzeugung von parallelen Ausgängen sowie eine Vielzahl von Flip-Flops vorgesehen sind, wobei die parallelen Ausgänge des Zählers mindestens einen Teil der Eingangssignale der Basismatrix liefern und wobei mindestens ein Teil der Basismatrix oder eine andere Basismatrix die Eingangssignale für die Flip-Flops liefert.

Gemäß einer anderen vorteilhaften Ausführungsform der Erfindung weist der Steuersignalgenerator eine Vielzahl von S¹IIp-

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Flops auf, deren Ausgangssignale als Teil der Eingangssignale der Basismatrix verwendet werden, wobei ein Teil der Äusgangssignale dieser oder einer anderen Basismatrix die Eingangssignale oder einen Seil davon für die Flipliefert.

Gemäß einer weiteren Ausführungsform der Erfindung· umfaßt der Steuersignalgenerator- äie kombinierte Zuführung von zwei Bits, nämlich von den parallelen» komplementären Ausgängen des Binärzählers und den komplementären Ausgängen der Flip-Flops zu dem jeweiligen Eingang der Basismatrix über einen Zwei-Bit-Dekoder.

In vorteilhafter Ausgestaltung der Erfindung ist der programmierbare Steuersignalgenerator, der programmierbare Schaltelemente für die jeweilige Basismatrix aufweist, als monolithische integrierte Schaltung· ausgebildet, wobei die progarmmierbaren Elemente feldprogrammierbar sind, d.h. nach Herstellung der monolithischen integrierten Schaltung- unter Verwendung von äußeren Anschlüssen programmiert werden können.

Ausführungsformen der Erfindung werden im folgenden anhand der Zeichnungen näher erläutert.

Fig. 1 zeigt ein Blockschaltbild eines konventionellen Öteuersignalgenerators.

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Pig. 2 zeigt ein Blockschaltbild einer Aiisführun^sforra des erfindungsgemäßen Steuersigrtalgenerators.

Pig. J zeigt \re-rschiedene zeitliche Signalverläufe zur Erläuterung· der Funktionsweise des Generators gemaß Fig. 2.

Fig. 4 zeigt die schematischen Schaltbilder "verschieden programmierter Elemente der Logikmatrix, wobei Pig. 4-(a) äen programmierten Zustand eines TOiD-Elementes, Fig. 4(b) den unprogrammierten Zustand eines UiID- oder ODER-Elementes und i'lg. 4(c) den programmierten Zustand

eines ODER-Elementes.darstellt.

Fi.2 . Z zei£,t ein Blockschaltbild einer anderen Ausführung-sf orm des exfindungsgemäßen öteuersignal£,enerators.

l'i,^. 6 zei^rt zeitliche Signalverläufe zur Erläuterung einex-Setriebsweise der Ausführun^sform nach Fig. 5.

Fig. 7 zeigt zeitliche oignalverläufe zur Erläuterung einer

anderen Betriebsweise der Ausführungsform nach Fig. ^.

Zum besseren Verständnis der Erfindung wird zunächst auf Fig. 1 Bezug genommen, die einen üblichen Steuersignalgenerator darstellt. Ein Taktsignal CLK wird einem Vier-Bit-Zähler G1 zu-

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geführt und gezählt, welcher Bitstufen b1, b2, b4 imd. bS mit dem Stellenwert 1, 2, 4 hzw. 8 aufweist, und parallele Ausgangssignale at Ms a3, die jeweils das wahre Signal und das Komplement darstellen, werden von den Bitstiif en des Zählers 01 selektiv den ÜBD-Gattern G1 Ms G7 augeführt. Die Ausgangssdgnale von den HED-Gattern G1 bis G-7 werden in selektiver Kombination den Eingängen von ODER-Gattern R1 bis B.J zugeführt. Die Ausgangssignale von den ODER-Gattern B1. bis RJ . werden selektiv den J-Eingängen und K-Eingängen von J-K-Flip-Flops F1 bis 5"4 zugeführt, die von dem Taktsignal CLK gesteuert werden. Der so aufgebaute Steuersignalgenerator detektiert zum Setzen der flip-Flops Ft bis F4 vorgegebene Zeitabschnitte durch die TMD-Gatter G1 bis G7 und führt die detektierten Ausgangssignale über die ODER-Gatter dem J- und K-Eingängen zu. Bei einem derartigen Steuergenerator ist es möglich, jede beliebige v/ellenform durch entsprechende Ausbildung der Logikgatter zu bilden. Wenn aber die Anzahl der Ausgangsfächer oder Ausgangslastfaktoren der Logikgatter zunimmt und die Anzahl der Bitstiifen des Zählers zunimmt, dann ändert sich das Niveau der Ausgangswellenform stark und in kompizierter Weise. Dies hat bei dem System, welches eine Kombination von Einheitslogikschaltelementen ist, eine große Zunahme der Zahl der Logikelemente zur Folge_o Dies führb zu einer Zunahme der Leistungsaufnahme und zu einem stark vergrößerten Verdrahtungsaufwand für den Zähler. Immer wenn die Ausgangssigna Iform geändert werden soll, muß die gesamte Schaltung bereits auf der Herstellungsstufe der

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integrierten Schaltung geändert werden.

Sine Ausführungsform des erfindunüsgeiaäßen Steuersignalgenerators wird nun anhand von i'ig. 2 - 4 beschrieben. Wie dargestellt ist eine TMD-IIatrix 10 vorgesehen, bei der acht Eingangsleitungen al bis a8 und acht Produkttenaleitungen 01 bis 03 einander kreuzen und eine Matrix bilden, an deren Kreuzungspunkten programmierbare Logikelemente sitzen. Diejenigen Logikelemente OP, die durch Kreise (O) angedeutet sind, sind in den leitfähigen Zustand programmiert, der in Fig. 4(a) dargestellt ist wobei in Fi^. 4(a) die Leitung ai eine der Eingan&'sleitungen al bis a3 und die Leitung Oi eine der Produkttermleitungen 01 bis 08 darstellt. Die übrigen, nicht mit einem Kreis versehenen Logikelemente sind in den offenen Zustand programmiert, der in i'i_o. 4(b) dargestellt ist. Die acht trodulcttermleitungen 01 bis 03 setzen sich fort als Eingangsleitungen in eine ODER-Matrix 20, in welcher diese Kingangsleitun<,en gekreuzt 3ind mit acht AuBgangsleitun^en ±Ί bis P8 als Summentermleitungen. Auch in der ODEE-Matrix 20 sind diejenigen Logikelemente, die an den mit Kreisen versehenen Kreuzungspunkten AP sitzen, in gleicher Weise programmiert wie die entsprechenden Elemente der UITD-Matrix 10, während die Logikelemente an den restlichen, nicht markierten Kreuzungspunkten unprogrammiert sind und im offenen Zustand verbleiben. Die Programmierung der programmierten Elemente er-

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folgt in der in Fig» 4(°) dargestellten Weise.. Selbstverständlich sind die Produkttenaleitungen 01 bis 08 und die Ausgangsleitungen P1 bis P8 durch (nicht dargestellte) Lastelemente auf das logische Kiveau "1" vorgespannt. Das Taktsignal GLK treibt den Zähler CT mit viex Bitstufen b1, b2, b4 und b8 an. Die Ausgänge 0 und Ö der einzelnen, dLexi Stellenwert 1, 2, 4 bzw. 8 aufweisenden Bitstufen sind an die Eingangsleitungen at bis a8 der MB-Matrix 10 gekoppelt. Die vier J-K-Flip-Flops F1 bis F4 sind mit ihren J- und E-Eingängen an die Ausgangsleitungen P1 bis P8 der ODEH-Matrix 20 gekoppelt, wie in Pig. 2 dargestellt. Diese Flip-Flops werden von dem Taktsignal CLK gesteuert, und ihre Ausgänge Q1 bis Q4 stellen die Ausgänge des Steuersignalgenerators dar.

Die Funktionsweise der beschriebenen Ausführungsform wird nun anhand von Sig. 3 und unter Bezugnahme auf den Ausgang'V1 des J-E-Flip-Flops F1 beschrieben. Es sei angenommen, daß das jeweils untere Niveau des Taktsignals CLK und des AusgangsSignaIs Q1 dem logischen Wert "1" entspricht. Wenn der Ausgang des Zählers C1 den Wert "1" hat, d.h. daß die Eingangsleitungen al bis a8 auf dem Niveau "1", "0", "0", "1", "0", "1", "0" bzw. "1" liegen, dann ist die Produkttermleitung auf aktivem Eiveau, d.h. logisch "1" und aktiviert den Ausgang pt der ODEß-Matrix 20 und treibt dadurch den J-Eingang

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des Flip-Flops F1 an, wodurch der Ausgang SJ den Wert "0" erhält. Wenn der Zählausgang des Zählers G1 den Wert 4 hat, d.h. wenn die Eingangsleitungen al bis aö die logischen Hiveaus "0", "1", "0", "1", "1", "0", "0" bzw. "1" aufweisen, dann wird der K-Eingang des Flip-Flops F1 angesteuert, so daß der Ausgang OJ den logischen Wert "1" erhält. In ähnlicher Weise, wenn das Zählergebnis des Zählers C1 den Wert 6 hat, wird dex^ Eingang J angesteuert, und macht den Ausgang QJ zu "0". Wenn der Zähler G1 das Zählergebnis 13 erreicht, wird der Eingang E angesteuert, so daß der Ausgang '41 den logischen Wart "1" einnimmt. Auf diese Weise erhält man den gewünschten zeitlichen Signalverlauf am Ausgang Q1 über einen Zeitabschnitt von 2 =16 Taktperioden des Taktsignals. Eine entsprechende andere Ansteuerung ergibt sich für die Ausgänge 0,2 bis ζ>4· Sie dargestellten Wellenf ormeii ergeben sich aus der dargestellten, willkürlich gewählten Verteilung der programmierten ICreuzungspunkte der Logikmatrix. Wie man ohne weiteres erkennt, kann man andere und auch kompliziertere Wellenformen erhalten, wenn auch die bei dem Ausführungsbeispiel umprogrammierten Bereiche der ÜHD-Matrix und der ODER-Matrix in geeigneter Weise programmiert werden.

Eine zweite Ausführungsform des erfindungsgemäßen Steuersignalgenerators wird anhand von Fig. 5 bis 7 beschrieben. In Fig. 5 ist eine TJHB-Matrix 50 vorgesehen mit zwölf Eingangsleitungen al bis a12, von denen die Eingangsleitungen al bis a8

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mit den Ausgängen eines Vier-Bi b-Zählers C1 und die Eingangsleittmgen a9 bis a12 mit den wahren Ausgängen Q, und den Kompleinentausgängen Q von zwei J-K-Flip-Flops 1''5 und 1*'6 gekoppelt sind. Ferner ist eine ODEK-Matrix 40 vorgesehen mit zehn Aus- b gangsleit\xn,2*en P1 bis P10, von denen die Ausgangsleitungen P1 bis P8 mit den J- und K-Eingängen von vier J-K-Flip-Flops F1 Ms Ϊ4 gekoppelt sind, wie bei der -'isfuhrungsf orm nach Pig. 1, während die Ausgangsleitun^en P9 und P10 zur Erzeugung von wahren und komplementären Signalen mit einer Steuer-MD-Matric 50 über Inverter gekoppelt sind. Die MD-Matrix 50 ist mit Eingangsanschlüssen 11 und 12 derart gekoppelt, daß sie durch diese wahre Signale erhält. Die Ausgänge der MD-Matrix 50 werden den J- und K-Eingängen der Flip-Flops j?'5 und P6 zugeführt.

Die Betriebsweise der dargestellten Ausführungsform wird im folgenden beschrieben. Während der Zähler C1 von 0 bis 15 zählt, Sind die Ausgangswellenformen an den Ausgängen Q1 bis Q4 im wesentlichen die gleichen vrie bei der Ausführungsform nach Fig. 2. Wenn die Steueransohlüsse 11 und 12 auf dem logischen Efiveau "1" sind und der Zähler C1 das maximale Zählergebnis aufweist, so daß die Eingangsleitungen al bis a8 auf den Niveaus "1", "0", "1", "0", "1", "0", "1" bzw. "0" sind, dann sind die Produkttermleitung 01 und die Ausgangsleitung P9 auf dem Niveau "1" und die Produkttermleitung c1 der MD-Matrix 50 ist auf dem Niveau "1". Als Ergebnis wird der Flip-Flop F5 gekippt, so daß der Ausgang Q den logischen Wert "1" hat. Wenn der Zähler CI das nächste Mal vollgezählt ist, dann sind die Ausgangsleitungen P9 und P10 auf

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logischem Niveau "1" und die Produkttermleitung c3 ist auf "1", so daß der Flip-Flop F6 gekippt wird, so daß man "1" am Ausgang <4 hat. Auf diese Weise können die Flip-Flops F5 und F6 als ein Z£ihler mit dem Stellenwert 16 und J2 betrieben werden. Somit kann der zeitliche Signalverlauf an den Ausgängen Q 1 bis Q4 programmiert werden über 64 Taktperioden in Abhängigkeit von den Eingangsleitungen al bis a12, wie in Pig. 6 dargestellt. Wenn der Steuereingangsanschluß 11 auf "0" gebracht wird, kann der Flip-Flop F6 betrieblich gesperrt werden. Wenn der Steuereingangsanschluß 12 auf "0" gebracht wird, xiird der Flip-Flop F6 gesperrt. Diese Betriebsweise ist in Fig. 7 dargestellt.

Aus der obigen Beschreibung ergibt sich, daß durch den jeweiligen Zustand an den Steuereingangsanschlüseen 11 und 12 die Flip-Flops F5 und F6 entweder unabhängig von dem Fortschaltbetrieb des Zählers C1 oder in Übereinstimmung mit dem Zähler C1 gesteuert werden.

Die Jürfindung· ist nicht auf die Einzelheiten der dargestellten Ausführungsformen und insbesondere nicht auf die beschriebenen Arten von Logik-Matrixanordnungen beschränkt, sondern es können Logik-Matrixanordnungen beliebiger Art verwendet werden, z.B. Logik-Matrixanordnungen unter Verwendung von Isolierschicht-Feldeffekttransistoren, wie z.B. in US-PS 3 566 153 beschrieben.

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Claims (6)

1. Signalgenerator mit einem Zähler mit einer Anzahl von Bits, einer an den Zähler angeschlossenen Anordnung· von Logikelementen und einer Anzahl von durch die Ausgangssignale der Logikelemente angesteuerten Flip-Flops zur Erzeugung von Signalen , dadurch 5 gekennzeichnet, dafi die Logikanordnung eine Logikmatrix ist, der die Ausgangssignale des Zählers parallel zugeführt sind und die parallel eine Anzahl von Ausgangssignalen für die Flip-Flops erzeugt.
2. 2. Signalgenerator nach Anspruch 1 , dadurch g e k e η η 10 zeichnet, daß die Logikanordnung mindestens eine ÜND-Logikmatrix ("10, 30) und mindestens eine OOER-Logikmatrix (20, 40) aufweist.

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3. 3. Signalgenerator nach Anspruch 1 oder 2 , dadurch gekennzeichnet , daß die Logikmatrix eine programmierbare Logikmatrix ist.
4. 4. Signalgenerator nach einem der Ansprüche 1 bis 3 ,

   dadurch gekennzeichnet , daß jede der Bitstufen des Zählers (C1) parallele Ausgänge (al - a8) aufweist, und daß mindestens ein Teil der Eingangsleitunken der Logikmatrix an die parallelen Ausgänge des Zählers (ei) angeschlossen sind.
5. 5. Signalgenerator nach einem der Ansprüche 1 bis 4 ι

   dadurch gekennzeichnet , daß jede der Bitstufen (b1 - b8) des Zählers (C1) einen wahren Signalausgang und einen Komplementär-Signalausgang aufweist, daß eine programmierbare OUD-Logikmatrix (10, 30) vorgesehen ist mit einer Vielzahl an die Ausgänge (al - a8) des Zählers (C1) angekoppelten Eingangeleitungen und eine Anzahl von Produkttennleitungen (01 - 08), daß eine programmierbare ODER-Logikmatrix (20, 40) vorgesehen ist mit einer Vielzahl von andie Produkttermleitungen (01 - 08) gekoppelten Eingangsleitungen und einer Vielzahl von Summentermleitungen (P1 - P8), die an die Eingänge der Flip-Flops (ϊΊ - F4) gekoppelt sind.
6. 6. Signalgenerator nach einem der Ansprüche 1 bis 5 , dadurch gekennzeichnet , daß er als integrierte Schaltung ausgebildet ist.

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