DE2918777C2

DE2918777C2 - Schaltungsanordnung zum Messen der Häufigkeit und Dauer des einen von zumindest einer Leitung eines Digitalrechners angenommenen Binärzustandes

Info

Publication number: DE2918777C2
Application number: DE2918777A
Authority: DE
Inventors: Ralph Edward Shoreview Minn. Sipple
Original assignee: Sperry Corp 10019 New York NY; Sperry Corp
Current assignee: Unisys Corp
Priority date: 1978-05-24
Filing date: 1979-05-10
Publication date: 1983-03-24
Also published as: DE2918777A1; JPS54155858A; US4176402A; JPS6331828B2

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Messung der Häufigkeit und Dauer des einen Binärzustandes, den die von einem Digitalrechner auf einen Leiter ausgegebenen Signale annehmen, mit einem von einem Oszillator weiterschaltbaren Binärzähler, mit einem UND-Glied als Abtastgerät, dessen erster Klemme die auf den Leiter gelegten Signale und dessen zweiter Klemme vom Ausgangssignal des Binärzählers abgeleitete Schaltsignale zuführbar sind, und mit einem dem UND-Glied nachgeschalteten Zähler, von dem die Anzahl der vom Digitalrechner durch das UND-Glied übertragenen Signale aufsummierbar ist.

Diese Messung der Häufigkeit und Dauer, die gemeinsam als Bereitschaftszyklus betrachtet werden können, beruht auf wiederholtem Prüfen oder Abnehmen des Binärzustandes, dem der Leiter unterworfen ist, in Zeitpunkten, die bezüglich des Auftretens des betreffenden Binärzustandes zufällig sind. Dieser Binärzustand läßt sich durch die Gegenwart oder die Abwesenheit einer binären Eins oder Null darstellen, die somit im gegebenen Zeitpunkt am Leiter abgefühlt wird. Da die Wahrscheinlichkeit, in einem speziellen, aber zufälligen Zeitpunkt den einen binären Zustand abzutasten, eine Funktion des Bereitschaftszyklus ist, wird durch eine sich wiederholende Abtastung ein statistisch entsprechend bedeutsames Maß für den Bereitschaftszyklus des betreffenden Binärzustandes abgeleitet. Je größer die Anzahl der Abtastungen ausfällt, desto vertrauenswürdiger ist die Messung des Bereitschaftszyklus.

In den Digitalrechnern möchte man oft die Häufigkeit und/oder Dauer des einen Binärzustandes messen, dem ein Leiter unterworfen wird. Wenn man die Häufigkeit und die Dauer seines Auftretens gemeinsam als integrierte Gesamtzeit betrachtet, kann das Maß als Bereitschaftszyklus bezeichnet werden. Seine Messung ist, wenn nur eine relative Messung benötigt wird und entweder die Häufigkeit oder die Dauer feststeht oder bekannt ist, so einwandfrei wie die gesonderten Messungen der Häufigkeit und der Dauer des einen Binärzustandes. In vielen Fällen sind solche Messungen allein zur Berechnung des Bereitschaftszyklus erwünscht.

Die Häufigkeit und die Dauer des Auftretens und der Bereitschaftszyklus des einen Binärzustandes können sämtlich direkt gemessen werden. Dies schließt normalerweise eine Meßart in sich, die zum Auftreten des einen Binärzustandes synchron ist. Bei einigen Digitalrechnern erfolgt diese auf Grund eines Programms, wobei zwei Nachteile erkennbar sind. Erst einmal muß der zu messende Binärzustand im Programm abgefühlt werden können. Diese Abfühlung erfolgt natürlich indirekt und ist gewöhnlich auf die Binärzustände beschränkt, die mit der Ausführung der Rechenmaschinen-Befehle synchron laufen. Der zweite Nachteil ist die Zeitverschwendung. Die Ausführung von Befehlen zur Durchführung dieser Messungen kann nämlich einen beträchtlichen Anteil der Kapazität des Digitalrechners in Anspruch nehmen.

Bei einem anderen Verfahren, die Häufigkeit und Dauer des Auftretens des einen Binärzustandes synchron zu messen, werden durchweg für den

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speziellen Zweck vorgesehene Schaltungen angewendet Dieses Verfahren ist wegen des zuvor genannten Nachteiles einer Messung mit Hilfe von Programmen am weitesten verbreitet und findet seine größte Anwendbarkeit, wenn die Häufigkeit des Auftretens des einen Binärzustandes ziemlich gering bezüglich der Meßperiode und seine Dauer entweder sehr lang oder sehr kurz bezüglich der Meßperiod;· ist. Wenn auch diese Beschränkungen von Natur aus nicht durch das Meßverfahren bedingt sind, ist der Umfang der zur Durchführung dieser Messungen benötigten Schalungen gewöhnlich derart groß, daß man zu diesen Beschränkungen gezwungen ist Ein weiterer Nachteil einer synchronen Messung der Häufigkeit und Dauer des Auftretens liegt darin, daß diese Größen über der Meßperiode integriert werden müssen, falls der Bereitschaftszyklus bestimmt werden soll.

In der USA-Patentschrift Nr. 3 588 837 ist eine Schaltung zur Messung der Häufigkeit und Dauer des einen Binärzustandes in einem Leiter eines Digitalrechners nach der eingangs bezeichneten Art erläutert. Zum Betrieb des Digitalrechners ist an ihm ein Taktgeber angeschlossen, der mit einer Frequenz von 4,44 MHz arbeitet. An den aus dem Digitalrechner austretenden Leitungen sind die Eingangsklemmen eines Abtastgerätes angelegt, deren Zahl der Anzahl der Leitungen entspricht, die zu überprüfen sind, deren einer Binärzustand also hinsichtlich seiner Häufigkeit und Dauer gemessen werden soll. Um jeweils eine Eingangsklemme des Abtastgerätes mit seiner einzigen Ausgangsklemme zu verbinden, ist eine Steuerschaltung vorgesehen, die von einem zweiten Taktgeber angetrieben wird, dessen Frequenz jedoch von der des ersten Taktgebers abweichen muß und daher mit 4,0 MHz gewählt ist. Von den Signalen des zweiten Taktgebers wird ein Binärzähler weitergeschaltet, dessen Ausgangsleitungen zu einem Decodierer geführt sind. Entsprechend dem Stand des Binärzählers wird der Reihe nach jeweils eine Ausgangsleitung des Decodierers erregt; die Anzahl der Ausgangsleitungen entspricht dabei der Zahl der Eingangsklemmen des Abtastgerätes. Infolge der Erregung wird mit Hilfe einer Reihe im Abtastgerät untergebrachter UND-Glieder jeweils eine einzige Eingangsklemme des Abtastgerätes mit seiner einzigen Ausgangsklemme verbunden. Diese Ausgangsklemme ist über ein UND-Glied an einem Addierer angeschlossen, von dem die durch das Abtastgerät hindurchgelassenen Impulse während je einer vorgegebenen Zeitspanne zusammengezählt, also aufsummiert werden. Diese Zeitspanne stimmt mit derjenigen üborein, in der eine Ausgangsleitung des Decodierers erregt und damit ein UND-Glied des Abtastgerätes freigegeben wird, um die auf einer aus dem Digitalrechner auf einer einzigen Leitung austretenden Signale in dem zu überwachenden Binärzustand zum Addierer hin durchzulassen. Am Ende der zuvor bezeichneten Zeitspanne unterbricht das UND-Glied die Verbindung zwischen dem Abtastgerät und dem Addierer, damit das nächste UND-Glied im Abtastgerät geschaltet und die nächste aus dem Digitalrechner austretende Leitung mit der einzigen Ausgangsklemme des Abtastgerätes in Verbindung gebracht und die bislang freigegebene Leitung abgeschaltet wird. Außerdem erfolgt eine erneute Adressierung eines dem Addierer nachgeschalteten Speichers, damit ein weiterer Speicherplatz anstelle des vorherigen zum Datenaustausch mit dem Addierer instandgesetzt wird.

Man hat in der USA-Patentschrift Nr. 3 588 837 bereits mehrere Ursachen fur fehlerhafte Messungen mit dieser Schaltung aufgezählt. Eine Ursache liegt darin, daß die Abtastung des einen Binärzustandes einem unzureichenden Zufall unterliegt, oder apparativ ausgedrückt, daß der Zufall dadurch eingeführt werden soll, daß der den Digitalrechner betreibende Taktgeber asynchron zu dem das Abtastgerät steuernden Taktgeber läuft.

Der Erfindung liegt somit die Aufgabe zugrunde, in

ίο der Schaltung der eingangs bezeichneten Art einen Taktgeber anzuwenden, der einem Geber von rein zufällig auftretenden Impulsen möglichst nahekommt

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß zwischen dem Binärzähler un dem als Abtastgerät wirksamen UND-Glied ein programmierbarer Festwertspeicher angeschlossen ist, dessen Plätze vom Binärzähler nacheinander adressierbar und mit einer Tabelle willkürlicher Zahlen belegt sind, derart, daß der Speicher als Geber von rein zufällig auftretenden Schaltsignalen wirksam ist.

Es wird also eine willkürliche Zahlentabelle innerhalb eines programmierbaren, nur dem Auslesen dienenden Speichers untergebracht, um den Zufall sicherzustellen und den Fehler zu vermindern, der sich aus einem Mangel an Zufall ergibt. Außerdem können mehrere Leiter gleichzeitig geprüft werden, um den Nachteil einer zu geringen Arbeitsgeschwindigkeit zu überwinden.
Gemäß der Erfindung wird der binäre Zustand des ihn aufweisenden Leiters in Zeitpunkten geprüft oder abgetastet, die wirklich bezüglich des Auftretens des einem am Leiter abgreifbaren Binärzustandes zufällig sind. Der Zeitpunkt, in dem eine Prüfung vorgenommen werden soll, wird durch die Tabelle mit willkürlichen Zahlen festgelegt, die innerhalb des programmierbaren, nur dem Auslesen dienenden Speichers abgelegt sind. Auf diesen Speicher wird hintereinander von einem Oszillator zugegriffen; (jeder Zyklus des Oszillators bewirkt also, daß der nächstfolgende adressierbare Speicherplatz ausgelesen wird). Falls sich beim Zugriff auf den Speicher eine binäre Eins ergibt, erfolgt eine Prüfung, während im Falle einer binären Null diese Prüfung unterbelibt. Der Oszillator läuft mit einem inneren Haupttaktgeber synchron, der sich im Digitalrechner befindet. Somit können die Messungen mit einer ausreichenden Zufälligkeit vorgenommen werden, damit statistisch bestimmbare Ergebnisse Zustandekommen, aber sie erfolgen synchron zum inneren Haupttaktgeber, wodurch die Fehler möglichst klein gehalten werden, die durch das Prüfen während der vom Haupttaktgeber ausgelösten Änderungen des Zustandes im Leiter verursacht werden. Dadurch daß der prüfende Oszillator synchron mit dem inneren Haupttaktgeber arbeitet, wird auch die Aufzeichnung und die Ausnutzung der gemessenen Daten erleichtert.

Bei jeder Prüfung des Leiters wird der binäre Zustand 1 oder 0 ermittelt, der nach zwei verschiedenen Verfahren aufgezeichnet werden kann. Zur Prüfung einer ziemlich kleinen Anzahl von Leitern wird jedem Leiter ein Zähler zugeordnet. Falls sich bei der Prüfung der Leiter im 1-Zustand befindet, wird der entsprechende Zähler um einen Schritt hinaufgeschaltet (es wird also eine Eins zum Zählerinhalt hinzugefügt). Im O-Zustand wird der Zähler nicht geschaltet (es wird also eine Null zum Inhalt des Zählers addiert). Bei einer gröberen Anzahl zu prüfender Leiter können die Kosten der einzelnen Zähler zu groß werden. In diesem Fall wird jedem Speicherplatz eines Speichers mit

IO

zufallsverteiltem Zugriff (RAM) ein Leiter zugeordnet, dessen Zahl an diesem Speicherplatz festgehalten wird. Wenn sich der Leiter bei der Prüfung im 1-Zustand befindet, wird der Inhalt des entsprechenden adressierbaren Speicherplatzes im Speicher mit zufallsverteiltem Zugriff um Eins erhöht, während er im Falle einer binären Null unverändert bleibt.

Bei Anwendung irgendeines Schemas zur Anhäufung von Daten werden die Prüfungen während einer endlichen zeitlichen Periode vorgenommen. Der Stand des Zählers oder die Zahl am adressierbaren Speicherplatz des Speichers mit zufallsverteiltem Zugriff gibt die Anzahl der Augenblicke an, in denen bei einer Prüfung der entsprechende Leiter den binären 1-Zustand einnahm. Da die Wahrscheinlichkeit einer Prüfung des 1-Zustandes unmittelbar vom Bereitschaftszyklus abhängig ist, ist der Zählerstand bzw. die Zahl am Speicherplatz ein statistisches Maß für den Bereitschaftszyklus (und somit für die Häufigkeit und die Dauer der Ereignisse) innerhalb des entsprechenden Leiters. Je größer die Zahl der vorgenommenen Prüfungen ist, desto größer ist die Vertrauenswürdigkeit der Messung, wie sie durch die elementare Statistik bestimmt wird. Ferner können die von den verschiede-Liste willkürlicher Zahlen aus 2" Bits aufweist, die nach verschiedenen mathematischen Methoden abgeleitet sein kann. Ein Teil einer solchen Liste, die als Tabelle 6-1 auf der Seite 121 des Buches: »Basic Statistics« von Morris Hamburg, (erschienen bei Harcout, Brace, Jovanoich Inc. im Jahre 1974) wiedergegeben ist, wird aus dem Dezimalsystem in das Binärsystem umgeformt und in den Speicher 13 eingespeist. Alle 2" Bitplätze des Speichers 13 sind einzeln durch den Inhalt des Zählers

11 über die Leitung 51 adressierbar. Wenn also der Zähler 11 durch ein in der Leitung 50a auftretendes Signal von hohem Niveau um einen Schritt weitergeschaltet wird, wird der nächste Bitplatz der Liste des Speichers 13 adressiert, und das dort befindliche Bit läuft durch eine Leitung 53 zu einem UND-Glied 14.

Zusätzlich werden die vom Oszillator 10 über eine Leitung 506 abgeführten Signale an einen Multivibrator

12 herangebracht, der ein Prüfschaltsignal abgibt, wenn ihn das hohe Niveau des Signals erreicht. Dieses auf eine Leitung 52 gelegte Prüfschaltsignal ist weit kürzer als das aus dem Oszillator 10 empfangene Signal von hohem Niveau, wird an das UND-Glied 14 angelegt und stellt dadurch sicher, daß das auf der Leitung 53 vom Speicher 13 abgegebene Signal eine Stabilisierung

nen Leitern abgeleiteten Zahlen in Korrelation gesetzt 25 erfährt, ehe das UND-Glied 14 eingeschaltet wird. Mit werden, wenn eine Koinzidenzmessung erwünscht ist. dem Auftreten des Prüfschaltsignals in der Leitung 52

sind in

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden ausführlich erläutert. Es zeigt

F i g. 1 das grundlegende, der Prüfung dienende Schaltungselement,

Fig.2 die vom Schaltungselement der Fig. 1 festgesetzten Zeiten,

Fig.3 die Zähler zur Sammlung der gemessenen Daten,

F i g. 4 den Speicher mit zufallsverteiltem Zugriff, der die gemessenen Daten aufnimmt und

F i g. 5 die von der Ausführungsform festgesetzten Zeiten, in der der Speicher der F i g. 4 angewendet wird.

Als Erfindung werden ein Prüfelement gemäß der Fig. 1 mit der Zeitfestsetzung der Fig. 2 und ein Element zum Aufzeichnen der Daten betrachtet, von dem zwei unterschiedliche Ausführungsformen in den Fig.3 und 4 wiedergegeben sind. Wenn auch in der überträgt das UND-Glied 14 auf der Leitung 54 ein logisches Prüfsignal von hohem Niveau, falls aus der im Speicher 13 untergebrachten Liste willkürlicher Zahlen eine logische Eins an demjenigen der 2¹⁷ Bitplätze ausgelesen wurde, der von dem 17 Bits breiten Stand des Zählers 11 adressiert ist. In der Gegenwart eines (invertierten) Prüfschaltsignals auf der Leitung 52 überträgt das UND-Glied 14 jedesmal auf der Leitung 54 ein Signal von tiefem Niveau, wenn aus der Liste des Speichers 13 eine logische Null an demjenigen Bitplatz der 2" Bitplätze ausgelesen wurde, der durch den Stand des Zählers 11 adressiert ist. In diesem Zusammenhang sei auf die Beziehungen der Signale in den Leitungen 50

♦o bis 54 der F i g. 2 verwiesen.

Jedesmal wenn ein Prüfsignal das UND-Glied 14 über die Leitung 54 verläßt, erfolgt eine Prüfung, bei der es über eine Leitung 54a zu einem UND-Giied 15, über eine Leitung 546 zu einem UND-Glied 16, über eine

Fig. 1 nur vier zu prüfende Leiter 60 bis 63 zu sehen ⁴⁵ Leitung 54c zu einem UND-Glied 17 und über eine

sind, können auch noch weitere benutzt werden. Aus dem diese Leiter enthaltenden Gerät wird ein Haupttaktsignal auf einer Leitung 55 herangebracht. Seine Erzeugung und Anwendung sind bei digitalen Rechenautomaten allgemein geläufig. Mit ihm läuft ein Prüfoszillator 10 synchron; daher fallen die Impulse in den Leitungen 50 und 55 gemäß der F i g. 2 zusammen. Somit können auch der Oszillator 10 und der innere Haupttaktgeber vom selben Standardzeitgeber, z. B. einem Kristall aus gesteuert werden, wobei das Haupttaktsignal als Eingangssignal des Oszillators 10 dient, der ein blockierender Oszillator oder ein einfacher Multivibrator sein kann.
Das in der Leitung 50 aus dem Oszillator 10 Leitung 54c/ zu einem UND-Glied 18 gelangt. Diese UND-Glieder 15 bis 18 sind die Prüfschaltungen, die jeweils mit dem zugehörigen Leiter 60 bis 63 verbunden sind. Die dritte Eingangsklemme dieser UND-Glieder 15 bis 18 ist über die leitung 55 mit dem inneren Haupttaktgeber verbunden. In jedem Fall bildet das innere Haupttaktsignal, das über Zweigleitungen 55a bis 55d herangeführt wird, ein Zeitfestsetzungssigr.al, das den Punkt zeitlich synchronisiert, an dem die Prüfungen stattfinden, wobei das Prüfsignal in den Leitungen 54a bis 54£/festIegt, ob die Prüfung durchgeführt werden soll oder nicht Nur dann, wenn in Gegenwart des Zeitfestsetzungssignals aus dem inneren Haupttaktgeber ein Prüfsignal in der Leitung 54 auftritt und

austretende Signal gelangt über eine Leitung 50a zu 60 außerdem der zugehörige Leiter ein Signal von hohem

einem Zähler 11, der vorzugsweise 17 Bits umfaßt und von einem Signal auf hohem Niveau um einen Schritt hinaufgeschaltet wird. Somit kann er von den positiven Impulsen durch alle Zählerstände von 0 bis 2¹⁷— 1 und Niveau führt, nimmt das Ausgangssignal der entsprechenden Prüfschaltung, also des UND-Gliedes 15,16,17 oder 18 das hohe Niveau ein, das über eine Leitung 65, 66, 67 oder 68 abgeführt wird. Die zeitlichen

zurück von 2^I7—1 bis 0 hindurchgeschaltet werden. Der ⁶⁵ Beziehungen zwischen den im Prüfelement auftreten

binäre Augenblickswert aus 17 Bits wird vom Zähler 11 über eine Leitung 51 einem programmierbaren, nur dem Auslesen dienenden Speicher 13 zugeleitet, der eine den Signalen sind in der F i g. 2 aufgetragen.

Bei einer ziemlich kleinen Anzahl Leiter, wie bei den Leitern 60 bis 63 der F i g. 1 wird die bevorzugte

Zählerinhall

Ausführungsform des Elementes zum Aufzeichnen der Daten gemäß der F i g. 3 angewendet, während aus Kostengründen bei einer ziemlich großen Anzahl Leiter die in der F i g. 4 dargestellte Ausführungsform benötigt wird. Zum Element der Fig. 3 gehören vier Zähler 20 bis 23, die je eine Ausgangssignal aus den Prüfschaltungen, also den UND-Gliedern 15 bis 18 der Fig. 1 empfangen. Wenn bei einer Prüfung auf dem zugehörigen Leiter 60 bis 63 ein Signal von hohem Niveau erscheint, wird der betreffende Zähler um einen Schritt weitergeschaltet, (es wird also eine Eins zu seinem bisherigen Stand addiert), so daß der Zähler die Anzahl Prüfungen in der Gegenwart eines Signals von hohem 00 = Niveau im zugeordneten Leiter festhält, also aufzeich- 01 = net. Die Breite, also die Anzahl Bitpositionen kann bei 15 10 = diesen Zählern etwas willkürlich erscheinen. Die Zahl 11=3 der benötigten Prüfungen und somit die Breite dieser Zähler 20 bis 23 legt nämlich das gewünschte Maß an Vertrauenswürdigkeit der Messung fest. Dabei scheint die Breite von 16 Bits akzeptabel zu sein, wobei diese Wahl auf Grund der elementaren Statistik getroffen ist, wie sie aus dem bereits erwähnten Buch von Morris Hamburg hervorgeht. Die von den Zählern 20 bis 23 erreichten Stände werden durch 16 Bits auf je einer Leitung 30 bis 33 abgeführt. Das relative Maß des Bereitschaftszyklus der Signale in einem Leiter 60 bis 63 wird durch eine Ablesung des Wertes aus 16 Bits am betreffenden Zähler 20 bis 23 zur Verfugung gestellt.

Bei einer Prüfung ziemlich vieler Leiter mit der Ausführungsform der F i g. 4 laufen die Ausgangsleitungen der Prüfschaltungen zu je einem Flipflop 70, 71, 72 ... 73, die das Ergebnis jeder an den Leitern vorgenommenen Prüfung festhalten, also ob im zugehörigen I eiter ein Signal von hohem oder tiefem Niveau auftrat.

Über die Leitung 55 (F i g. 1) empfängt ein Frequenzvervielfacher 74 das der Zeitfestsetzung dienende Signal aus dem inneren Haupttaktgeber und erzeugt mehrere der Anzahl der zu prüfenden Leiter entsprechende Impulse. Da bei der Ausführungsform der Fi g 1 vier Leiter geprüft werden, überträgt der Frequenzvervielfacher 74 beim Empfang eines Signals aus dem Haupttaktgeber vier impulse über eine Leitung 86 zu einem Zähler 78, der von jedem Impuls um einen Schritt weitergeschaltet wird; (es wird also zu einem Inhalt jedesmal eine Eins addiert). In der F i g. 5 ist die Beziehung zwischen den Signalen aus dem Haupttaktgeber in der Leitung 55 und den vom Frequenzvervielfacher 74 in der Leitung 86 abgegebenen Signalen dargestellt. Der Modul us des Zählers 78 entspricht dabei der Anzahl der zu prüfenden Leiter. Bei vier Leitern ist er ein 2-Bitzähler mit der Kapazität der vier Zustände 0, 1,2 und 3. Sein Inhalt ist ein Wert aus M Bits, wobei in diesem Fall M= 2 ist und wird über eine Leitung 91 einem Speicher 79 mit zufallsverteiltem Zugriff und über eine Leitung 85 einem Wähler 75 zugeführt In diesem Zusammenhang sei erneut auf die F i g. 5 verwiesen, die die zeitliche Beziehung zwischen den in der Leitung 86 zum Zähler 78 laufenden Impulsen und dem in den Leitungen 85 und 91 erscheinenden Zählerstand dargestellt ist

Entsprechend dem geprüften Leiter wird vom Wähler 75, dessen Ausgangssignal in einer Leitung 87 auftritt, der Zustand eines der Flipflops 70 bis 73 angewählt das über eine der Leitungen 81 bis 84 mit dem Wähler 75 ^ verbunden und durch den Inhalt des Zählers 78 bestimmt ist, der über die Leitung 85 herangeführt wird. In der folgenden Tabelle ist in Abhängigkeit von der getroffenen Wahl eine Beziehung zu den vier möglichen Ständen des Zählers 78 gezeigt. In der F i g. 5 ist ferner der Zustand der Leitung 87 an der Ausgangsklemme des Wählers 75 als Funktion der Zeit aufgetragen, wobei angegeben ist, welches der Flipflops 70 bis 73 gerade ausgewählt ist. Man beachte auch die zeitliche Beziehung zwischen dem Zustand der Leitung 87 und den Signalen in den anderen zugehörigen Leitungen.

Zustand der Leitung 87

gleich der Leitung 81
gleich der Leitung 82
gleich der Leitung 83
gleich der Leitung 84

Für jeden zu prüfenden Leiter weist der Speicher 79 einen adressierbaren Bitplatz auf, der auch als »Zelle« bezeichnet wird. Bei dieser Ausführungsform sind also vier Zellen vorgesehen, die je einem Leiter zugeordnet sind. Die Kapazität einer Zelle erlaubt die Unterbringung einer ausreichenden Anzahl Bits, damit die statistisch bestimmte Vertrauenswürdigkeit der Messung zustandekomml. Im vorliegenden Fall werden 16 Bits als ausreichend angesehen, so daß der Speicher 79 vier Zellen mit je 16 Bits aufweist. Der über die Leitung 91 empfangene Inhalt des Zählers 78 tritt in die Adreßeingangsklemmen des Speichers 79 mit zufallsverteiltem Zugriff als Wert aus zwei Bits ein, wodurch eine seiner vier Zellen aus 16 Bits adressiert wird. Der Inhalt der adressierten Zelle aus 16 Bits wird wird dann über eine Leitung 92 in ein Ausgabe-Register 80 übertragen, das ihn durch eine Leitung 90 zu einem Addierer 77 weitergibt, der ja auch durch die Leitung 87 den Zustand des einen Flipflop aufnimmt, das entsprechend dem Inhalt des Zählers 78 vom Wähler 75 ausgewählt ist. Falls das Signal in der Leitung 87 ein hohes Niveau annimmt, fügt der Addierer 77 zum Inhalt der im Speicher 79 adressierten Zelle aus 16 Bits, der in der Leitung 90 herankommt, eine Eins hinzu, während bei einem Signal von tiefem Niveau diese Hinzufügung unterbleibt (also eine Null addiert wird). Das Resultat der Addition aus 16 Bits gelangt über eine Leitung 88 vom Addierer 77 in ein Eingabe-Register 76, das es über eine Leitung 99 an den Speicher 79 weitergibt, der es über seine Eingangsklemmen zum Einschreiben von Daten aufnimmt und in der einen der vier Zellen unterbringt, die vom Inhalt des Zählers 78 über die Leitung 91 adressiert ist. Auf diese Weise wird der Inhalt der Zellen des Speichers 79 um einen Schritt bei jeder Prüfung vergrößert, die zu einem Zeitpunkt vorgenommen wirdi wenn der entsprechende Leiter gerade ein logisches 1-Signal führt (F ig. 5).

Um die Messungen des Bereitschaftszyklus an allen zu beobachtenden Leitern zu ermöglichen, kann der Speicher 79 mit zufallsverteiltem Zugriff auch auf andere Weise ausgelesen werden, was jedoch nicht weiter erläutert werden soll, da es dem Fachmann geläufig ist

Die Anzahl Prüfungen, die zur Herbeiführung einer gegebenen Vertrauenswürdigkeit der Messungen notwendig sind, wird unter Anwendung der elementaren Statistik bestimmt Der Zeitpunkt, zu dem die Prüfung stattfindet muß zur Errreichung der statistischen Gültigkeit zufällig gewählt sein. Obgleich eine wahre Zufälligkeit aus philosophischer Sicht unerreichbar ist, ist sie für Prüfzwecke durch Auslesen einer Tabelle mit

willkürlichen Zahlen zu erzielen, die innerhalb eines programmierbaren, nur dem Auslesen dienenden Speichers untergebracht ist, während ein Standardzeitgeber synchron mit dem Auftreten der zu prüfenden digitalen Ereignisse läuft. Mit jedem Zugriff auf diese Tabelle wird bestimmt, ob eine Prüfung stattfindet, wenn eine Auslesung aus dem nur dem Auslesen dienenden Speicher vorgenommen wird. Der binäre Zustand der betreffenden Leiter wird in der Prüfzeitspanne als Schritt eines Zählers aufgezeichnet, oder es wird der Inhalt eines adressierbaren Platzes in einem Speicher mit zufallsverteiltem Zugriff urn Eins vergrößert.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Messung der Häufigkeit und Dauer des einen Binärziistandes, den die von einem Digitalrechner auf einen Leiter ausgegebenen Signale annehmen, mit einem von einem Oszillator weiterschaltbaren Binärzähler, mit einem UND-Glied als Abtastgträt, dessen erster Klemme die auf den Leiter gelegten Signale und dessen zweiter Klemme vom Ausgangssignal des Binärzählers abgeleitete Schaltsignale zuführbar sind, und mit einem dem UND-Glied nachgeschalteten Zähler, von dem die Anzahl der vom Digitalrechner durch das UND-Glied übertragenen Signale aufsummierbar ist, dadurch gekennzeichnet, daß zwischen dem Binärzähler (11) und dem als Abtastgerät wirksamen UND-Glied (15) ein programmierbarer Festwertspeicner (13) angeschlossen ist, dessen Plätze vom Binärzähler (11) nacheinander adressierbar und mit einer Tabelle willkürlicher Zahlen belegt sind, derart, daß der Speicher (13) als Geber von rein zufällig auftretenden Schaltsignalen wirksam ist.

2. Schaltungsanordnung nach dem Anspruch 1, dadurch gekennzeichnet, daß das UND-Glied (15) eine dritte Klemme (55a) aufweist, die mit dem Haupttaktgeber des Digitalrechners verbunden ist, und daß der den Binärzähler (11) weiterschaltende Oszillator (10) synchron mit dem Haupttaktgeber jo antreibbar ist.

3. Schaltungsanordnung nach dem Anspruch 1, dadurch gekennzeichnet, daß zum Vergleich vom Oszillator (10) festgelegter periodischer Zeitspannen mit den Zeitintervallen, in denen ein Schaltsignal zufällig auftritt, die eine Klemme (52) eines weiteren UND-Gliedes (14) mit dem Oszillator (10) und die andere Klemme (53) dieses UND-Gliedes (14) mit dem Speicher (13) verbunden ist, und daß die zweite Klemme (54a) des als Abtasgerät wirksamen UND-Gliedes (15) am Ausgang (54) des weiteren UND-Gliedes (14) angeschlossen ist.

4. Schaltungsanordnung nach dem Anspruch 3, dadurch gekennzeichnet, daü zur gleichzeitigen Messung an mehreren parallelen Leitern (60 bis 63) mehrere UND-Glieder (i5 bis 18) des Abtastgerätes mit ihrer zweiten Klemme (54a bis 5Ad) parallel am Ausgang (54) des weiteren UND-Gliedes (14), mit ihrer ersten Klemme am jeweiligen, der Messung unterliegenden Leiter (60 bis 63) und mit ihrer dritten Klemme (55a bis 55d)parallel am Haupttaktgeber des Digitalrechners angeschlossen sind.

5. Schaltungsanordnung nach dem Anspruch 4, dadurch gekennzeichnet, daß am Ausgang der UND-Glieder (15-18) ein Wähler (75) angeschlossen ist, von dem die an den Leitern (60—63) abgenommenen Prüfungsergebnisse hintereinander einem Addierer (77) zuführbar sind, in dem die einem adressierbaren Speicher (79) entnommene Zahl durch das je vveilige Prüfungsergebnis abänderbar ist, und daß die vom Addierer (77) ermittelte Zahl zu dem Platz des Speichers (79) zurückführbar ist, von dem sie vor der Addition entnommen war.

6. Schaltungsanordnung nach dem Anspruch 5, dadurch gekennzeichnet, daß mit dem Wähler (75) und dem Adreßteil des Speichers (79) ein Zähler (78) verbunden ist, der vom Haupttaktgeber über einen Frequenzvervielfacher (74) weiterschaltbar ist, dessen Multiplikator der Anzahl der zu prüfenden Leiter (60—63) entspricht.