DE2916884C3 - Programmierbare Halbleiterspeicherzelle - Google Patents

Description

2. Halbleiterspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die genetisch gewachsene Isolierschicht (4) aus SiO₂ besteht

3. Halbleiterspeicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Kapazität (Cw) zwischen der Schreibelektrode und der Gate-Elektrode (1) mindestens viermal so groß ist wie die erste Kapazität (Ce) zwischen der Löschelektrode und der Gate-Elektrode (1).

4. Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die dielektrische Schicht (5) der zweiten Kapazität (Cw) chemisch aus dem gleichen Material besteht wie die genetisch gewachsene Isolierschicht (4) der ersten Kapazität (Ce) und daß die Dicken der Isolierschichten gleich sind.

5. Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet daß die Gate-Elektrode (1) aus stark η-dotiertem Polysilicium oder aus Metall besteht

6. Halbleiterspeicherzelle nach einem der Ansprüche i bis S, dadurch gekennzeichnet, daß die Schreibelektrode in Form einer Leitschicht (9) aus stark η-dotiertem Polysilicium oder aus einem Metall ausgebildet ist, die auf einer Isolierschicht (10) über dem zweiten Flächenteil der Gate-Elektrode (1) angeordnet ist.

7. Halbleiterspeicherzelle nach einem der Ansprüche I bis 5, dadurch gekennzeichnet, daß die Schreibelektrode in Form einer zweiten Pianarzone (2) ausgebildet ist, die mit dem Halbleitersubstrat (6) einen pn-übergang bildet

8. Halbleiterspeicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß die zweite Pianarzone

(2) mit der Source-Zone (7) oder der Drain-Zone (8) zusammenhängend ausgebildet ist

9. Halbleiterspeicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß die erste Pianarzone

ίο mit der Source-Zone (7) oder der Drain-Zone (8) zusammenhängend ausgebildet ist

10. Halbleiterspeicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß eine der Planarzonen mit der Source-Zone (7) und die andere der

ι; Planarzonen mit der Drain-Zone (8) zusammenhängend ausgebildet sind.

11. Halbleiterspeicherzelle nach einem der Ansprüche 2 bis 10, dadurch gekennzeichnet, daß die Planarzonen (2; 3) die Ränder der als Kapazitäten (Ce; Cw) wirksamen Teile der Elektrodenteile überlappen.

12. Halbleiterspeicherzelle nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß das Schreibsignal über die Source-Drain-Strecke eines als Isolierschicht-Feldeffekttransistor ausgebildeten Schreibtransistors (Tw) an die Schreibelektrode und das Löschsigr.-4l über die Source-Drain-Strecke eines als Isolierschicht-Feldeffekttransistor ausgebildeten Löschtransistors (Te) an die Löschelektrode angelegt werden und daß die Gate-Elektroden des Schreibtransistors (Tw) und des Löschtransistors (Te) mit einer Zeilendekodierleitung (12) verbunden werden, die als Wortleitung verwendet wird.

Die Erfindung betrifft eine programmierbare nichtflüchtige Halbleiterspeicherzelle gemäß dem Ober- begriff des Anspruchs 1, wie sie aus »1978 IEEE International Solid-State Circuits Conference, Digest of Technical Papers« (Februar 1978), Seiten 196 und 197, bekannt war. Bei dieser Halbleiterspeicherzelle sind zwei Programmierelektroden vorgesehen, die mit der potentialmäßig schwebenden Gate-Elektrode aus polykristallinem Silicium zwei unterschiedlich große Kapazitäten bilden und deren Dielektrika aus thermisch auf der Gate-Elektrode gewachsenem Siliciumoxid bestehen, wie man in Verbindung mit der Fig.2 der

so Veröffentlichung schließen kann, in der Löschkennlinien von auf einkristallinem und auf polykristallinem Silicium aufgewachsenen Siliciumoxiden als Dielektrika für die Kapazitäten gegenübergestellt sind. Aus der Fig.3 ergibt sich, daß die auf polykristallinem Material aufgewachsenen Siliciumoxid-Dielektrika mehrfach niedrigere Löschspannungen aufweisen als die auf einkristallinem Silicium aufgewachsenen. Dies wird auf erhöhte elektrische Felder in der Nachbarschaft der Silicium- Korngrenzen zurückgeführt.

Bei der bekannten Speicherzelle wurden experimentell 10⁴ Schaltzyklen bei vernachlässigbaren Schäden durchgeführt. Aufgabe der Erfindung ist, diese Schaltzyklenanzahl, welche merkliche Schäden des von dem Ladungsträger durchdrungenen Dielektrikums zur

Folge hat, zu erhöhen.

Die Erfindung geht von dem Grundgedanken aus, unterschiedlich von der bekannten Speicherzelle eine genetisch auf einkristallinem Halbleitermaterial ge-

wachsene Siliciumoxidscbicht als Dielektrikum zu verwenden, so daß wesentlich dünnere und gleichmäßiger gewachsene Dielektrika möglich werden.

Die obengenannte Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebene Ausbildung gelöst

Vorzugsweise wird als Dielektrikum der ersten Kapazität Ce eine genetisch auf ein Silicium-Substrat gewachsene Isolierschicht aus S1O2 verwendet Aus praktischen Gründen wird bei den meisten der anschließend beschriebenen Ausführungsformen von programmierbaren Halbleiterspeicherzellen nach der Erfindung als Material für die dielektrische Schicht der zweiten Kapazität Cw das gleiche Material verwendet, aus dem das Dielektrikum der ersten Kapazität besteht is Bei gleichzeitiger Herstellung auf dem einkristallinen Silicium-Substrat sind dann natürlich auch die gleichen Isolierschichtdicken der beiden Kapazitäten gegeben.

Berechnungen haben ergeben, daß optimale Programmierzeiten erhalten werden, wenn die zweite Kapazität Cw zwischen der Schreibelektrode und der Gate-Elektrode mindestens viermal so groP. ist wie die erste Kapazität Ce zwischen der Löschelektrode und der Gate-Elektrode.

Die Gate-Elektrode kann aus η-dotiertem Polysilicium oder auch aus irgendeinem Metall bestehen, so daß fertigungsübliche Aufdampf- und Ätzprozesse angewendet werden können.

Die Erfindung und Ausführungsformen werden im folgenden an Hand der Zeichnung erläutert, deren

F i g. 1 in üblicher Teilschnittansicht senkrecht zur Oberflächenseite einer Halbleiterplatte ein erstes Ausführungsbeispiel der Halbleiterspeicherzelle nach der Erfindung veranschaulicht, deren

F i g. 2 das Ersatzschaltbild der ersten Ausführungsform der Halbleiterspeicherzelle der Erfindung gemäß der F i g. 1 zeigt, deren

F i g. 3 in Aufsicht eine topologische Auslegung der Speicherzelle gemäß den F i g. 1 und 2 in Alu-Gate-Ausführung ah Ausschnitte einer Speichermatrix bedeutet, deren

Fig.4 und 5 (Fig.5 in Si-Gate-Ausführung) in Teilschnittansicht bzw. in Aufsicht eine zweite Ausführungsform der Halbleiterspeicherzelle nach der Erfindung sowie deren

Fig.6 und 7 (Fig.7 in Si-Gite-Ausführung) in gleichen Darstellungen eine dritte Ausführungsform dei Halbleiterspeicherzelle nach der Erfindung betreffen, deren

Fig.8 eine vierte Aüsführungsform der Halbleiter-Speicherzelle nach der Erfindung zeigt aus deren

Fig.9 die Potentialänderungen der ordinatenseitig angegebenen Spannungen ersichtlich sind, wie sie in den F i g. 1 bis 5 und 8 angegeben sind, deren

Fig. 10 das Piinzipschaltbiid einer bitweise löschbaren Speichermatrix mit 6 Halbleiterspeicherzel'ien nach der Erfindung und deren

F i g. 11 bis 14 in Darstellung des Bändermodells Potentialprofile zeigen, wie sie beim bzw. nach dem Schreiben oder Löschen anzunehmen sind.

Bei der ersten Ausführungsform der Halbleiterspeicherzelle nach der Erfindung gemäß den F i g. 1 bis 3 werden neben der Source-Zone 7 und der Drain-Zone 8 des Lesetransistors Tr in die eine Oberflächenseite eines Halbleitersubstrats 6 eine erste Planarzone 3 und eine zweite Planarzone 2 eingebracht, wozu in bekannter Weise ein Planardiffusbnsprozeß angewendet wird. Auf eine untere Isolierteilschicht 9 abgestufter Dicke wird anschließend die Gate-Elektrode 1 aufgebracht, welche im Bereich zwischen der Source-Zone 7 und der Drain-Zone 8 des Lesetransistors in üblicher Weise den Kanalstrom steuern kann. Außerdem enthält die Gate-Elektrode innerhalb des Bereichs der zweiten Planarzone 2 einen zweiten Elektrodenteil 11 und im Bereich der ersten Planarzone 3 einen ersten Elektrodenteil IZ Unter dem zweiten Elektrodenteil 11 bildet die dielektrische Schicht 5 mit der zweiten Planarzone 2 die zweite Kapazität Cw, während die erste Kapazität Ce von dem ersten Elektrodentcil 12 und der ersten Planarzone 3 beiderseits der genetisch gewachsenen Isolierschicht 4 gebildet wird. Wie die F i g. 1 und im übrigen auch die weiteren F i g. 4,6 und 8 veranschaulichen, ist die Dicke der genetisch gewachsenen Isolierschicht 4 wesentlich kleiner als die der anderen Isolierschichtteile und die der Gate-Isolierschicht 13 des Lesetransistors Tr.

Die Dicke der gewachsenen Isolierschicht 4 wird zwischen 100 und 300 ÄE gewählt f daß bei genügend hoher Feldstärke in der Isolierschicht ein Tunnelübergang entsteht Die Umladung der Gate-Elektrode 1 erfolgt durch Tunnelströme bei einer bestimmten an den Tunnelübergang angelegten ausreichend hoher. Spannung.

Bei einem aus Silicium bestehenden Halbleitersubstrat 6 kann die Isolierschicht 4 genetisch durch rein thermische Oxydation in einer Sauerstoff enthaltenden Atmosphäre erzeugt werden. Dies ist bei Verwendung einer Isolierschicht 4 aus S13N4 nicht möglich. In diesem Fall muß eine zusätzliche Aktivierungsenergie über eine Glimmentladung aufgebracht werden.

Der Ladezustand der Gate-E!ektrode 1 und damit die eingeschriebene Information wird über die Source-Zone 7 und die Drain-Zone 8 des Lesetransistors Tr abgefragt an welche Zonen die Lesespannung Ur angelegt wird.

Die zweite Planarzone 2 wird über die Source-Drain-Strecke des Schreibtransistors Tw mit der Schreibleitung 13 verbunden, während die erste Planarzone 3 über die Source-Drain-Strecke des Löschtransistors Te an der Löschleitung 14 liegt Die Gate-Elektrode des Schreibtransistors Tw und die des Löschtransistors Te sind mit der Zeilendecodierleitung Uz verbunden.

Die F i g. 2 zeigt das Ersatzschaltbild der HaJbleiterspeicherzelle nach der Erfindung gemäß der F i g. 1 mit gleichen Bezugszeichen. Zusätzlich in der F i g. 2 wird mit It die dem Tunnelstrom zugeordnete Stromquelle bezeichnet Für den Tunnelstrom gilt

// ~ Io ■ exp φ,

wobei Ece die Feldstärke im Dielektrikum der ersten Kapazität Ce und £b eine charakteristische Feldstärkenkonstante bedeuten.

Die F i g. 3 zeigt in Aufsicht auf einen plattenförmigen Silicium-Substratkörper eine topologische Auslegung der Halbleitersp°icherzelle gemäß der F i g. 1 mit gleichen Bezugszeichen in Aluminiumgate-Ausführung. Dabei sind die nicht von Elektrodenteilen bzw. nicht von Leitbahnenteilen bedeckten Zonen schraffiert gezeichnet Danach ist erkennbar, daß die Zeilendecodierleitung 12 in Form einer auf der oberen Isolierteilschicht 10 aufgebrachten Ieitbahn realisiert ist. Vorzugsweise wird diese Leitbahn aus einer einheitlichen Aluminiumschicht in bekannter Weise unter Anwendung der Photolithographie hergestellt. Die Schreibleitung 13

und die Lösehleitung 14 dagegen werden wie die Source-Leitung 15 und die Drain-Leitung 16 streifenförmig unter Anwendung eines Planardiffusionsprozesses — vorzugsweise gleichzeitig mit der Source-Zone 7 und der Drain-Zone 8 — in die gemeinsame Hauptfläche des Halbleitersubstrats eindiffundiert. Die Zwischenverbindung zwischen der Source-Zone 7 und der Source-Leitung 15 wird dagegen wieder durch die Leitbahn 17 und die Zwischenverbindung zwischen der Drain-Leitung 16 und der Drain-Zone 8 durch die Leitbahn 18 realisiert. Die Gate-Elektrode 1 bildet mit der zweiten Planarzone 2 die Kapazität Ov und mit der ersten Planarzone 3 die Kapazität Ce.

Der Grundgedanke weiterer Ausführungsformen einer Halbleiterspeicherzelle nach der Erfindung besteht darin, die erste Planarzone 3 mit der Source-Zone 7 oder der Drain-Zone 8 zusammenhängend auszubilden, wie an Hand der F i g. 4 und 5 erläutert wird. Die F i g. 4 veranschaulicht in gleicher Weise wie die F i g. I schematisch den Ausschnitt einer solchen Speicherzelle nach der Erfindung, während die F i g. 5 die Aufsicht der topologischen Auslegung dieser Speicherzelle nach der Erfindung in Si-Gate-Ausführung zeigt. Danach übernimmt die erste Planarzone 3 bei entsprechender Formgebung die Funktion der Drain-Zone 8 und ist gemäß der F i g. 5 L-förmig zusammenhängend mit der Drain-Zone 8 ausgebildet. Wiederum sind die nicht von Leitbahnen oder Elektrodenteilen bedeckten Zonenteile schraffiert dargestellt. Die F i g. 5 läßt somit erkennen, daß unterschiedlich zum Ausfuhrungsbeispiel gemäß der Fig.3 die Source-Leitung 15 hier in Form einer Leitbahn ausgeführt ist. Ferner veranschaulicht die F i g. 5, daß wiederum die Lösehleitung 14 und die Source-Leitung 15 in Form von diffundierten Leitzonen realisiert worden sind.

Eine weitere Platzersparnis bringt die Ausführungsform der Halbleiterspeicherzelle nach der Erfindung gemäß den F i g. 6 und 7. In gleicher Darstellung wie die der F i g. 1 und 4 zeigen die F i g. 6 eine Schnittansicht und die F i g. 7 in Aufsicht die topologische Auslegung in Si-Gate-Ausführung. Die Ausführungsform der Fig.6 und 7 unterscheidet sich von der der F i g. 4 und 5

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Source-Zone 7, sondern auch noch die zweite Planarzone mit der Drain-Zone 8 zusammenhängend ausgebildet sind. Nachdem die vorigen Ausführungsbeispiele ausführlich erläutert wurden, bedürfen die F i g. 6 und 7 keiner besonderen Erläuterung. Auch hier gilt, daß die nicht von Elektrodenteilen und Leitbahnenteilen bedeckten Zonenteile schraffiert gezeichnet sind.

Da das Dielektrikum der zweiten Kapazität Cw keinen zusätzlichen Anforderungen bezüglich des Tunnelns von Ladungsträgern unterworfen ist, kann die Schreibelektrode auch in Form einer Leitschicht 9 aus stark η-dotiertem Polysilicium oder sogar aus einem Metall auf einer Isolierschicht 10 über dem zweiten Flächenteil der Gate-Elektrode 1 ausgebildet werden. Eine solche Ausführungsform veranschaulicht die F i g. 8. Auf eine Aufsicht wird hier verzichtet, da die topologische Auslegung in gleicher Weise erfolgt wie bereits beschrieben.

Bei der Halbleiterspeicherzelle nach der Erfindung sollten die Planarzonen 2 und 3 die Ränder der als Kapazitäten Ce und Cw wirksamen Teile der Elektronenteile überlappen, um unerwünschte Effekte zu verhindern. Dieses Prinzip sollte zumindest bei der die erste Kapazität Ce bildenden ersten Planarzone 3 -, angewendet werden, da hier ein einheitlicher Tunnelübergang realisiert werden muß.

Die Fig.9 dient zur Veranschaulichung der Potentiale bzw. der zum Schreiben, Lesen oder Löschen erforderlichen Spannungen, aufgetragen gegen die Zeit

ι π ι während eines Schreibeintervalls t_m , zweier Leseintervalle t_r und des Löschintervalls t_c · UX zeigt das Potential der Gate-Elektrode 1 und Ur die Lesespannung für die Ausführungsformen gemäß den F i g. 1 bis 5 und 8. Bei der Ausführungsform gemäß den F i g. 6

ι -, und 7 wird dagegen im Leseintervall t^das Potential Uc über einen Lastwiderstand auf das Bezugspotential geschaltet. Es bedeuten Uzdas Zeilen-Decodier-Potential, Uw das Schreibpotential und Ue das Löschpotential.

.ή Die Fig. 10 zeigt das Blockschaltbild einer bitweise löschbaren Speichermatrix mit 6 Halbleiterspeicherzellen nach der Erfindung einschließlich des Decodierungsteils mit dem Spalten-Decodierungsteil Dy und dem Zeilen-Decodierungsteil Dx sowie der Pro-

2) grammierschaltung. Da Decodierungsteil und Programmierschaltung nicht zum Gegenstand der Erfindung gehören, sollen diese nur kurz beschrieben werden. Die Programmierschaltung enthält im übrigen einen Eingang L· zur Eingabe des Löschsignals, einen Eingang W

in zur Eingabe des Schreibsignals und einen Eingang R zur Eingabe des Lesesignals. Entsprechend den Eingangssignalen erscheinen an den drei Ausgängen der Programmierschaltung die Loschspannung Ue, die Schreibspannung Uw bzw. die Lesespannung Ur, die an

j) die entsprechend so bezeichneten Anschlüsse der Halbleiterspeicherzellen nach den Figuren der Ausführungsbeispiele nach der Erfindung angelegt werden.

Ay bedeutet den Eingang des Spalten-Decodierungsteils Dy, in welchen das codierte Spalten-Adressensignal

«ι eingegeben wird. Dementsprechend bedeutet Ax den Eingang des Zeilen-Decodierungsteils, an den das codierte Zeilen-Adressensignal angelegt wird.

der nach F i g. 10 an Masse gelegt ist Mit diesem fünften Ausgang können sämtliche Source-Zonen 7 sämtlicher Halbleiterspeicherzellen verbunden werden. Das Massepotential kann auch durch ein anderes festes Bezugspotential ersetzt werden.

Die Fig. Π bis 14 veranschaulichen an Hand des Bändermodells im Bereich der Gate-Elektrode 1 die Potentialverhältnisse beim bzw. nach dem Löschen oder Schreiben. Die F i g. 11 zeigt die Verhältnisse kurz nach dem Anlegen des Schreibpotentials Uw. Durch den Pfeil wird die Potentialverändening während der Aufladung der Gate-Elektrode angedeutet Nach dem Schreiben stellt sich ein Zustand gemäß der F i g. 13 ein.

Die F i g. 12 veranschaulicht dagegen durch den Pfeil die Potentialänderung der Gate-Elektrode 1 kurz nach dem Anlegen des Löschsignals Ue. Nach dem Löschen ergeben sich über der Gate-Elektrode und den daran angrenzenden Isolierschichten Potentialverhältnisse, wie sie die F i g. 14 zeigt

Hierzu 7 Blatt Zeichnungen

Claims (1)

Patentansprüche;

1. Programmierbare nichitflüchtige Halbleiterspeicherzelle, bestehend aus einem n-Kanal-IsoIierschicht-Feldeffekttransistor, der eine allseitig von Isoliermaterial eingeschlossene potentialmäßig schwebende Gate-Elektrode aufweist welche sich in ihrer Flächenausdehnung mit Elektrodenteilen über die an der Oberfläche eines einkristallinen Halbleitersubstrats liegende Kanalzone des Isolierschicht-Feldeffekttransistors hinaus erstreckt und an zwei Elektrodenteilen unterschiedlicher Größe Ober eine Isolatorschicht kapazitiv an jeweils eine Programmierelektrode — die Schreibelektrode bzw. die Löschelektrode — angekoppelt ist, dadurch gekennzeichnet,

daß die Löschelektrode, an die ein Löschsignal anlegbar ist, durch eine mit dem Halbleitersubstrat (6) einen pn-übergang bildende erste Pianarzone (3) realisiert ist, weiche mit einem ersten Elektrodenteil der Gate-Elektrode (1) eine erste Kapazität (Ce) bildet, die wesentlich kleiner ist als die zweite Kapazität (Cw) zwischen einem zweiten Elektrodenteil und der Schreibelektrode, an die ein Schreibsignal anlegbar ist, und

daß zwischen der ersten Pianarzone (3) und dem ersten Flächenteil der Gate-Elektrode (1) eine genetisch auf der freien Oberfläche der erstet: Pianarzone (3) gewachsene Isolierschicht (4) in einer Dipke zwir-.ihen 100 und 300 ÄE angeordnet ist, die zwischen der ersten Pianarzone (3) und dem "rsten Flächenteil der Gate-Elektrode (1) bei ausreichend hoher Feldstärke einen Tunnelübergang bildet, so daß die Umladung der Gate-Elektrode (1) durch Tunnelströme erfolgt