DE2845100B2 - - Google Patents

Description

Die Erfindung betrifft eine Speicherschaltung nach dem Oberbegriff des Patentanspruchs I.

Bekanntlich wird eine integrierte Speicherschaltung zusammen mit Leseverstärkerschaltungen verwendet. Ein Beispiel bekannter integrierter Speicherschaltungen mit l.eseverstärkerschaltungen wird nachfolgend anhand der F i g. 1 erläutert Die bekannnte integrierte Speicherschaltung gemäß F i g. 1 ist in der DE-OS 26 59 248 beschrieben,
Speicherzellen m 1, m 2,... mn und eine Hüfszelle d'

s sind mit einer Bitleitung BL1 verbunden, Speicherzellen .n'U m'2,... m'n und eine Hilfszelle t/sind mit einer anderen Bitleitung BL 2 verbunden. Die Speicherzelle ml umfaßt einen Speicherkondensator Ci und einen Feldeffekttransistor Qmi (FET Qmi\ Der FET

Q-m 1 wird über eine Wortleitung Wi gesteuert

Die Hilfszelle d umfaßt einen Hilfskondensator C₅₃, einen dazu parallel geschalteten FET Q-d 1 und einen in Reihe geschalteten FET Q-dZ Der in Reihe geschaltete FET Q-d2 wird über eine Hilfswortleitung DWA gesteuert Die Kapazität des Hilfskondensator C₅₁, ist etwa halb so groß wie die Kapazität des Speicherkondensators Cl.

jede der Bitleitungen BL 2 ist an eine Leseverstärkerschaltung SA-i angeschlossen. Die Leseverstärkerschaltung SA-i umfaßt ein Paar Verbindungs-FETs Q\ und Qi, über welche die Leseverstärkerschaltung SA-i mit den Bitleitungen BL i und BL 2 verbunden ist Der Hauptteil der Leseverstärkerschaltung SA-i besteht aus einem Paar über Kreuz verbundener FETs Q3 und Q₄.

Eine Speichergruppe Nr. 1 ist über FETs <?, und Q_y mit einem Paar Busleitungen RL i und RL 2 verbunden. Die Busleitung^ RL i und RL 2 sind an einen Differenzverstärker D.A. angeschlossen, der ein Ausgangssignal erzeugt, das als Ausgabe der gesamten

Speicherschaltung der F i g. 1 verwendet wird.

Eine Steuerschaltung X i zur Steuerung des Gatepotentials der VerbindungsFETs Qx und Qi ist an die Leseverstärkerschaltung 5-4-1 angeschlossen.
Die Schaltung nach F i g. 1 arbeitet folgendermaßen.

Im Anfangszustand sind die Potentiale der Bitleitung BL 1, der Bitleitung BL 2. des Punktes P1 und P2 gleich der Drainspeisespannung +E Das Potential des Punktes P3 ist höher als die Spannung + ff, so daß die FETs Q\ und Qi zum Leiten gebracht werden.

Spannungen E-Ci und E-Ci' werden in den Speicherkondensatoren Ci bzw. Cl'gespeichert.

Im zuvor beschriebenen Anfangszustand wird das Auslesen von in der Speicherschaltung gespeicherter Information folgendermaßen bewirkt. Es sei angenommen, daß die Wortleitung Wi gewählt ist und auf hohen (im folgenden H abgekürzt) Wert gebracht ist. Gleichzeitig wird die Hilfszelle d gewählt und wird die Wortleitung DWA der Hilfszelle d auf H-Wert gebracht. Folglich werden die elektrischen Ladungen von BL 1 und BL 2 nach P5 bzw. P% übertragen, so daß die Potentiale von BL i und BL 2 reduziert werden. Da das Potential E-CX vor dem Auslesen auf H-Wert lag, ist der Betrag der von BL 1 nach P5 übertragenen elektrischen Ladung klein. Da andererseits das Potential am Punkt PH auf Null lag, bevor die Hilfszelle dgewählt worden ist, ist der Betrag der von BL2 nach PB übertragenen elektrischen Ladung relativ groß. Demgemäß wird das Potential von BL 2 mehr reduziert als das Potential von BL 1. Folglich wird zwischen BL 1 und

BLl eine Potentialdifferenz gebildet. Die Potentiale

von BL1 und BL 2 werden über die FETs Qs und Q₂ an die Punkte PX und P2 übertragen. Demgemäß ist das

Potential bei Pi höher als das Potential bei P2. Danach wird das Potential Φ\ an einer Elektrode des

Kondensators C₀, der in der Steuerschaltung X1 zur Steuerung der Verbindungs-FETs Qi und Qi enthalten ist, auf Η-Wert gebracht. Dann wird der FET Q, in den EIN-Zustand gebracht, da das Gatepotential des FET

Qn ausreichend höher als -f E wird, und das Potential bei P 3 verringert sich auf den Wert von +£ Demgemäß werden die Übertragungsleitwerte (Transkonduktan zen) der FETs Q₁ und Q₂ verringert Das Potential Φ\ an einer Elektrode des Kondensators C₀ wird außerdem auf das Gate eines in der Leseverstärkerschaltung enthaltenen FET Q'₅ gegeben. Die Empfindlichkeit der Leseverstärkerschaltung SA-I wird einleitend durch die Funktion des FET Q'₅ mit einem kleinen Strom erhöht, bevor von eier Leseverstärkerschaltung eine hochgradige Verstärkung eines Eingangssignals durchgeführt wird. Wenn der FET Q'₅ aufgrund des Anlegens des Potentials Φι an sein Gate in den EIN-Zustand übergeht, wird das Arbeiten der Leseverstärkerschaltung &4.-1 langsam begonnen, die Potentiale an den Punkten Pl und P2 gehen zusammen herab, und die Potentialdifferenz zwischen P1 und PI nimmt zu.

In diesem Moment wird das Potential Φι des Gates von FET Q₅ auf Η-Wert gebracht Dann wird das Potential bei P 4 rasch NuIi, und die aus FETs Q₃ und Q* bestehende Flipflop-Schaltung arbeitet dermaßen, daß die Potentialdifferenz zwischen PX und PI vergrößert wird.

In der Leseverstärkerschalturig SA-I sind FETs Qi und Qi vorgesehen. Die Notwendigkeit für die FETs Qi und Qi kann man folgendermaßen erklären. In der Anfangsperiode des Arbeitens der Leseverstärkerschaltungen sind die Übergangsleitwerte der FETs Qi und Q₂ klein, und die FETs Qi und Qz verhindern einen Ladungsfluß von BL1 und BL1 zu den Punkten P X und PX so daß die Potentialdifferenz zwischen PX und PI rasch verstärkt wird, und demgemäß wird ein Abfall des Potentials von BL 1, das auf Η-Wert gehalten werden soll, verhindert Würden die FETs Qi und Qi entfernt und würden die Bitleitungen BL X und BL 2 direkt mit den Punkten PX und PI verbunden, müßte die Lastkapazität der Bitleitungen BLX und BL 2 direkt durch die FETs Q? und Q4 entladen werden, wenn die Leseverstärkerschaltung in Betrieb gesetzt wird. Folglich wäre die Geschwindigkeit der Verstärkung der Potentialdifferenz zwischen Pl und PI niedrig, so daß es eine lange Zeit dauern würde, bis das Pntential bei PI, das auf niedrigen (im folgenden L abgekürzt) Wert gebracht werden soll, Erdpegel erreicht, und die Ladungen von BL 1, die auf Η-Wert gebracht werden sollen, würden entladen. Somit viirde das Potential von BL X verringert und demgemäß würde keine vollständige Auffrischung der Η-Werte der Speicherzellen bewirkt.

Es wird nun wieder zur Beschreibung der Vergrößerung der Potentialdifferenz zwischen Pl und P2 zurückgekehrt. In dem Fall, in welchem die Potentialdifferenz zwischen P1 und PI klein ist, werden die beiden Potentiale bei Pl und PI in großem Ausmaß reduziert, da beide FETi Q₃ und Q» in den EIN-Zustand kommen und die Übergangsleitwertdifferenz nicht sehr groß ist. Wenn die Potentiale bei Pl und PI reduziert werden, wie es zuvor beschrieben worden ist, werden die Übergangsleitwerte der FETs Qi und Q₂ vergrößert, und die Abschaltfähigkeiten der FETs Qi und Qi werden verringert. Folglich wird erreicht, daß die FETs Q\ und Qi EIN sind, so daß der Fluß der Ladungen von den Bitleitungen BL 1 und BL 2 durch die FETs Qi und Q₂ eine weitere Vergrößerung der Potentialdifferenz zwischen Pl und PI verhindert. Daraus folgt: selbst wenn die Lesevsirstärkerschaltung das ihr zugefüdrte Signal exakt feststellt und das Potential bei PI Null gemacht wird, entsprechend der anfänglichen Potentialdifferenz, fällt das Potential bei Pl unvermeidlich unter einen erforderlichen Wert ab. Ein solcher Abfall des Potentials bei P1 macht es unmöglich, die Speicherzellen, aus denen die gespeicherte Information ausgelesen worden ist, aufzufrischen. Hinzu kommt, daß eine solche Schwierigkeit beim Auffrischen von Speicherzellen vorwiegend in demjenigen Fall auftritt, in welchem die Anfangspotentiale bei Pl und PI aufgrund einer Verringerung der Spannung der Energiequelle abgesenkt sind. Demgemäß weist die bekannte Speicherschaltung gemäß F i g. 1 die erläuterten Nachteile auf.

Es ist Aufgabe der vorliegenden Erfindung, eine integrierte Speicherschaltung mit Speicherzellen, FETs und Leseverstärkerschaltungen verfügbar zu machen, bei der die Auffrischungen der Speicherzellen vollkommen erreicht werden.

Darüberhinaus soll eine integrierte Speicherschaltung mit Speicherzellen, FETs und Lesevcrstärkerschaltungen verfügbar gemacht werden, bei der die Spannungszustände an vorbestimmten Punkten dieser Speicherschaltung so gewählt sind, c.^i eine vollständige Auffrischung der Speicherzellen ermöglicht ist

Die Lösung dieser Aufgabe ist im Anspruch 1 gekennzeichnet und in den Unteransprüchen vorteilhaft weitergebildet

In folgenden wird die Erfindung anhand von Ausführungsformen näher erläutert In der Zeichnung zeigt

F i g. 1 ein schematisches Schaltbild einer bekannten Speicherschaltung mit einer Leseverstärkerschaltung;

F i g. 2 ein schematisches Schaltbild einer erfindungsgemäßen Ausführungsform einer Speicherschaltung;

F i g. 3 Signalformen zum Aufzeigen der Arbeitscharakteristiken der in F i g. 2 gezeigten Schaltung; und

F i g. 4 die Bezeichnung zwischen V_c und V_r in Verbindung mit von den Erfindern durchgeführten Experimenten.

Anhand der F i g. 2,3 und 4 wird nun eine bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben.

Die Speicherschaltung der erfindungsgemäßen Ausrührungsform ist in F i g. 2 dargestellt Die Einheit Nr. 1 der Speicherschaltungen umfaßt ein Paar Bitleitungen BL 1 und BL1, mehrere Speicherzellen m 1, m 2,... mn, ein Paar Hilfszellen d\ d, und eine Leseverstärkerschaltung SA-X, welche die Verbindungs-FETs Qi und Q₂ enthält, die zwischen den Bitleitungen BLX, BL2 und den FETs Q3, Q4 angeordnet sind. Anders als in der Schaltung nach Fig. 1 ist in der Schaltung nach Fig.2 ein Paar Kondensatoren C, und C/, vorgesehen. Eine Elektrode des Kondensators C, ist mit dem Punkt P1 verbunden und eine Elektrode des Kondensators Q, ist mit dem Punkt P2 verbunden. Die anderen Elektroden d. r Kondensatoren C, und G, sind im Punkt P9 miteinander verbunden. Die Punkte Pl und P2 sind die Verbindungspu./kte zwischen FET Qi unJ FET Q₃ bzw. zwischen FET Q₂ und FET Qj. Dem Verbindungspunkt P9 der Kondensatoren C₁ und Cb kann ein Treibimpuls Φι zugeführt werden, während ein Paar FETs Qj uno Qi, in Betrieb ist.

Die Arbeitsweise der Schaltung nach Fig.2 wird nachfolgend anhand der in F i g. 3 gezeigte.1 Signalformen erläutert.

Zur Zeit to (F i g. 3 (e)) ändert sich das Potential Φ_ο vom Η-Wert zum L-Wert, um einen Anfangszustand zu realisieren. Zu dieser Zeit sind alle Schaltungen betriebsbereit gemacht, die Bitleitungen BL I und BLI sind mit einer Spannung vorgeladen, die in der Nähe der

Drainspeisespannung + E liegt, und die Spannung am Punkt P3 ist höher als + E, was die FETs Ci und Q₂ zum Leiten bereit macht.

Das Auslesen und das Auffrischen der Speicherzelle m X kann folgendermaßen erklärt werden.

Es wird wieder angenommen, daß das gespeicherte Potential E-CX auf Η-Wert liegt. Zur Zeit fi (Fig.3(a)) sind die Wortleitung Wi und die Hilfsleitung DWA durch eine (in F i g. 2 nicht gezeigte) Dekodierschaltung gewählt, um auf H-Wert gebracht zu werden. Infolge dessen wird das Potential von BL 1 etwas abgesenkt, das Potential von BL2 wird weiter erniedrigt (Fig.3(f)). und das Potential von Pi ist etwas höher als das von P2 (F i g. 3 (g)).

Zur Zeit t₂ (Fig. 3(b)) wird das Potential Φ\ vom L-Wert zum Η-Wert geändert. Als Folge davon wird FET Q'i in den EIN-Zusland gebracht, die Leseverstärkerschaltung SA-i beginnt langsam zu arbeiten, die Potentiale bei FI und P2 fallen zusammen und die Potentialdifferenz zwischen PI und Pl wird vergrößert (Fig3(g)).

Zur Zeit /3, unmittelbar nach dem Zeitpunkt I₂ (F i g. 3 (c)), ändert sich das Potential Φ₂ vom L-Wert zum H-Wert. Daher werden gemäß den Aufladewirkungen der Kondensatoren C, und Ct die Potentiale an den Punkten PX und P2 nicht nur an einem Abfallen gehindert, sondern in die Höhe getrieben (Fig.3(g)). Folglich bleiben die Verbindungs-FETs Q und Q₂ AUS. Daher wird die Leseverstärkerschaltung an einer unrichtigen Arbeitsweise gehindert. Selbst wenn das Potential des Punktes P2 auf Null abfällt, wird das Potential des Punktes Pi daher näherungsweise auf + E gehalten, und es wird verhindert, daß das Potential der Bitleitung BLI abfällt (F i g. 3 (f)). Demgemäß ist ein ausreichendes Auffrischen der Speicherzelle m 1 erhältlich.

Wenn das Potential des Punktes P2 Null wird, wird der FET Q₁ EIN geschaltet, so daß die Bitleitung B 2 über FET Q₂ entladen und das Potential der Bitleitung BL 2 auf Null gebracht wird.

Zur Zeit U (Fig.3(d)) wird das Auswahlsignal Φ3-Ι vom L-Wert zum H-Wert geändert. Daher wird das auf den Bitleitungen BL 1 und BL2 existierende Signal zu den Busleitungen RL i und RL 2 übertragen, die zu einem Differenzverstärker D.A. führen, der eine Ausleseausgabe erzeugt

Zum Vergleich mit dem Stand der Technik sind die Änderungen der Potentiale von BL i und BL 2 und die Änderungen der Potentiale von Pi und P 2 in F i g. 3 (i) bzw. Fig.3(j) gezeigt Man erkennt, daß mit den Signalformen eer Fig.3(i) und (j) ein ausreichendes Auffrischen der Speicherzelle m 1 unmöglich ist, da das Potential von BL 1 stark verringert ist

Als Modifikation der zuvor beschriebenen Ausführungsform können die FETs Qi und Q₂ entweder durch Ai'=wah! des Wertes des Potentials am Punkt P3 oder durch Absenken des Potentials am Punkt P3 in den AUS-Zustand gebracht werden, wie es in Fig.3(b) durch eine unterbrochene Linie gezeigt ist, und zwar durch die Hilfe der Schaltung X-X. Bei dieser modifizierten Ausführungsform sind die Wirkungen der Kondensatoren C, und G, hervorgehoben, so daß selbst in dem FaIL in welchem die Potentialdifferenz zwischen den Punkten PX und P 2 unmittelbar vor dem Arbeiten der Leseverstärkerschaltung klein ist, das Potential der Bitleitung BL1 an einem Abfallen gehindert und eine perfekte Auffrischung der Speicherzelle m I erreicht wird.

Die Arbeitsweise der genannten Schaltung X-I ist folgendermaßen. Zu dem Zeitpunkt, zu welchem eine Operation der Leseverstärkerschaltung beendet ist, liegt eine der Bitleitungen BLi und SL 2 auf H-Wert und die andere auf L-Wert, die Spannung am Punkt P3 ist + E und der FET Q, ist EIN. Danach nimmt das Potential Φ_ο den H-Wert ein, um alle Schaltungen in den Anfangszustand zu bringen. Dann gelangt das Potential Φι in den L-Zustand, was den FET Q. AUS schaltet und das Potential von P3 in einen schwebenden (floating) Zustand bringt, und die zuvor erwähnte L-Wertseite von BL 1 und BL2 wird auf Η-Wert geschaltet. Diese Änderung vom L-Wert zum Η-Wert beeinflußt das Potential von P3, das sich in einem schwebenden Zustand befindet, in der Weise, daß es über + E angehoben wird. Folglich werden die FETs Q; und Q₂ in den EIN-Zustand gebracht, vorausgesetzt, daß die Streukapazität am Punkt P3 einen geeigneten Wert aufweist. Zu der Zeit, in weicher die Leseverstärkerschaltung arbeitet, wird das Potential Φι auf H-Wert gehalten. Somit wird die Gatespannung des FET Q₁ höher als + £ so daß der FET Q, in den EIN-Zustand gebracht und das Potential bei P3 auf + E abgesenkt wird.

Wenn auch in den zuvor beschriebenen Ausführungsformen das dem Verbindungspunkt P6 der Kondensatoren C, und Cb zugeführte Signal Φι ist, ist es auch möglich, dem Punkt Pi anstelle des Signals Φ₂ das Signal Φ\ zuzuführen. In dem Fall, in welchem das Signal Φι an den Punkt P9 angelegt wird, sind die oben erläuterlen Wirkungen aufgrund des Vorhandenseins der Kondensatoren C, etwas verringert. Dies deshalb, weil die Potentiale bei Pi und P 2 gemäß den Aufladungs- oder Bootstrap-Wirkungen von C, und Q, eher ansteigen als das Potential bei P3 auf + E abfällt, und zwar aufgrund der durch die Schaltung A^--I verursachten Verzögerung, und daher sickern die Ladungen an den Punkten PX und P 2 über die FETs Q₁ und Q₂ zu den Bitleitungen BL X und BL 2 ab. Dieses Absickern von Ladungen isi jedoch nicht schwerwiegend. Dies deswegen, weil die Menge der von den Punkten PX und P 2 zu den Bitleitungen BL X und BL 2 abfließenden Ladungen relativ klein ist, und zwar aufgrund der niedrigen Obergangsleitwerte der FETs Qt und Q₂, unter der Bedingung, daß die Bitleitungen BL 1 und BL 2 beide auf Η-Wert liegen, selbst wenn das Potential des Punktes P3 auf Η-Wert liegt.

Eines der Ergebnisse von Experimenten bezüglich der Speicherschaltung nach F i g. 2, die durchgeführt worden sind, wird nun anhand der F i g. 4 erläutert. In F i g. 4 stellt die Abszisse die Spannung V_c einer Speicherzelle dar, bevor ein Auslesen dieser Speicherzelle bewirkt wird, während die Ordinate die aufgefrischte Spannung Vr der Speicherzelle darstellt, nachdem das Auslesen und das Auffrischen dieser Speicherzelle durchgeführt sind. Die Kurve ACi erhält man durch die Schaltung nach Fi g. 1, während man die Kurve Ki durch die Schaltung nacfc F i g. 2 erhält Auf der Abszisse ist die Bezugsspannung, welche eine Grenze zwischen dem L-Wert und dem Η-Wert festlegt, als V^-angegeben. In dem FaIL in welchem V_c dicht bei V_n*gewählt ist, wie V_c], ist das entsprechende V_r in K_u das als k_t angegeben ist, beträchtlich niedriger als der maximale V^Wert von K\, während das entsprechende V₁- in K₂, das als k₂

es angegeben ist, gegenüber dem maximalen V,-Wert von Ki geringfügig reduziert ist Die Ergebnisse dieses Experiments ergaben, daß die aufgefrischte Spannung k\ auf der Kurve K\ nicht ausreicht um das nächste

Auslesen derselben Speicherzelle sicherzustellen; während im Gegensatz dazu die aufgefrischte Spannung fo auf der Kurve Ki ausreicht, um ein zufriedenstellendes nächstes Ausleren derselben Speicherzelle sicherzustellen.

Hierzu 4 Blatt Zeichnungen

Claims (6)

1. Patentansprüche:

   t. Speicherschaltung mit einem Paar Bitleitungen, mit mehreren mit den Bitleitungen verbundenen Speicherzellen, mit einer Lesfiverstärkerschaltung, die ein Paar über Kreuz gekoppelte Transistoren aufweist, und mit zwischen die Bitleitungen und die Leseverstärkerschaltung geschalteten Verbindungstransistoren, die im Betrieb sind, wenn die Leseverstärkerschaltungen arbeiten, dadurch gekennzeichnet, daß ein Paar Kondensatoren (Ca, Cb) vorgesehen ist, die mit einem Anschluß an einem der Verbindungspunkte (Pi, P2) zwischen den Verbindungstransistoren (Qi, Q₂) und den über Kreuz gekoppelten Transistoren (Qj, Q₄) angeschlossen sind und deren andere Anschlüsse zur Bildung eines gemeinsamen Anschlusses (P 9) miteinander verbunden sind, und daß am gemeinsamen Anschluß (P9) ein Treibimpuls anliegt, während die Leseverstärkerschaltung (SA-I) arbeitet
2. 2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen (BLi, BL 2) einer Voraufladung aussetzbar sind, um deren Spannungen näherungsweise auf eine Drainspeisespannung zu bringen.
3. 3. Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Spannungen der Gateelektroden der Verbindungstransistoren (Qu Q₂) höher als die Voraufladungsspannung der Bitleitungen (BL I, BL 2) gehalten sind.
4. 4. Speicherschaltung nach Anspruch 2, dadurch gekennzeichnet, daß eine Steuerschaltung (X-i) vorgesehen ist zu·; Abse Joing der Spannung der Gateelektroden der Verbindungstransistoren (Qu Qt) auf eine Spannung, die ti :ht bei der Voraufladespannung der Bitleitungen (BLi, BL2) liegt, während die Leseverstärkerschaltung (SA-i) arbeitet.
5. 5 Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß das Impulssignal, das einem Anschluß eines Kondensators (Cq) zugeführt wird, der mit dem Gate eines in der Steuerschaltung (Xi) enthaltenen Transistors (Q₁) verbunden ist, dem gemeinsamen Anschluß (P9) zwischen den Kondensatoren (C* Cb) zugeführt ist.
6. 6. Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Leseverstärkerschaltung eine Gruppe parallel geschalteter Transistoren (Q5, Q'i) aufweist, daß das Gate eines dieser Transistoren (Q's) mit der Quelle des Impulssignals (<P\), das einem Anschluß eines Kondensators (Co) zugeführt wird, der an das Gate eines in der Steuerschaltung (X-i) enthaltenen Transistors (O,) angeschlossen ist, verbunden ist und daß das Gate des anderen (Qi) der Transistoren mit der Quelle desjenigen Treibimpulses (Φι) verbunden ist, welcher dem gemeinsamen Anschluß (P9) zwischen den Kondensatoren (C,, C₆) zugeführt ist.