DE2845100A1 - Speicherschaltung - Google Patents

Description

SPEICHERSCHALTiJNG

Beschreibung

Die Erfindung betrifft eine Speicherschaltung, insbesondere eine integrierte Speicherschaltung mit Bitleitungen, Speicherzellen und Leseverstärkerschaltungen.

Bekanntlich wird eine integrierte Speicherschaltung zusammen mit Leseverstärkerschaltungen verwendet. Ein Beispiel bekannter integrierter Speicherschaltungen mit Leseverstärkerschaltungen wird nachfolgend anhand der beiliegenden Fig. 1 erläutert. Die bekannte integrierte Speicherschaltung gemäß Fig. 1 ist in der US-PS 4 061 999 beschrieben.

Speicherzellen m1, m2, .... mn und eine Hilfszelle d¹ sind mit einer Bitleitung BL1 verbunden. Speicherzellen m'1, m'2, ... m'n und eine Hilfszelle d sind mit einer anderen Bitleitung BL2 verbunden. Die Speicherzelle m1 umfaßt einen Speicherkondensator C1 und einen Feldeffekttransistor Q-m1 (FET Q-m1). Der FET Q-m1 wird über eine Wortleitung W1 gesteuert.

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Die Hilfszelle d umfaßt einen Hilfskondensator C , einen

sa

dazu parallel geschalteten FET Q-d1 und einen in Reihe geschalteten FET Q-d2. Der in Reihe geschaltete FET Q-d2 wird über eine Hilfswortleitung DWA gesteuert. Die Kapazität des Hilfskondensators C ist etwa halb so groß wie die Kapazität des Speicherkondensators C1.

Jede der Bitleitungen BL1 und BL2 ist an eine Leseverstärkerschaltung SA-1 angeschlossen. Die Leseverstärkerschaltung SA-1 umfaßt ein Paar Verbindungs- FET's Q₁ und Q„, über welche die Leseverstärkerschaltung SA-1 mit den Bitleitungen BL1 und BL2 verbunden ist. Der Hauptteil der Leseverstärkerschaltung SA-1 besteht aus einem Paar über Kreuz verbundener FET's Q, und Q₄.

Eine Speichergruppe Nr. 1 ist über FET¹S Q und Q mit einem Paar Busleitungen RL1 und RL2 verbunden. Die Busleitungen RL1 und RL2 sind an einen Differenzverstärker D.A. angeschlossen, der ein Ausgangssignal erzeugt, das als Ausgabe der gesamten Speicherschaltung der Fig. 1 verwendet wird.

Eine Steuerschaltung X1 zur Steuerung des Gatepotentials der Verbindungs-FET¹s Q₁ und Q„ ist an die Leseverstärkerschaltung SA-1 angeschlossen.

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Die Schaltung nach Fig. 1 arbeitet folgendermaßen. Im Anfangszustand sind die Potentiale der Bitleitung BL1, der Bitleitung BL2, des Punktes P1 und P2 gleich der Drainspeisespannung +E. Das Potential des Punktes P3 ist höher als die Spannung +E, so daß die FET's Q₁ und Q_ zum Leiten gebracht werden. Spannungen E-C1 und E-C1' werden in den Speicherkondensatoren C1 bzw. C1' gespeichert.

Im zuvor beschriebenen Anfangszustand wird das Auslesen von in der Speicherschaltung gespeicherter Information folgendermaßen bewirkt. Es sei angenommen, daß die Wortleitung W1 gewählt ist und auf hohen (im folgenden H abgekürzt) Wert gebracht ist. Gleichzeitig wird die Hilfszelle d gewählt und wird die Wortleitung DWA der Hilfszelle d auf H-Wert gebracht. Folglich werden die elektrischen Ladungen von BL1 und BL2 nach P5 bzw. P8 übertragen, so daß die Potentiale von BL1 und BL2 reduziert werden. Da das Potential E-C1 vor dem Auslesen auf Η-Wert lag, ist der Betrag der von BL1 nach P5 übertragenen elektrischen Ladung klein. Da andererseits das Potential am Punkt P8 auf Null lag, bevor die Hilfszelle d gewählt worden ist, ist der Betrag der von BL2 nach P8 übertragenen elektrischen Ladung relativ groß. Demgemäß wird das Potential von BL2 mehr reduziert als das Potential von BL1. Folglich wird zwischen BL1 und BL2 eine Potentialdifferenz gebildet. Die Potentiale von BL1 und BL2 werden über die FET's Q₁ und Q₂

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an die Punkte P1 und P2 übertragen. Demgemäß ist das Potential bei P1 höher als das Potential bei P2.

Danach wird das Potential JO₁ an einer Elektrode des Kondensators C_n, der in der Steuerschaltung X1 zur Steuerung der Verbindungs-FET's Q₁ und Q„ enthalten ist, auf H-Wert gebracht. Dann wird der FET Q in den EIN-Zustand gebracht,

da das Gatepotential des FET Q ausreichend höher als +E

wird_# und das Potential bei P3 verringert sich auf den Wert von +E. Demgemäß werden die Übertragungsleitwerte (Transkonduktanzen) der FET's Q₁ und Q~ verringert. Das Potential

φ_Λ an einer Elektrode des Kondensators C_n wird außerdem auf 1 0

das Gate eines in der Leseverstärkerschaltung enthaltenen FET Ql gegeben. Die Empfindlichkeit der Leseverstärkerschaltung SA-1 wird einleitend durch die Funktion des FET Qn mit einem kleinen Strom erhöht, bevor von der Leseverstärkerschaltung eine hochgradige Verstärkung eines Eingangssignals durchgeführt wird. Wenn der FET q' aufgrund des Anlegens des Potentials φ* an sein Gate in den EIN-Zustand übergeht, wird das Arbeiten der Leseverstärkerschaltung SA-1 langsam begonnen, die Potentiale an den Punkten P1 und P2 gehen zusammen herab, und die Potentialdifferenz zwischen P1 und P2 nimmt zu.

In diesem Moment wird das Potential 0» ^^es Gates von FET

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auf Η-Wert gebracht. Dann wird das Potential bei P4 rasch Null, und die aus FET's Q₃ und Q₄ bestehende Flipflop-Schaltung arbeitet dermaßen, daß die Potentialdifferenz zwischen P1 und P2 vergrößert wird.

In der Leseverstärker schaltung SA-1 sind FETIsQ₁ und Q„ vorgesehen. Die Notwendigkeit für die FET's Q₁ und Q„ kann man folgendermaßen erklären. In der Anfangsperiode des Arbeitens der Leseverstärkerschaltungen sind die Übergangsleitwerte der FET's Q₁ und Q_ klein, und die FET's Q₁ und Q„ verhindern einen Ladungsfluß von BL1 und BL2 zu den Punkten P1 und P2, so daß die Potentialdifferenz zwischen Pl und P2 rasch verstärkt wird,und demgemäß wird ein Abfall des Potentials von BL1, das auf Η-Wert gehalten werden soll, verhindert- Würden die FET 's Q₁ und Q_ entfernt und würden die Bitleitungen BL1 und BL2 direkt mit den Punkten P1 und P2 verbunden, müßte die Lastkapazität der Bitleitungen BL1 und BL2 direkt durch die FET's Q₃ und Q. entladen werden, wenn die Leseverstärkerschaltung in Betrieb gesetzt wird. Folglich wäre die Geschwindigkeit der Verstärkung der Potentialdifferenz zwischen P1 und P2 niedrig, so daß es eine lange Zeit dauern würde, bis das Potential bei P2, das auf niedrigen (im folgenden L abgekürzt) Wert gebracht werden soll, Erdpegel erreicht, und die Ladungen von BL1, die auf Η-Wert gebracht werden sollen, würden entladen. Somit würde das Potential von BL1 verringert und demgemäß würde keine vollständige Auffrischung der H-Werte

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der Speicherzellen bewirkt.

Es wird nun wieder zur Beschreibung der Vergrößerung der Potentialdifferenz zwischen P1 und P2 zurückgekehrt. In dem Fall, in welchem die Potentialdifferenz zwischen P1 und P2 klein ist, werden die beiden Potentiale bei P1 und P2 in großem Ausmaß reduziert, da beide FET's Q., und Q. in den EIN-Zustand kommen und die Übergangsleitwertdifferenz nicht sehr groß ist. Wenn die Potentiale bei P1 und P2 reduziert werden, wie es zuvor beschrieben worden ist, werden die Übergangsleitwerte der FET's Q₁ und Q₂ vergrößert, und die Abschaltfähigkeiten der FET's Q₁ und Q„ werden verringert. Folglich wird erreicht, daß die FET's Q₁ und Q„ EIN sind, so daß der Fluß der Ladungen von den Bitleitungen BLT und BL2 durch die FET's Q und Q eine weitere Vergrößerung der Potentialdifferenz zwischen P1 und P2 verhindert. Daraus folgt: selbst wenn die Leseverstärkerschaltung das ihr zugeführte Signal exakt feststellt und das Potential bei P2 Null gemacht wird, entsprechend der anfänglichen Potentialdifferenz, fällt das Potential bei P1 unvermeidlich unter einen erforderlichen Wert ab. Ein solcher Abfall des Potentials bei P1 macht es unmöglich, die Speicherzellen, aus denen die gespeicherte Information ausgelesen worden ist, aufzufrischen. Hinzu kommt, daß eine solche Schwierigkeit beim Auffrischen von Speicherzellen vorwiegend in demjenigen Fall auftritt, in welchem die Anfangspotentiale bei P1 und P2 auf-

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grund einer Verringerung der Spannung der Energiequelle abgesenkt sind. Demgemäß weist die bekannte Speicherschaltung gemäß Fig. 1 die erläuterten Nachteile auf.

Es ist Aufgabe der vorliegenden Erfindung, eine integrierte Speicherschaltung mit Speicherzellen, FET's und Leseverstärkerschaltungen verfügbar zu machen, bei der die Auffrischungen der Speicherzellen vollkommen erreicht werden.

Darüberhinaus soll eine integrierte Speicherschaltung mit Speicherzellen, FET's und Leseverstärkerschaltungen verfügbar gemacht werden, bei der die Spannungszustände an vorbestimmten Punkten dieser Speicherschaltung so gewählt sind, daß eine vollständige Auffrischung der Speicherzellen ermöglicht ist.

Die Lösung dieser Aufgabe ist im Anspruch 1 gekennzeichnet und in den Unteransprüchen vorteilhaft weitergebildet.

Im folgenden wird die Erfindung anhand von Ausführungsformen näher erläutert. In der Zeichnung zeigen:

Fig. 1 ein schematisches Schaltbild einer be

kannten Speicherschaltung mit einer Leseverstärkerschaltung;

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Fig. 2 ein schematisches Schaltbild einer

erfindungsgemäßen Ausführungsform einer Speicherschaltung;

Fig. 3 Signalformen zum Aufzeigen der Arbeits

charakteristiken der in Fig. 2 gezeigten Schaltung;und

Fig. 4 die Beziehung zwischen V und V in Ver

bindung mit von den Erfindern durchgeführten Experimenten.

Anhand der Fig. 2, 3 und 4 wird nun eine bevorzugte Ausführungsform der vorliegenden Erfindung beschrieben.

Die Speicher^schaltung der erfindungsgemäßen Ausführungsform ist in Fig. 2 dargestellt. Die Einheit Nr. 1 der Speicherschaltungen umfaßt ein Paar Bitleitungen BL1 und BL2, mehrere Speicherzellen m1, m2, ... mn, ein Paar Hilfszellen d¹, d, und eine Leseverstärkerschaltung SA-1, welche die Verbindungs-FET¹s Q₁ und Q» enthält, die zwischen den Bitleitungen BL1 , BL2 und den FET ¹S Q-., Q- angeordnet sind. Anders als in der Schaltung nach Fig. 1 ist in der Schaltung nach Fig. 2 ein Paar Kondensatoren C und C, vorgesehen. Eine Elektrode des Kondensators C ist mit dem Punkt P1 verbunden

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und eine Elektrode des Kondensators C ist mit dem Punkt P2

verbunden. Die anderen Elektroden der Kondensatoren C und

C, sind im Punkt P9 miteinander verbunden. Die Punkte P1 und P2 sind die Verbindungspunkte zwischen FET Q₁ und FET Q., bzw. zwischen FET Q₂ und FET Q-,. Dem Verbindungspunkt P9 der Kondensatoren C und C, kann ein Treibimpuls 0„ zugeführt werden, während ein Paar FET's Q₃ und Q, in Betrieb ist.

Die Arbeitsweise der Schaltung nach Fig. 2 wird nachfolgend anhand der in Fig. 3 gezeigten Signalformen erläutert.

Zur Zeit t {Fig. 3 (e)) ändert sich das Potential φ~ vom Η-Wert zum L-Wert, um einen Anfangszustand zu realisieren. Zu dieser Zeit sind alle Schaltungen betriebsbereit gemacht, die Bitleitungen BL1 und BL2 sind mit einer Spannung vorgeladen, die in der Nähe der Drainspeisespannung +E liegt, und die Spannung am Punkt P3 ist höher als +E, was die FET's Q₁ und Q₅ zum Leiten bereit macht.

Das Auslesen und das Auffrischen der Speicherzelle m1 kann folgendermaßen erklärt werden.

Es wird wieder angenommen, daß das gespeicherte Potential E-C1 auf Η-Wert liegt. Zur Zeit t₁ (Fig. 3 (a)) sind die Wortleitung W1 und die Hilfsleitung DWA durch eine (in Fig.

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nicht gezeigte) Dekodierschaltung gewählt, um auf H-Wert gebracht zu werden. Infolge dessen wird das Potential von BL1 etwas abgesenkt, das Potential von BL2 wird weiter erniedrigt (Fig. 3. (f) ) , und das Potential von P1 ist etwas höher als das von P2 (Fig. 3 (g)).

Zur Zeit t₂ (Fig. 3 (b)) wird das Potential φ. vom L-Wert zum Η-Wert geändert, Als Folge davon wird FET QJ in den EIN-Zustand gebracht, die Leseverstärkerschaltung SA-1 beginnt langsam zu arbeiten, die Potentiale bei P1 und P2 fallen zusammen und die Potentialdifferenz zwischen P1 und P2 wird vergrößert (Fig. 3 (g)).

Zur Zeit t₃, unmittelbar nach dem Zeitpunkt t„ (Fig. 3 (c)), ändert sich das Potential φ„ vom L-wert zum Η-Wert. Daher

werden gemäß den Aufladewirkungen der Kondensatoren C und

C, - die Potentiale an den Punkten P1 und P2 nicht nur an b'

einem Abfallen gehindert, sondern in die Höhe getrieben (Fig. 3 (g)). Folglich bleiben die Verbindungs- FET¹s Q. und Q„ AUS. Daher wird die Leseverstärkerschaltung an einer unrichtigen Arbeitsweise gehindert. Selbst wenn das Potential des Punktes P2 auf Null abfällt, wird das Potential des Punktes P1 daher näherungsweise auf +E gehalten, und es wird verhindert, daß das Potential der Bitleitung BL1 abfällt (Fig. 3 (f)). Demgemäß ist ein ausreichendes Auffrischen der Speicherzelle m1 erhältiich.

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Wenn das Potential des Punktes P2 Null wird, wird der FET Q₂ EIN geschaltet, so daß die Bitleitung B2 über FET Q₂ entladen und das Potential der Bitleitung BL2 auf Null gebracht wird.

Zur Zeit t. (Fig. 3 (d)) wird das Auswahlsignal 0₃~1 vom L-Wert zum Η-Wert geändert. Daher wird das auf den Bitleitungen BL1 und BL2 existierende Signal zu den Busleitungen RL1 und RL2 übertragen, die zu einem Differenzverstärker D.A. führen, der eine Ausleseausgabe erzeugt.

Zum Vergleich mit dem Stand der Technik sind die Änderungen der Potentiale von BL1 und BL2 und die Änderungen der Po-

tentiale von P1 und P2 in Fig. 3 (i) bzw. Fig. 3 (j) gezeigt. Man erkennt, daß mit den Signalformen der Fig. 3 (i) und (j) ein ausreichendes Auffrischen der Speicherzelle m1 unmöglich ist, da das Potential von BL1 stark verringert ist.

Als Modifikation der zuvor beschriebenen Ausführungsform können die FET's Q₁ und Q₂ entweder durch Auswahl des Wertes des Potentials am Punkt P3 oder durch Absenken des Potentials am Punkt P3 in den AUS-Zustand gebracht werden, wie es in Fig. 3 (b) durch eine unterbrochene Linie gezeigt ist, und zwar durch die Hilfe der Schaltung X-1. Bei dieser modifizierten Ausführungsform sind die Wirkungen der Kondensatoren C und

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C, hervorgehoben, so daß selbst in dem Fall, in welchem die Potentialdifferenz zwischen den Punkten P1 und P2 unmittelbar vor dem Arbeiten der Leseverstärkerschaltung klein ist, das Potential der Bitleitung BL1 an einem Abfallen gehindert und eine perfekte Auffrischung der Speicherzelle ml erreicht wird.

Die Arbeitsweise der genannten Schaltung X-1 ist folgendermaßen. Zu dem Zeitpunkt, zu welchem eine Operation der Leseverstärkerschaltung beendet ist, liegt eine der Bitleitungen BL1 und BL2 auf Η-Wert und die andere auf L-Wert, die Spannung am Punkt P3 ist +E und der FET Q ist EIN. Danach

nimmt das Potential φ~ den Η-Wert ein, um alle Schaltungen in den Anfangszustand zu bringen. Dann gelangt das Potential

φ_Λ in den L-Zustand, was den FET Q AUS schaltet und das ι a

Potential von P3 in einen schwebenden (floating) Zustand bringt, und die zuvor erwähnte L-Wertseite von BL1 und BL2 wird auf Η-Wert geschaltet. Diese Änderung vom L-Wert zum Η-Wert beeinfluß das Potential von P3, das sich in einem schwebenden Zustand befindet, in der Weise, daß es über +E angehoben wird. Folglich werden die FET's Q₁ und Q₂ in den EIN-Zustand gebracht, vorausgesetzt, daß die Streukapazität am Punkt P3 einen geeigneten Wert aufweist. Zu der Zeit, in welcher die Leseverstärkerschaltung arbeitet, wird das Potential φ« auf Η-Wert gehalten. Somit wird die Gatespannung des FET Q höher als +E, so daß der FET Q in den EIN-Zustand

el 3.

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gebracht und das Potential bei P 3 auf +E abgesenkt wird.

Wenn auch in den zuvor beschriebenen Ausführungsformen das dem Verbindungspunkt P9 der Kondensatoren C und C,

a ο

zugeführte Signal Φ₂ ist, ist es auch möglich, dem Punkt P1 anstelle des Signals 0_ das Signal ^₁ zuzuführen. In dem Fall, in welchem das Signal φ ₁ an den Punkt P9 angelegt wird, sind die oben erläuterten Wirkungen aufgrund des Vorhandenseins der Kondensatoren C und C. etwas verringert. Dies

cL .D

deshalb, weil die Potentiale bei P1 und P2 gemäß den Aufladungs- oder Bootstrap-Wirkungen von C und C, eher an-

a .D

steigen als das Potential bei P3 auf +E abfällt, und zwar aufgrund der durch die Schaltung X-I verursachten Verzöge-

rung,und daher sickern die Ladungen an den Punkten P1 und P2 über die FET¹S Q. und Q„ zu den Bitleitungen BL1 und BL2 ab. Dieses Absickern von Ladungen ist jedoch nicht schwerwiegend. Dies deswegen, weil die Menge der von den Punkten P1 und P2 zu den Bitleitungen BL1 und BL2 abfließenden Ladungen relativ klein ist, und zwar aufgrund der niedrigen Übergangsleitwerte der FET's Q₁ und Q_, unter der Bedingung, daß die Bitleitungen BL1 und BL2 beide auf Η-Wert liegen, selbst wenn das Potential des Punktes P3 auf Η-Wert liegt.

Eines der Ergebnisse von Experimenten bezüglich der Speicherschaltung nach Fig. 2, die von den Erfindern der vorliegen-

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den Erfindung durchgeführt worden sind, wird nun anhand der Fig. 4 erläutert. In Fig. 4 stellt die Abszisse die Spannung V, einer Speicherzelle dar, bevor ein Auslesen dieser Speicherzelle bewirkt wird, während die Ordinate die aufgefrischte Spannung V der Speicherzelle darstellt, nachdem das Auslesen und das Auffrischen dieser Speicherzelle durchgeführt sind. Die Kurve K.. erhält man durch die Schaltung nach Fig. 1, während man die Kurve K„ durch die Schaltung nach Fig. 2 erhält. Auf der Abszisse ist die Bezugsspannung, welche eine Grenze zwischen dem L-Wert und dem Η-Wert festlegt, als V _f angegeben. In dem Fall, in welchem V dicht bei V ,. gewählt ist, wie V₁, ist

C Γ6Ϊ C I

das entsprechende V in K₁, das als Ic₁ angegeben ist, beträcht-

lieh niedriger als der maximale V -Wert von K₁, während das entsprechende V in L, das als k„ angegeben ist, gegenüber dem maximalen V -Wert von K- geringfügig reduziert ist. Die Ergebnisse dieses Experiments ergaben, daß die aufgefrischte Spannung k₁ auf der Kurve K₁ nicht ausreicht, um das nächste Auslesen derselben Speicherzelle sicherzustellen; während im Gegensatz dazu die aufgefrischte Spannung k„ auf der Kurve K₂ ausreicht, um ein zufriedenstellendes nächstes Auslesen derselben Speicherzelle sicherzustellen.

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Claims (6)

1. BLUMBACH · WESER . SERGEN · KRAMER

   PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN

   Patentconsult Radeckestraße 43 8000 München 60 Telefon (089) 833603/883604 Telex 05-212313 Telegramme Patentconsult Patenlconsult Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 562943/561998 Telex 04-186237 Telegramme Patentconsult

   Fujitsu Limited 77/8764

   Kamikodanaka, Nakahara-ku,
   Kawasaki, Japan

   PATENTANSPRÜCHE

   .ι Speicherschaltung mit einem Paar Bitleitungen, mit mehreren mit den Bitleitungen verbundenen Speicherzellen, mit einer Leseverstärkerschaltung, die ein Paar über Kreuz gekoppelte Transistoren aufweist, und mit zwischen die Bitleitungen und die Leseverstarkerschaltung geschalteten Verbindungstransistoren, die im Betrieb sind, wenn die Leseverstärkerschaltungen arbeiten,

   dadurch gekennzeichnet, daß ein Paar Kondensatoren (Ca, Cb) vorgesehen ist, die je mit einem Anschluß an einen der Verbindungspunkte (P1, P2) zwischen den Verbindung stransistoren (Q„, Q₂) und den über Kreuz gekoppelten Transistoren (Q.,, Q.) angeschlossen sind und

   München: R. Kramer Dipl.-Ing. · W. Weser Dipt.-Phys. Dr. rar. nat. . P. Hirsch Dipl.-Ing. · H.P. Brehm Oipl.-Chem. Dr. ph.I. nat. Wiesbaden: P. G. Slumbach Dipl.-ing. · P. Bergen Dipl.-Ing. Dr. jur. · G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.

   ORIGINAL

   _ 2

   deren andere Anschlüsse zur Bildung eines gemeinsamen Anschlusses (P9) miteinander verbunden sind, und daß am gemeinsamen Anschluß (P9) ein Treibimpuls anliegt, während die Leseverstärkerschaltung (SA-1) arbeitet.
2. 2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Bitleitungen (BL1, BL2) einer Voraufladung aussetzbar sind, um deren Spannungen näherungsweise auf eine Drainspeisespannung zu bringen.
3. 3. Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Spannungen der Gateelektroden der Verbindungstransistoren (Q₁, Q„) höher als die Voraufladungsspannung der Bitleitungen (BL1, BL2) gehalten sind.
4. 4. Speicherschaltung nach Anspruch 2, dadurch gekennzeichnet, daß eine Steuerschaltung (X-1) vorgesehen ist zur Absenkung der Spannung der Gateelektroden der Verbindungstransistoren (Q₁, Q₂) auf eine Spannung, die dicht bei der Voraufladespannung der Bitleitungen (BL1, BL2) liegt, während die Leseverstärkerschal-

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   tung (SA-1) arbeitet.
5. 5. Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß das Impulssignal, das einem Anschluß eines Kondensators (C ) zugeführt wird, der mit dem Gate eines in der Steuerschaltung (X-1J enthaltenen Transistors (Q ) verbunden ist, dem gemeinsamen

   ei

   Anschluß (P9) zwischen den Kondensatoren (C , C, ) zuge-

   cl JD

   führt ist,
6. 6. Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Leseverstärkerschaltung eine Gruppe parallel geschalteter Transistoren (Q₁-/ Qn ) aufweist, daß das Gate eines dieser Transistoren (Q' ) mit der Quelle des Impulssignals (φ..), das einem Anschluß eines Kondensators (C ) zugeführt wird, der an das Gate eines in der Steuerschaltung (X-1) enthaltenen Transistors (Q ) angeschlossen ist, verbunden ist und daß das Gate des anderen (Qj-) der Transistoren mit der Quelle desjenigen Treibimpulses (φ~) verbunden ist, welcher dem gemeinsamen Anschluß (P9) zwischen den Kondensatoren (C , C, )

   el 3D

   zugeführt ist.

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