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Schaltungsanordnung zum Erzeugen von phasendifferenzmodu-
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lierten Datensignalen Die Erfindung bezieht sich auf eine Schaltungsanordnung
zum Erzeugen von phasendifferenzmodulierten Datensignalen, die einen Codierer enthält,
der von einer Datenquelle abgegebenen Eingangssignalen die Phasenlagen darstellende,
in zwei orthogonale Kanäle aufgeteilte Codesignale zuordnet, die unter Verwendung
eines Festwertspeichers zu vorgegebenen Abtastzeitpunkten Summen von Produkten aus
den Codesignalen und die zeitlich begrenzte Impulsantwort eines Sendefilters darstellenden
Stützwerte bildet und die mit Momentanwerten von orthogonalen Trägersignalen multiplizierte
Summen als Datensignale abgibt.
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Aus einer Veröffentlichung "Microprocessor Implementation of High-Speed
Data Modems" IEEE Transactions on Communications, Vol. Com-25, No. 2, Februar 1977,
Seiten 238 bis 250 ist es bekannt, Modems für eine Übertragung von Daten mit einer
Übertragungsgeschwindigkeit von größer als 1200 bit/s unter Verwendung von bipolaren
Mikroprozessoren aufzubauen.
Im Datensender des Modems erfüllt der
Mikroprozessor die Aufgabe eines Codierers, der entsprechend einer Phasendifferenzmodulation
zwei Komponenten eines Vektors an zwei orthogonale Kanäle abgibt, eines Sendefilters
und eines Modulators in jedem Kanal und eines Addierers für die- an den Ausgängen
der Modulatoren abgegebenen Signale.
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Für die Realisierung des Sendefilters mit Hilfe des Mikroprozessors
werden bei dem bekannten Modem Stützwerte der Impulsantwort des Sendefilters in
einem Festwertspeicher gespeichert. Die Impulsantwort ist zeitlich begrenzt und
erstreckt sich über mehrere Periodendauern der am Ausgang des Codierers abgegebenen
Codesignale. Die Stützwerte müssen daher bei der Erzeugung der Ausgangs signale
des Sendefilters mit jeweils einer entsprechenden Anzahl von Codesignalen multipliziert
werden. Es ist auch denkbar, anstelle der Stützwerte der Impulsantwort die Produkte
aus den Komponenten der Codesignale und den Stützwerten als Koeffizienten abzuspeichern.
In jedem Fall ist eine Vielzahl von Befehlen des Mikroprozessors erforderlich, um
in Abhängigkeit von den Codesignalen entsprechend der Übertragungsfunktion des Sendefilters
die Ausgangssignale zu erzeugen.
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Falls in dem Festwertspeicher die Stützwerte gespeichert sind, müssen
diese zwischen zwei Abtastzeitpunkten zunächst mit den Codesignalen multipliziert
und anschließend summiert werden.
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Aus einer weiteren Veröffentlichung "Digital Generation of Linearly
Modulated Data Waveforms", IEEE Transactions on Communications, Vol. Com-23, o.
11, November 1975, Seiten 1259 bis 1270 ist ein digitales Filter beschrieben, bei
dem die Codesignale in einem Zirkulationsregister gespeichert sind, dessen Ausgang
mit den ersten Eingängen eines Multiplizierers verbunden sind, an dessen zweiten
Eingängen ein Speicher mit den Stützwerten angeschlossen ist. Dem Ausgang des Multiplizierers
ist ein Akkumulator
nachgeschaltet, der die mit Hilfe des Multiplizierers
berechneten Produkte summiert.
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Bei einer hohen Übertragungsgeschwindigkeit steht die für die Multiplikation
und die anschließende Summation erforderliche Zeitdauer nicht zur Verfügung, so
daß eine Erzeugung der phasendifferenzmodulierten Datensignale unter Verwendung
eines Rechenwerkes nicht mehr ohne weiteres möglich ist.
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Es ist bereits bekannt, phasendifferenzmodulierte Datensignale unter
Verwendung von Bauelementen der Analogtechnik aufzubauen. Diese Schaltungsanordnungen
haben jedoch den Nachteil, daß die Bauelemente von Umgebungsbedingungen, wie beispielsweise
der Temperatur und von Herstellungstoleranzen abhängig sind und daß sie sich nicht
ohne weiteres auf andere Übertragungsgeschwindigkeiten umstellen lassen.
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Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung
zum Erzeugen von phasendifferenzmodulierten Datensignalen anzugeben, die weitgehend
digital arbeitet und bei der zur Realisierung des Sendefilters keine Multiplikationen
und Akkumulationen, d.h. Additionen mit anschließender Speicherung erforderlich
sind.
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Erfindungsgemäß wird die Aufgabe bei der Schaltungsanordnung der eingangs
genannten Art dadurch gelöst, daß ein Schieberegister vorgesehen ist, das jeweils
eine der Dauer der Impuls antwort zugeordnete Anzahl von aufeinanderfolgenden Codesignalen
speichert, daß dem Schieberegister ein Multiplexer nachgeschaltet ist, der abwechselnd
die Codesignale der beiden Kanäle zu ersten Adresseneingängen des Festwertspeichers
durchschaltet, daß ein Adressenzähler vorgesehen ist, der durch einen Abtasttakt
fortgeschaltet wird und dessen Ausgänge mit den zweiten Adresseneingängen
des
Festwertspeichers verbunden sind, daß der Festwertspeicher zu durch den Inhalt des
Adressenzählers festgelegten Zeitpunkten Teil summen der Produkte aus den Stützwerten
und den Codesignalen gleichzeitig ausgibt und daß eine Addierstufe vorgesehen ist,
die die mit den Momentanwerten der orthogonalen Trägersignale multiplizierten Teilsummen
summiert und die Datensignale abgibt.
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Die Schaltungsanordnung gemäß der Erfindung hat den Vorteil, daß sie
einen geringen Aufwand erfordert, da weder eine Multiplikation noch eine Akkumulation
erforderlich ist. Sie ermöglicht eine hohe Ubertragungsgeschwindigkeit, da keine
aufwendigen Rechenvorgänge durchzuführen sind.
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Die Schaltungsanordnung arbeitet mit großer Genauigkeit, da durch
die Speicherung der Teilsummen anstelle der Stützwerte oder der Produkte sich die
Rundungsfehler der Stützwerte bzw. der Produkte nicht summieren. Außerdem erfordert
die Schaltungsanordnung wegen der Aufteilung der Summe in mehrere Teilsummen einen
geringen Speicherbedarf.
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Es wäre denkbar, anstelle der möglichen Teilsummen auch die möglichen
Gesamtsummen zu speichern, doch würde dies gegenwärtig einen großen Aufwand an Speicherbausteinen
bedeuten. Die Schaltungsanordnung ist großtenteils aus digitalen Bausteinen aufgebaut
und sie ist daher weitgehend unabhängig von Bauelementetoleranzen und Umwelteinflüssen.
Außerdem ist sie auf einfache Weise auf andere Übertragungs frequenzen umschaltbar.
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Die Schaltungsanordnung ist für hohe Obertragungsgeschwindigkeiten,
insbesondere dann in vorteilhafter Weise einsetzbar, wenn die Addierstufe Digital-Analog-Wandler
enthält, denen die Teilsummen zugeführt werden und eine analog arbeitende Summierstufe
enthält, die mit den Ausgängen der Digital-Analog-Wandler verbunden ist und die
die Datensignale abgibt.
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Falls die Ubertragungsgeschwindigkeit es zuläßt, ist es vorteilhaft,
wenn die Addierstufe aus einer digital arbeitenden Volladdierer gebildet wird, desser
Eingängen die Teilsummen zugeführt werden und der an seinem Ausgang über einen Digital-Analog-Wandler
die Datensignale abgibt.
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Die Modulation der gefilterten Signale mit zwei orthogonalen Trägern,
von denen nur die Hauptwette und die Nulldurchgänge berücksichtigt werden, wird
auf besonders einfache Weise erreicht, wenn im Verbindungsweg zwischen der Festwertspeicher
und der Addierstufe ein Zwischenspeicher vorgesehen ist, in dem in Abhängigkeit
von der Polarität der Trägersignale die Teilsummen invertiert oder nichtinvertiert
gespeichert werden. Durch den Zwischenspeicher werden auch Laufzeittoleranzen des
Festwertspeichers ausgeglichen.
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Ein besonders günstiger Verlauf des Sendespektrums innerhalb des Sprachbands
wird erreicht, wenn die gefilterten und modulierten Signale den Digital-Analog-Wandlern
nicht in Form einer Treppenkurve, sondern in Form von einzelnen Impulsen zugeführt
werden. Hierzu ist es sünstio, wenn einem Rücksetzeingang des Zwischenspeichers
der Abtasttakt zugeführt wird. Dieser Abtasttakt setzt nach jedem Abtastzeitpunkt
das Schieberegister zurück, so daß den Digital-Analog-Wandlern nur während jeweils
einer kurzen Dauer binäre Datenworte zugeführt werden.
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Die Adressierung des Festwertspeichers wird besonders einfach, wenn
bei einer vektoriellen Darstellung der Phasendifferenzen der sich ergebende Phasenstern
derart gedreht ist, daß die Vektoren immer durch zwei orthogonale Komponenten dargestellt
werden. Bei einer achtstufigen Phasendifferenzmodulation wird er um 22,50 gedreht.
Eine aünstige Codierung der Phasen wird erreicht, wenn die Codesignale
die
Phasenlagen durch drei Binärzeichen codieren, wobei ein Binärzeichen das Vorzeichen
der dem ersten Kanal zugeordneten horizontalen Komponente, ein Binärzeichen das
Vorzeichen der dem zweiten Kanal zugeordneten vertikalen Komponente und ein Binär
zeichen den Betrag der horizontalen bzw. vertikalen Komponente angibt.
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Falls kein geeigneter Festwertspeicher zur Verfügung steht, der die
geforderte Speicherkapazität aufweist und der gleichzeitig zwei Teilsummen abgibt,
ist es vorteilhaft, wenn der Festwertspeicher aus mehreren Speichereinheiten gebildet
wird, aus denen die jeweiligen Teilsummen gleichzeitig ausgelesen werden.
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Im folgenden wird ein Ausführungsbeispiel der Schaltungsanordnung
gemäß der Erfindung anhand von Zeichnungen beschrieben.
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Es zeigen: Fig. 1 ein vektorielle Darstellung von Phasenlagen bei
einer achtstufige Phasendifferenzmodulation, Fig. 2 Zeitdiagramme an verschiedenen
Punkten der Schaltungsanordnung, Fig. 3 ein Schaltbild der Schaltungsanordnung.
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In Fig. 1 sind die möglichen Endpunkte von Vektoren bei einer vektoriellen
Darstellung einer achtstufigen Phasendifferenzmodulation dargestellt. Die Endpunkte
sind gegenüber einer üblichen Darstellung um einen Phasenwinkel von 0 22,5° entgegen
dem Uhrzeigersinn verdreht, so daß keiner der Endpunkte auf der Abszissenachse oder
der Ordinatenachse zu liegen kommt. Es wird angenommen, daß von einem Vektor Vn
ausgegangen wird, der einer Phasenlage von 67,50 entspricht.Der Vektor Vn hat eine
kleine positive Komponente pn in Abszissenrichtung und eine große positive Komponente
qn in Ordinatenrichtung. Bei der Codierung der zu
übertragenden
Binärwerte werden diese bei einer achtstufigen Phasendifferenzmodulation jeweils
zu Tribits zusammengefaßt. Unter der Annahme, daß auf den Vektor Vn ein Vektor V(n+1)
folgt, bei dem das Tribit einem Winkel W von 135 entspricht, hat dieser Vektor V(n+1)
eine große negative Komponente p(n+1) in Abszissenrichtung und eine kleine negative
Komponente q(n+1) in Ordinatenrichtung.
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In Abhängigkeit von den weiteren Tribits können die folgenden Vektoren
die dargestellten Endpunkte einnehmen.
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Die Vektoren bilden dann einen Phasenstern.
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Durch die Drehung des Phasensterns um 22,50 wird eine besonders einfache
Codierung der Vektoren und damit der Phasenlagen erreicht. Immer wenn der Vektor
eine kleine horizontale Komponente hat, hat er eine große vertikale Komponente.
Ebenso hat er immer dann, wenn er eine große horizontale Komponente hat, immer eine
kleine vertikale Komponente. Die horizontale Komponente entspricht dabei jeweils
dem Cosinus und die vertikale Komponente dem Sinus des Winkels zwischen dem Vektor
und dem positiven Ast der Abszissenachse. Die Phasenlagen können daher durch Codesignale
S, C und s dargestellt werden. Das Codesignal S gibt das Vorzeichen der dem Sinus
zugeordneten vertikalen Ror..-ponente an, während das Codesignal C das Vorzeichen
der dem Cosinus zugeordneten horizontalen Komponente angibt.
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Beispielsweise wird dem positiven Vorzeichen der Binärwert 0 und dem
negativen Vorzeichen der Binärwert 1 zugeordnet.
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Da die Beträge der Komponenten in den beiden Kanälen immer unterschiedlich
sind, genügt zur Codierung der Beträge das Binärzeichen B, wobei beispielsweise
der Binärwert B=O einer kurzen Komponente und der invertierte Binärwert B=1 einer
langen Komponente zugeordnet ist.
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Bei dem in Fig. 2 dargestellten Zeitdiagramm sind in Abszissenrichtung
die Zeit t und in Ordinatenrichtung die Momentanwerte von Signalen an verschiedenen
Punkten der
Schaltungsanordnung dargestellt. Weiterhin sind Koeffizienten
K1, K5 und K6 dargestellt, die Produkten aus Komponenten p der Vektoren und der
Impulsantwort Hn eines in der Schaltungsanordnung vorgesehenen Sendefilters zugeordnet
sind.
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Es wird angenommen, daß sich die Impulsantwort Hn über sechs Periodendauern
T der die Komponenten p und q darstellenden Codesignale C, S und B erstreckt. Weiterhin
wird angenommen, daß während jeder Periodendauer T neun Stützwerte H der Impulsantwort
Hn vorhanden sind. Da sich die Impulsantwort Hn über sechs Periodendauern T erstreckt,
müssen zur Ermittlung der Ausgangssignale des Sendefilters die Anteile von sechs
Impulsantworten Hn berücksichtigt werden. Da die Werte der Impulsantworten Hn nur
zu den Abtastzeitpunkten vorliegen, werden auch die Ausgangssignale nur zu diesen
Abtastzeitpunkten ermittelt. Die Ausgangssignale erhält man nach der Gleichung:
wobei N die Anzahl der Periodendauern angibt, über die sich die Impulsantwort erstreckt,
Di die Komponenten P oder q des entsprechenden Vektors angibt, H den Stützwert der
Impulsantwort angibt und M die Anzahl der Abtastungen pro Periodendauer T angibt.
Zur Ermittlung jedes Abtastwerts An müssen für den angenommenen Fall N=6 Produkte
aus Datenwerten und Stützwerten gebildet und anschließend diese Produkte summiert
werden. Die Abtastwerte Al bis A9 ergeben sich damit entsprechend der folgenden
Tabelle: A1 = D1.H45+D2.H36+D3.H27+D4.H18+D5.H9+D6.HO A2 = D1.H46+D2.H37+D3.H28+D4.H19+D5.C10+D6.H1
t i A9 = D1.H53+D2.H44+D3.H35+D4.H26+D5.H17+D6.H8
Entsprechend
der Tabelle erfolgt beispielsweise die Ermittlung des Ausgangssignals des Sendefilters
zum Zeitpunkt t3 entsprechend der Gleichung: A2 = D1.HC46+D2.H37+D3.H28+D4.H19+D5.H10+D6.H1
Bei der Darstellung in Fig. 2 wurden aus Gründen der über sichtlichkeit nur die
Komponenten p und nicht die Komponenten q dargestellt. Außerdem wurden die Komponenten
p uncodiert dargestellt. Die Komponenten p5 und p6 entsprechen den Komponenten pn
bzw. pn+1 in Fig. 1. Zur Ermittlung des Ausgangssignals des Sendefilters zwischen
den Zeitpunkten t2 und t4 werden die den Komponenten p1 bis p6 zugeordneten Impulsantworten
berücksichtigt. Durch die Koeffizienten K1, K5 und K6 werden die mit den Komponenten
pl, p5 und p6 multiplizierten Stützwerte H der Impulsantwort Hn dargestellt. Die
Impuls antwort Hn wird aus einer Hauptschwingung, die sich über zwei Periodendauern
T erstreckt und jeweils zwei Vor- und zwei Nachschwingern gebildet. Sie entspricht
einer sinx Funktion und ist auf x die sechs Periodendauern T begrenzt.
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Die Ausgangssignale des Sendefilters werden mit zwei orthogonalen
Trägersignalen TR1 und TR2 multipliziert. Die Folgefrequenz der Trägersignale TR1
und TR2 ist derart auf die durch Abtastsignale AT festgelegte Abstände der Abtastwerte
abgestimmt, daß zu den Abtastzeitpunkten nur die Hauptwerte und die Nulldurchgänge
der Trägersignale TR1 und TR2 benutzt werden. Dabei ergibt sich von selbst, daß
immer dann, wenn eines der Trägersignale TR1 und TR2 den Hauptwert annimmt, das
jeweils andere Trägersignal TR2 bzw.
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TR1 einen Nulldurchgang aufweist. Die Modulation der Ausgangssignale
des Sendefilters mit den Trägersignalen TR1 und TR2 kann damit zeitlich nacheinander
durch dieselbe Anordnung erfolgen. Auch ist kein Addierer für eine Addition der
modulierten Signale erforderlich, da jeweils immer
eines der Trägersignale
TR1 und TR2 den Wert 0 hat.
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Weitere Einzelheiten des Zeitdiagramms werden zusammen mit dem in
Fig. 3 dargestellten Schaltbild beschrieben.
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Bei der in Fig. 3 dargestellten Schaltungsanordnung gibt eine Datenquelle
DQ die zu übertragenden Daten darstellende Signale DS1 mit einer Folgefrequenz von
beispielsweise 4800 bit/s an einen Codierer CD ab. Dieser faßt, gesteuert durch
Taktimpulse TAl, jeweils drei Binärzeichen der Signale DS1 zu einem Tribit zusammen
und ordnet diesem Tribit jeweils eine vorgegebene Phasendifferenz zu, die der Drehung
des Vektors in Fig. 1 entspricht. Der Codierer CD gibt Codesignale S, B und C ab,
die die Lage der Vektoren beschreiben. Die Codesignale S geben das Vorzeichen der
Komponente q an, die Codesignale C geben das Vorzeichen der Komponenten p an, während
die Codesignale B den Betrag der Komponente q angeben. Die invertierten Codesignale
B geben dann den Betrag der Komponenten p an.
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Die Schaltungsanordnung enthält ein aus drei Registern R1 bis R3 gebildetes
Schieberegister, das, gesteuert durch Taktimpulse TA2 mit einer Folgefrequenz von
1600 Hz die Codesignale S, B und C in die Register R1 bis R3 einspeichert. Jedes
der Register enthält sechs Stufen, da zur Ermittlung der Ausgangssignale des Sendefilters
jeweils sechs den Impulsantworten der verschiedenen Komponenten zugeordnete Koeffizienten
berücksichtigt werden müssen.
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Die Ausgänge des Schieberegisters sind derart mit den Dateneingängen
eines Multiplexers M verbunden, daß dieser immer wechselweise die Signale S oder
C und B oder 3 zu seinen Ausgängen durchschaltet. Gesteuert wird der Multiplexer
M durch Taktimpulse MT mit einer Folgefrequenz von 3,6 kHz. Mit dieser Folgefrequenz
werden am Ausgang des Multiplexers M abwechselnd die den beiden orthogonalen
Komponenten
p und q zugeordneten Werte zu ersten Ãdresseneingängen eines aus zwei Speichern
SP1 und SP2 gebildeten Festwertspeichers durchgeschaltet. An zweiten Adresseneingängen
liegen Signale Z an, die von einem durch den Abtasttakt AT fortgeschalteten Abtastzähler
AZ abgegeben werden.
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In dem Speicher SP1 sind alle möglichen Teilsummen gespeichert, an
denen die Codesignale S1 bis S3, C1 bis C3 und B1 bis B3 bzw. B1 bis B3 beteiligt
sind. In entsprechender Weise sind in dem Speicher SP2 alle möglichen Teil summen
T2 gespeichert, an denen die Codesignale S4 bis S6, C4 bis C6, B4 bis 36 und B4
bis B6 beteiligt sind. Die Teilsummen T1 und T2 werden jeweils gleichzeitig abgegeben
und zwar zu den durch den Zählerstand des Adressenzählers AZ festgelegten Zeitpunkten.
Die Teilsummen T1 und T2 werden durch einen Übernahmetakt UB mit einer Folgefrequenz
von 7,2 kHz in einen Zwischenspeicher ZS eingespeichert.
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Anschließend werden die gespeicherten Teilsummen T11 bzw.
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T21 an eine Addierstufe abgegeben. Die Addierstufe besteht beispielsweise
aus einem digital arbeitenden Volladdierer, der die beiden in digitaler Form vorliegenden
Teilsummen T11 und T21 addiert und dem ein Digital-Analog-Wandler nachgeschaltet
ist, an dessen Ausgang die phasendifferenzmodulierten Datensignale DS abgegeben
werden. Die Addierstufe kann auch aus zwei Digital-Analog-Wandlern DA1 und DA2 und
einem nachgeschalteten, analog arbeitenden Summierer SU gebildet werden. Die Digital-Analog-Wandler
DA1 bzw. DA2 erzeugen den Teilsummen T11 bzw. T21 zugeordnete Analogsignale T12
bzw. T22 und der aus einem Operationsverstärker V und drei Widerständen R1 bis R3
gebildete Summierer addiert die Analogsignale T12 bzw. T22 und gibt an seinem Ausgang
die Datensignale DS ab.
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Wie bereits angegeben wurde, erfolgt die Modulation der Ausgangssignale
des Sendefilters durch abwechselnde Multi-
plikation mit den Hauptwerten
der Trägersignale TR1 und TR2. Zu diesem Zweck wird dem Zwischenspeicher ZS ein
Modulationssignal MD mit einer Folgefrequenz von 1800 Hz zugeführt, das immer dann
in den Zwischenspeicher ZS die Teilsummen T1 und T2 invertiert bzw. nichtinvertiert
einspeichert, wenn die Trägersignale TR1 und TR2 negatives bzw. positives Vorzeichen
haben. Der Zwischenspeicher ZS wird außerdem mit dem Abtasttakt AT mit der Folgefrequenz
von 14,4 kHz jeweils zurückgesetzt, damit die Signale T12 und T22 keinen treppenförmigen
Verlauf, sondern einen impulsförmigen Verlauf aufweisen und eine günstige Spektralverteilung
der Datensignale DS erreicht wird.
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Zum Zeitpunkt t2 in Fig. 2 sind alle Komponenten pl bis p6 und q1
bis q6 durch die Codesignale S, C und B im Schieberegister eingespeichert. Der Taktimpuls
MT hat den Binärwert 1 und der Multiplexer M schaltet die den Komponenten p zugeordneten
Werte zum Festwertspeicher durch. Der Abtastzähler AZ, der ständig von 0 bis 8 gezählt
wird, um die neun Abtastwerte des Datensignals DS zu erhalten, hat den Zählerstand
0. Aus dem Festwertspeicher werden die Teilsummen T1 und T2 ausgelesen, die unter
der durch die Signale Z und die vom Multiplexer M abgegebenen Signale angegebenen
Adresse gespeichert sind. Die Teilsumme T1 ist die Summe aus den Produkten p1.C45+p2.C36+p3.C27,
während die Teilsumme T2 gleich ist der Summe aus den Produkten p4.C18+p5.C9+p6.CO.
Die Produkte p1.H45, p5.H9 und p6.HO sind durch die Koeffizienten K1, K5 und K6
zum Zeitpunkt t2 dargestellt. Das Trägersignal TR1 hat zum Zeitpunkt t2 den Wert
0 und wird für die Modulation nicht berücksichtigt. Das Trägersignal T2 hat positives
Vorzeichen und das Modulationssignal MD hat daher den Binärwert 1.
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Die Teilsummen T1 und T2 werden damit nicht invertiert durch das Signal
UB in den Zeichenspeicher ZS eingespeichert. Mit der Rückflanke des Abtasttakts
AT wird der Zwischenspeicher ZS gelöscht, so daß an den Digital-Analog-
Wandlern
DA1 und DA2 impulsförmige Signale T12 bzw. T22 abgegeben werden.
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Zum Zeitpunkt t3 hat der Taktimpuls MT den Binärwert O und es werden
daher die den Komponenten q zugeordneten Codesignale C1 bis C6 und B1 bis 56 zum
Festwertspeicher durchgeschaltet. Der Abtastzähler AZ hat den Wert 2 und aus dem
Festwertspeicher werden die dem Datensignal DS zu diesem Zeitpunkt zugeordneten
Teilsummen T1 und T2 ausgelesen. Das Trägersignal TR2 hat zu diesem Zeitpunkt den
Wert 0, während das Trägersignal T1 negatives Vorzeichen hat. Das Modulationssignal
MD hat den Binärwert O und die Teilsummen T1 und T2 werden zur Modulation invertiert
in den Zwischenspeicher ZS eingespeichert. In ähnlicher Weise werden die Datensignale
DS zu den Abtastzeitpunkten 4, 6 und 8 ermittelt. Zu den Abtastzeitpunkten 1, 3,
5 und 7 werden die Datensignale DS erst während der nächstfolgenden Periodendauer
T ermittelt. Anschließend erfolgt wieder die Ermittlung der Datensignale DS zu den
geradzahligen Abtastzeitpunkten.
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Es ist auch möglich, im Festwertspeicher keine Teilsummen T1 und T2,
sondern alle möglichen Gesamtsummen zu speichern.
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Dies erfordert jedoch einen sehr großen Speicheraufwand.
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Durch die Speicherung von zwei oder mehr Teilsummen, die anschließend
ohne Akkumulation summiert werden, wird dieser Speicheraufwand erheblich reduziert.
Beispielsweise kann der Festwertspeicher dann aus den beiden Speichern SP1 und SP2
aufgebaut werden, die jeweils eine Speicherkapazität von 8 kBit aufweisen.
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8 Patentansprüche 3 Figuren