DE2830924C2

DE2830924C2 - Digitale Verarbeitungseinrichtung

Info

Publication number: DE2830924C2
Application number: DE2830924A
Authority: DE
Inventors: John Lewis Edwin Croydon Surrey Baldwin; Robert Arnold Colden Common Winchester Bellis; John Goodwin Spencer Winchester Hampshire Ive
Original assignee: Independent Broadcasting Authority, London
Priority date: 1977-07-14
Filing date: 1978-07-14
Publication date: 1987-02-26
Also published as: US4216460A; DE2830924A1; GB2001789A; JPS54158135A; AT369911B; NL7807503A; ATA512478A; CA1119303A; FR2397754B1; GB2001789B; FR2397754A1

Description

Die Erfindung betrifft eine digitale Verarbeitungseinrichtung mit einem Analog/Digital-Wandler zum Umwandeln eines Analogsignals in Digitalsignale in Form von aus mehreren Binärzeichen bestehenden Worten und mit einer mit dem Wandler verbundenen und von einer Steuereinrichtung gesteuerten Kodiereinrichtung zum Kodieren der Digitalsignale mittels Umformung in kodierte Digitalworte mit jeweils einer vorbestimmten Anzahl identischer Binärzeichen, bei der die Kodiereinrichtung einen Zuordner, in dem der Kode zum Kodieren der Digitalsignale gespeichert ist, und eine Gattereinrichtung zum Adressieren des Zuordners aufweist; und bei der die Gattereinrichtung mit dem Wandler verbundene Eingänge zum Empfangen der Digitalsignale, mit Eingängen des Zuordners verbundene Ausgänge und einen mit der Steuereinrichtung verbundenen Steuereingang besitzt.
Bei der Verarbeitung von digitalen Signalen, die aufeinanderfolgende, eng miteinander korrelierte Analogwerte darstellen, insbesondere von Fernseh- Videosignalen, können sich für aufeinanderfolgende Signale gleiche Kodewörter ergeben, was wegen der dann fehlenden Signalwechsel die Rückgewinnung von Synchronisiersignalen erschwert. Dieses Problem kann dadurch gemindert werden, indem die Kodewörter vor der Übertragung in einen geeigneten Kode übersetzt werden, in dem sich aufeinanderfolgende Kodewörter voneinander unterscheiden, und erst dann wieder in den ursprünglichen Kode zurückgewandelt werden, wenn kritische Teile einer Verarbeitungseinrichtung, z. B. eines Übertragungsweges oder einer Aufzeichnungseinrichtung, durchlaufen sind. Zu diesem Zwecke ist es erforderlich, den Ausgangskode des Analog/Digital-Wandlers in einen anderen Kode umzuwandeln, der sich besser für die Übertragung eignet; ein entsprechendes Verfahren ist bereits in der DE-OS 27 57 164 vorgeschlagen worden.
Aus der GB-PS 10 69 619 ist es bereits bekannt, bei der digitalen Informationsverarbeitung digitale Signale durch einen Zuordner unter Steuerung durch eine Steuervorrichtung in einen bestimmten Kode umzuwandeln, der eine vorgegebene Anzahl von Einsen usw. Nullen enthält. Der dort verwendete Zuordner ist jedoch zur Umsetzung von Mehrbit- Kodewörtern mit einer großen Anzahl von Bits verhältnismäßig aufwendig aufgebaut.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine digitale Verarbeitungseinrichtung der gattungsgemäßen Art vorzuschlagen, die mit einem Minimalaufwand an Zuordner-Kapazität auskommt.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der im Zuordner der Kodiereinrichtung gespeicherte Kodesatz derart symmetrisch aufgebaut ist, daß sich aus der ersten Hälfte der Kodewörter die zweite Hälfte durch Inversion ableiten läßt; daß aus den Binärzeichen der eingangs erzeugten Digitalsignale ein bestimmtes Zeichen ausgewählt und nur die restlichen Binärzeichen der Gattereinrichtung zugeführt werden und daß in Abhängigkeit vom Wert des ausgewählten Zeichens die Gattereinrichtung dafür sorgt, daß die restlichen Binärzeichen an den Eingängen der Gattereinrichtung diese entweder unverändert oder invertiert passieren; und daß der Zuordner lediglich Kodes für eine Hälfte der möglichen unterschiedlichen Digitalsignale vom Wandler enthält.
Durch diesen symmetrischen Aufbau des gewählten Kodes ergibt sich praktisch nur der halbe Aufwand an Zuordner-Kapazität.
Vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.
Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels unter Bezug auf die Zeichnungen beschrieben. Es zeigt
Fig. 1 ein Blockdiagramm einer Einrichtung zur Erzeugung kodierter Digitalsignale;
Fig. 2 ein Blockdiagramm einer Eingrichtung zur Dekodierung von digitalen Signalen;
Fig. 3a, b einen bevorzugten Kode;
Fig. 4a, b schematisch die Arbeitsweise der Einrichtung aus Fig. 1 und 2; und
Fig. 5 eine Einrichtung zur Feststellung von Fehlern oder vorbestimmten Digitalwörtern.
In der bevorzugten Ausführungsform der Erfindung werden niederfrequente und Gleichstromsignale durch Verwendung eines geeigneten Kodes wirksam beseitigt, der auf dem Grundsatz beruht, daß eine vorbestimmte Anzahl von identischen Symbolen vorhanden ist, die die gleiche für sämtliche oder im wesentlichen alle Wörter des Kodes ist.
Wie in der erwähnten Offenlegungsschrift wird das Eingangssignal abgetastet und jedes abgetastete Signal wird einem von 256 digitalen Pegeln zugeordnet, von denen jeder durch ein digitales Wort mit 8 Bits dargestellt wird. Das 8 Bit-Wort wird dann unter Verwendung eines speziell gewählten Kodes umgesetzt. In der vorliegenden Ausführungsform der Erfindung wurde der Kode so gewählt, daß die Pegel, die wahrscheinlich den abgetasteten Signalen des Eingangssignals zugeordnet werden, Kode-Wörtern mit mehr Pegelübergängen zugeordnet sind.
Für Fernsehsignale liegen die mit größerer Wahrscheinlichkeit erhaltenen Pegel in der Mitte des Pegelbereichs, und die mit weniger Wahrscheinlichkeit angetroffenen Pegel liegen an den Enden des Bereichs. Um eie geeignete Anzahl von Kode-Wörtern zu schaffen, hat es sich als notwendig erwiesen, ein Kode-Wort zu verwenden, das mehr Bits enthält als das einem Pegel zugeordnete digitale Wort. Wenn somit ein 8 Bit-Digitalwort für 256 Pegel verwendet wird, hat es sich als notwendig erwiesen, 10 Bit-Kode-Wörter zu verwenden. Dies ergibt 252 Kode-Wörter, von denen jedes fünf Einsen und fünf Nullen enthält. Durch Begrenzen der Anzahl von Einsen, die in jedem Kode-Wort auftreten können, kann jedes Wort auf Fehler geprüft werden.
Im einzelnen wird, wie man aus den Zeichnungen sieht, ein analoges Eingangssignal bei einer Frequenz abgetastet, die ein Vielfaches der Video-Träger-Frequenz (fsc) ist, z. B. das 2, 3 oder 4-fache fsc, und jede Abtastung bzw. jedes abgetastete Signal wird einem von 256 Pegeln und einer erzeugten aus 8 Bits aufgebauten binären Zahl zugeordnet, die den zugeordneten Pegel anzeigt. Das 8-Bit- Wort wird dann in ein 10-Bit-Kode-Wort umgesetzt, wobei die Einrichtung aus Fig. 1 benutzt wird. Man sieht, daß außer der Erzeugung eines 10-Bit-Kode-Wortes die Einrichtung nach Fig. 1 eine Parallel/Serien-Umsetzung ausführt.
Der benutzte Kode ist im einzelnen in Fig. 3 angegeben und die Zahlenmenge wird in einem Speicher gespeichert, der aus zwei programmierbaren 8-Bit-Lesespeichern 10 und 11 gebildet ist. Ein Merkmal des in Fig. 3 dargestellten Kodes besteht darin, daß die ersten 128 Zahlen (0-127) Spiegelbilder der zweiten 128 Zahlen sind, d. h. 127 ist das Spiegelbild oder das Komplement von 128 usw. bis 0 das Spiegelbild von 255 ist. Dies bedeutet, daß eine Vereinfachung der Vorrichtung ermöglicht wird. Ein weiteres Merkmal des Kodes besteht darin, daß definitionsgemäß fünf Einsen und fünf Nullen in jedem Wort enthalten sind. Daher kann man bei Kenntnis von neun Bits eines 10-Bit- Worts das zehnte Bit bestimmen. Ein Vorteil beider Merkmale dieses Kodes ist, daß trotz der Verwendung von 10-Bit- Kode-Wörtern nur 8 Bit-Lesespeicher verwendet zu werden brauchen.
Von dem durch Abtasten erzeugten 8-Bit-Wort wird das höchststellige Bit in einen Inverter 12 eingegeben und der Rest des Wortes wird auf Gatter in der Form von 7 parallelen Exklusiv-ODER-Gattern 13 gegeben. Das höchststellige Bit dient zur Bestimmung, ob das 8-Bit-Wort im Bereich von 0-127 oder 128-255 liegt. Wenn es eine 1 ist, liegt das 8-Bit-Wort im Bereich von 128 bis 255 und wenn es eine 0 ist, liegt das 8-Bit-Wort im Bereich von 0-127. Wenn das höchststellige Bit eine 1 ist, erzeugt der Inverter 12, der einen Eingang jedes der Exklusiv-ODER-Gatter 13 versorgt, eine 0 an seinem Aufgang, so daß die restlichen 7 Bits des 8-Bits-Worts unverändert bleiben. Wenn jedoch das höchststellige Bit eine 0 ist, werden die restlichen 7 Bits komplementiert. Der Effekt dieser Maßnahme ist deutlich aus den ersten zwei Spalten von Fig. 4 zu erkennen. Bei Verwendung dieses Verfahrens brauchen die Speicher 10 und 11 nur Kode-Wörter für eine Hälfte der Gesamtzahl der verwendeten Pegel. Somit sind 7-Bit-Eingangssignale für die Speicher ausreichend und erzeugen einen 8-Bit- Ausgang, zu dem das höchststellige Bit addiert wird. Das sich ergebende 9-Bit-Wort ist in der dritten Spalte in Fig. 4 eingetragen.
Das höchststellige Bit des 9-Bit-Wortes wird einem weiteren Inverter 15, und der Rest des Wortes wird 8-Exklusiv-ODER-Gattern 16 zugeleitet. Außerdem wird der Rest des 9-Bit-Wortes einem Paritäts-Generator 18 zugeführt, der feststellt, ob eine ungeradzahlige oder eine geradzahlige Anzahl von Einsen im Rest des Wortes vorhanden ist, und wenn eine geradzahlige Anzahl von Einsen vorhanden ist, erzeugt er eine 1, sonst eine 0. Der Ausgang aus dem Paritäts-Generator wird einem Eingang eines weiteren Exklusiv-ODER-Gatters 20 zugeleitet, dessen anderer Eingang das invertierte höchststellige Bit aufnimmt. Wenn somit das höchststellige Bit eine 1 ist, wird der Paritäts-Generator allein bestimmen, ob das zehnte Bit des Kode-Worts eine 1 oder eine 0 ist, während dann, wenn das höchststellige Bit eine 0 ist, das Exklusiv-ODER-Gatter 20 den Ausgang aus dem Paritäts-Generator invertiert, um das zehnte Bit des Kode-Worts zu bestimmen. Das sich ergebende 10-Bit-Kode-Wort setzt sich somit aus dem höchststelligen Bit des ursprünglichen Binär-Wortes, einem in den Speichern 10 und 11 gespeicherten 8-Bit-Wort und schließlich einem Paritäts-Bit oder seinem Komplement zusammen was von der Anzahl von Einsen abhängt, die bereits in dem Wort vorhanden sind. Dies wird dann in einem Parallel/ Serien-Umsetzer 17 umgesetzt und übertragen oder aufgezeichnet.
Fig. 2 zeigt eine Einrichtung zum Empfang oder zur Wiedergabe des Digital-Signals und arbeitet in umgekehrter Richtung zu dem in Fig. 1 dargestellten Kodierer. Die Arbeitsweise der Einrichtung aus Fig. 2 sollte anhand der vorstehend im Zusammenhang mit Fig. 1 gegebenen Beschreibung und der Erklärung der Fig. 4 deutlich sein. Die Teile aus Fig. 2, die in der gleichen oder in der direkt umgekehrten Weise wie bei der Einrichtung der Fig. 1 arbeiten, sind mit dem Zusatz a in ihrem Bezugszeichen versehen.
Ein Verfahren zur Fehlerfeststellung arbeitet mit einem Exklusiv-ODER-Gatter 21 gemäß Fig. 2, das als Eingänge ein Signal aus einem der Speicher und das niedrigststellige Bit des Eingangswortes aufnimmt. Wenn diese identisch sind, wird kein Ausgang erzeugt, wenn nicht, wenn also ein Fehler vorliegt, wird ein Ausgang erzeugt. Dies ist ein Verfahren der Fehlerfeststellung. Ein anderes Verfahren wird weiter unten im Zusammenhang mit Fig. 4 beschrieben.
Die in Fig. 5 dargestellte Einrichtung basiert auf dem Start-Wort-Detektor, der in der Offenlegungsschrift 27 57 166 beschrieben ist, und stellt sowohl das Start-Wort wie auch Fehler in den die Information führenden Wörtern fest. Als Startwort-Detektor sieht die Einrichtung auf ein spezielles 16-Bit-Wort und die Flip-Flops 50 und Gatter 52, 53 sind so angeordnet, daß dann, wenn ein Start- Wort festgestellt wird, die Eingänge für die beiden programmierbaren Lese-Speicher Abkürzung: PROM 55, 56 sämtlich Einsen sind. Die Ausgänge aus diesen beiden Speichern 55, 56 werden verknüpft und in einem Vergleicher 57 mit einem Referenzsignal verglichen, das die minimale Anzahl von Einsen feststellt, die für ein Start-Wort und dessen Bewertung als korrekt annehmbar sind. Im allgemeinen Betrieb ist die Einrichtung insoweit ähnlich zu der Einrichtung aus der letztgenannten Offenlegungsschrift, auf die zur Vermeidung von Wiederholungen Bezug genommen wird.
Als Fehler-Detektor sind nur 10 Flip-Flops erforderlich, da jedes Daten-Wort ein 10-Bit-Wort ist, so daß daher die letzten sechs Flip-Flops durch ein Signal an die NAND-Gatter 52 gesperrt werden. Die Fehler-Feststellung basiert auf der Tatsache, daß jeder Kode oder jedes Datenwort fünf Einsen und fünf Nullen enthält. Die Schaltung zählt danach die Zahl von Einsen in jedem Wort. Es ist notwendig, die Eingänge für die Speicher 55, 56 zu ändern, so daß sie auf jedes Daten-Wort ansprechen und nicht auf ein spezielles Wort wie vorher. Daher wird ein Signal einem Eingang der Exklusiv-ODER-Gatter 53 zugeführt. Die Speicher arbeiten jetzt als Zähler für die Anzahl von Einsen, die in jedem Wort auftreten und dies wird verglichen mit einer Referenz, welche in diesem Fall die Zahl 5 repräsentiert, so daß wenn fünf Einsen in dem Wort vorhanden sind, dieses korrekt ist, wenn ein Fehlersignal nicht erzeugt wird.
Gemäß vorstehender Beschreibung schafft der verwendete Kode nur 255 geeignete Wörter. In der vorliegenden Beschreibung werden die Eingänge 253 und 255 in der gleichen Weise behandelt wie 254 und Eingänge 0 und 2 werden in gleicher Weise behandelt wie Eingang 1 in den Speichern. Andere Pegel könnten eingeführt werden, falls es nötig ist, indem vier andere Wörter mit guten Takt-Komponenten und wenig Gleichstromverstimmung verwendet werden, z. B. sechs Einsen und vier Nullen oder umgekehrt. Weiter kann Pegelverschiebung bei Feststellung der Synchronisationsperiode benutzt werden, was die Bewegung des gesamten Bereiches von 252 geeigneten Wörtern nach oben oder unten zur Folge hat.
Durch die Verwendung des vorstehenden Kodes und einer Aufzeichnung bei 8867 M-Wörtern pro Sekunde werden Frequenzen unter 8 MHz gedämpft, wobei unterhalb 4433 MHz wenig Information vorliegt.

Claims

1. Digitale Verarbeitungseinrichtung
mit einem Analog/Digital-Wandler zum Umwandeln eines Analogsignals in Digitalsignale in Form von aus mehreren Binärzeichen bestehenden Worten und
mit einer mit dem Wandler verbundenen und von einer Steuereinrichtung gesteuerten Kodiereinrichtung zum Kodieren der Digitalsignale mittels Umformung in kodierte Digitalworte mit jeweils einer vorbestimmten Anzahl identischer Binärzeichen, bei der die Kodiereinrichtung einen Zuordner, in dem der Kode zum Kodieren der Digitalsignale gespeichert ist, und eine Gattereinrichtung zum Adressieren des Zuordners aufweist;
und bei der die Gattereinrichtung mit dem Wandler verbundene Eingänge zum Empfangen der Digitalsignale, mit Eingängen des Zuordners verbundene Ausgänge und einen mit der Steuereinrichtung verbundenen Steuereingang besitzt; dadurch gekennzeichnet,
daß der im Zuordner der Kodiereinrichtung gespeicherte Kodesatz derart symmetrisch aufgebaut ist, daß sich aus der ersten Hälfte der Kodewörter die zweite Hälfte durch Inversion ableiten läßt;
daß aus den Binärzeichen der eingangs erzeugten Digitalsignale ein bestimmtes Zeichen (MSB) ausgewählt und nur die restlichen Binärzeichen der Gattereinrichtung (13) zugeführt werden und daß in Abhängigkeit vom Wert des ausgewählten Zeichens (MSB) die Gattereinrichtung (13) dafür sorgt, daß die restlichen Binärzeichen an den Eingängen der Gattereinrichtung (13) diese entweder unverändert oder invertiert passieren; und
daß der Zuordner (PROM) lediglich Kodes für eine Hälfte der möglichen unterschiedlichen Digitalsignale vom Wandler enthält.

2. Verarbeitungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung (12) einen Inverter aufweist und daß die Gattereinrichtung (13) mehrere Exclusiv-Oder-Gatter enthält.

3. Verarbeitungseinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Speicher mindestens einen PROM-Speicher enthält.

4. Verarbeitungseinrichtung nach mindestens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Kodiereinrichtung ein kodiertes Digitalwort erzeugt, das mehr Zeichen besitzt als die Anzahl der Zeichen an der Gattereinrichtung.

5. Verarbeitungseinrichtung nach mindestens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß ein Paritätsgenerator (18) mit seinen Eingängen an die Ausgänge der Kodiereinrichtung angeschlossen ist und feststellt, ob eine ungeradzahlige oder eine geradzahlige Anzahl eines vorbestimmten Binärzeichens vorhanden ist und bei Feststellung einer geradzahligen Anzahl ein weiteres dieses Binärzeichens erzeugt.

6. Verarbeitungseinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß eine weitere Steuereinrichtung (15) auf das höchststellige Zeichen des Digitalsignals anspricht und eine weitere Gattereinrichtung (20) zwei Eingänge besitzt, von denen einer mit dem Ausgang der weiteren Steuereinrichtung und der andere mit dem Ausgang des Paritätsgenerators verbunden ist.

7. Verarbeitungseinrichtung nach mindestens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß eine Zuführeinrichtung die Digitalsignale der Kodiereinrichtung parallel zuführt und daß ein Wandler am Ausgang der Kodiereinrichtung eine Parallel/Serien-Wandlung durchführt.

8. Verarbeitungseinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß eine Aufzeichnungseinrichtung mit dem Wandler zum Aufzeichnen der seriellen Zeichen auf einen Aufzeichnungsträger verbunden ist.

9. Verarbeitungseinrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß eine Übertragungseinrichtung zum Übertragen der seriellen Zeichen an den Parallel/Serien-Wandler angeschlossen ist.

10. Verarbeitungseinrichtung nach mindestens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß eine Digital-Dekodiereinrichtung einen Serien/Parallel-Wandler zum Dekodieren der Digitalwörter mit einer vorbestimmten Anzahl identischer Binärzeichen in digitale Wörter aufweist, die mehrere unterschiedliche Analogpegel darstellen.

11. Verarbeitungseinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß eine Fehlererkennungseinrichtung Fehler in den kodierten, von der Dekodiereinrichtung aufgenommenen Wörtern feststellt.

12. Verarbeitungseinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Fehlererkennungseinrichtung eine Zählschaltung aufweist, die die Anzahl identischer Binärzeichen in einem kodierten Wort ermittelt.

13. Verarbeitungseinrichtung nach mindestens einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das ausgewählte Zeichen das höchststellige Zeichen ist.

4. Verarbeitungseinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß der Speicher Kodes zum Kodieren aller Digitalsignale außer den höchststelligen Zeichen speichert, und daß die Gattereinrichtung die Digitalsignale außer dem höchststelligen Zeichen eines jeden Wortes empfängt.