DE2740565B1

DE2740565B1 - Schreib-Lese-Ansteueranordnung fuer einen Bipolarhalbleiterspeicher

Info

Publication number: DE2740565B1
Application number: DE2740565A
Authority: DE
Inventors: Hans Dipl-Ing Glock; Herbert Dipl-Phys Mayer
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1977-09-08
Filing date: 1977-09-08
Publication date: 1978-10-19
Also published as: DE2740565C2; GB2004154A; JPS6129066B2; GB2004154B; FR2402919A1; US4204276A; FR2402919B1; JPS5450243A

Description

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Die Erfindung betrifft eine Schreib-Lese-Ansteueranordnung für einen matrixförmig angeordneten Bipolar Halbleiterspeicher aus einer über einen Schreib- und Dateneingang ansteuerbaren, zwei Informationsausgänge und einen mit Betriebszustandssignalen belegten Zustandsausgang aufweisenden Vorstufe und einer dieser Vorstufe nachgeschalteten, einen Leseverstärker mit den Bitleitungen der einzelnen Speicherzellen und den Ausgängen der Vorstufe verknüpfenden Zwischen- und Endstufe.

Zum Auslesen von Informationen aus einem Bipolar-Speicherbaustein wird die adressierte Speicherzelle über Bitleitungen so angesteuert, daß auf der Seite des leitenden Zellentransistors der Strom in der Leseleitung zum Leseverstärker gegen Null geht, während der Strom auf der Seite des gesperrten Zellentransistors einem durch eine Stromquelle eingeprägten Strom entspricht. Die unterschiedlichen Ströme in den Leseleitungen werden im Leseverstärker in eine Differenzspannung umgesetzt und in mindestens einer Differenzverstärkerstufe auf den erforderlichen Ausgangshub verstärkt.

Die eigentliche Schreibe-Lese-Ansteueranordnung besteht dabei aus einer über einen Schreib- und Dateneingang ansteuerbaren Vorstufe, an die sich eine Zwischen- und Endstufe anschließen. Durch geeignete Verknüpfungen und Pegelumsetzungen in der Vor-, Zwischen- und Endstufe werden die verschiedenen Bitleitungspotentiale erzeugt. Dabei dient die Zwischenstufe zur Pegelumsetzung und die Endstufe zur endgültigen Verknüpfung. Eine derartige Schreib-Lese-Steuerung, die gemeinsam mit den Speicherzellen auf einem Chip integriert ist, soll nun so aufgebaut sein, daß die Zahl der Steuertransistoren und damit die Zahl der erforderlichen Kontakte sowie die Zahl der notwendigen Signalleitungen möglichst gering ist

Aufgabe der Erfindung ist es, für einen Bipolar-Speicherbaustein eine Schreib-Lese-Steueranordnung mit einer möglichst geringen Anzahl von Schalttransistoren und Signalleitungen bereitzustellen. Außerdem soll die Schaltungsanordnung eine möglichst geringe Verlustleistung aufweisen.

Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß als Zwischenstufe eine die Ausgänge der Vorstufe auf eine erste und zweite Signalleitung der Endstufe aufschaltende Schaltungsanordnung vorgesehen ist und daß jeder Bitleitung der Speichermatrix höchstens ein über die Signalleitungen ansteuerbarer, die Bitleitungen mit den Eingängen des Leseverstärkers verknüpfender Schalttransistor zugeordnet ist

Durch die Erfindung ist es in vorteilhafter Weise möglich, die Zahl der Transistoren und damit die Zahl der erforderlichen Kontakte gering zu halten. Durch die Reduzierung der Signalleitungen auf 2 über die gesamte Breite der Speichermatrix geführte Leitungen ergibt sich im Zusammenhang mit der verringerten Transistoranzahl ein deutlicher Gewinn an Chipfläche. Außerdem wird die Verlustleistung insbesondere im Bereich der Zwischenstufe wesentlich reduziert

Da in der erfindungsgemäßen Schaltungsanordnung der eine Transistor pro Bitleitung stets, also auch beim Schreiben, Strom führt kann beim Schreiben das in die ausgewählte Zelle zu speichernde Binärsignal gelesen werden. Eine derartige Schreib-Lese-Simultanoperation gestattet z. B. das Kontrollesen beim Schreiben.

Eine Ausführungsform der Erfindung ist in der Zeichnung dargestellt und wird im folgenden beispielsweise näher beschrieben. Die Figur zeigt ein Prinzipschaltbild eines bipolaren Speicherbausteins mit integrierter Schreib-Lese-Steuerung.

Bei der in der Figur dargestellten Schaltungsanordnung eines Schreib-Lese-Speicherbausteins in Bipolartechnik werden zur Auswahl einer Speicherzelle SZ, z. B. der Speicherzelle SZ-X, Schalttransistoren 2 Ober eine Bitauswahlschaltung 3 leitend gesteuert Gleichzeitig erfolgt über die Wortauswahlsteuerung 4 in Verbindung mit einem Schalttransistor 5 mit zugehörigem Widerstand 6 eine Wortansteuerung dadurch, daß eine obere Wortleitung 7 auf etwa -03 Volt geschaltet wird, womit sich an einer unteren Wortleitung 8 ein Potential von etwa —1,7 Volt einstellt

Durch diese Ansteuerprozedur ist nunmehr eine einzelne Speicherzelle, in diesem Fall die Speicherzelle SZ-X, adressiert Die Speicherzelle selbst besteht dabei aus zwei miteinander verschalteten npn-Transistoren mit Doppelemittern 9, die in bekannter Weise Ober Dioden 10 und Widerstände U miteinander verknüpft sind. Zum Auslesen einer in einer derartigen Speicherzelle SZ enthaltenen Information wird die Speicherzelle SZ über eine Schreib-Lese-Steuerung (mit einem Schreibeingang 12 und einem Dateneingang 13) angesteuert Diese Schreib-Lese-Steuerung besteht im wesentlichen aus drei Stufen, einer Vorstufe V, einer Zwischenstufe Z und einer Endstufe E Diese erfindungsgemäße Schreib-Lese-Steuerungsanordnung wird

ORIGINAL INSPECTED

im weiteren an Hand der einzelnen Betriebszustände »Lesen« und »Schreiben« beschrieben:

Im Betriebszustand »Lesen« wird über eine hier nicht dargestellte bekannte Schaltungsanordnung der Schreibeingang 12 auf ein Potential entsprechend logisch »1« gesetzt Damit schaltet der Transistor 14 zwei nachfolgend als Schwellwertschalter angeordnete Differenzverstärker aus den Transistoren 15,16 und 17 bzw. 18 und 19 mit der Referenzspannungsquelle UR. Über die mit der Bezugspotentialquelle 21 verknüpften Widerstände 20 stellt sich an einem ersten Informationsausgang 22 und an einem zweiten Informationsausgang 23 der Pegel von —1,0 Volt und an einem Zustandsausgang 24 der Pegel von 0,6 Volt ein. Damit schließen die Transistoren 25 und 26 und ein weiterer Transistor 27 mit zwei Emittern öffnet sich. Über eine erste und zweite Signalleitung 28 und 29 werden damit mit den Bitleitungen 30 und 31 verknüpfte Schalttransistoren 32 und 33 angesteuert Diese Schalttransistoren 32 und 33 verknüpfen die Bitleitungen 30 und 31 mit einem als Differenzverstärker ausgeführten Leseverstärker 34. An den Bitleitungen stellt sich ein Potential von - 2,1 Volt ein. Der Emitter des leitenden Transistors der ausgewählten Speicherzelle 5Z-1, der zur unteren Wortleitung 8 führt wird damit gesperrt, so daß der gesamte Zellenstrom /Z in die zugehörige Bitleitung 30 fließt Da der Strom in den Bitleitungen 30 und 31 über Stromquellen 35 eingespeist ist und damit unverändert bleibt reduziert sich der über den Transistor 32 fließende Lesestrom JL um den Zellenstrom IZ. Der Leseverstärker 34 setzt die unterschiedlichen Ströme in den Leseleitungen 37 und 38 in eine Differenzspannung um, die dann einer eigentlichen Differenzverstärkerstufe zugeführt wird.

Analog zu dem vorher beschriebenen Betriebszustand »Lesen« liegt beim Betriebszustand »Schreiben« der Schreibeingang 12 auf einem dem logischen Zustand »0« entsprechenden Potential. Soll z.B. eine »1« geschrieben werden, so liegt der Dateneingang 13 auf dem einer »1« entsprechenden Potential, womit über den Transistor 36 der Transistor 15 öffnet. Über die Schreib-Lese-Steuerung werden damit die Potentiale an den Bitleitungen 30 und 31 gegenphasig um etwa 0,4 Volt verändert Dadurch liegt beim Schreiben einer »1« die Bitleitung 30 auf ca. -1,7 Volt und die Bitleitung 31 auf ca.-2,5VoIt.

Die erfindungsgemäße Schaltungsanordnung benötigt gegenüber dem Stand der Technik eine wesentlich geringere Anzahl von Schalttransistoren, und damit sinkt auch die Zahl der ebenfalls Chipfläche beanspruchenden Kontakte. Die Zahl der sich über die gesamte Breite der Speichermatrix erstreckenden Signal- und Leseleitungen reduziert sich auf 4 Leitungen 28, 29, 37 und 38. Diese Reduktion auf vier Leitungen führt zu einem weiteren Gewinn an Chipfläche.

Bei bekannten Schreib-Lese-Steuerungen mit zwei Transistoren pro Bitleitung werden während des Schreibens die Lesetransistoren durch die zugehörigen Schreibtransistoren abgeschaltet so daß keine Leseströme mehr fließen. Beim Übergang vom Schreiben zum Lesen kann durch Schaltzeitunterschiede in der Vor- und Zwischenstufe der eine Lesetransistor bereits wieder leitend, der andere noch gesperrt sein. Das so im Leseverstärker entstehende Störsignal verlängert die Schreiberholzeit. Ein derartiger Effekt kann bei der erfindungsgemäßen Schreib-Lese-Steueranordnung prinzipiell nicht auftreten. Da außerdem beim Anmeldungsgegenstand die Transistoren 32 und 33 stets, also auch beim Schreiben, Strom führen, kann auch beim Schreiben das in die ausgewählte Zelle zu speichernde Binärsignal gelesen werden. Durch eine derartige Schreib-Lese-Simultanoperation wird ein Kontrollesen beim Schreiben ermöglicht

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schreib-Lese-Ansteueranordnung für einen matrixförmig angeordneten Bipolar-Halbleiterspeieher aus einer über einen Schreib- und Dateneingang ansteuerbaren, zwei Informationsausgänge und einen mit Betriebszustandssignalen belegten Zustandsausgang aufweisenden Vorstufe und einer dieser Vorstufe nachgeschalteten, einen Lesever- ι ο stärker mit den Bitleitungen der einzelnen Speicherzellen und den Ausgängen der Vorstufe verknüpfenden Zwischen-und Endstufe, dadurch gekennzeichnet, daß als Zwischenstufe (Z) eine die Ausgänge (22,23,24) der Vorstufe (V) auf eine erste (28) und zweite (29) Signalleitung der Endstufe (E) aufschaltende Schaltungsanordnung (25, 26, 27) vorgesehen ist und daß jeder Bitleitung (30,31) der Speichermatrix höchstens ein über die Signalleitungen (28, 29) ansteuerbarer, die Bitleitungen (30, 31) mit den Eingängen des Leseverstärkers (34) verknüpfender Schalttransistor (32, 33) zugeordnet ist

2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch einen über den Zustandsausgang (24) der Vorstufe (V) ansteuerbaren ersten Schalttransistor (27) mit zwei Ausgängen, dessen erster Ausgang mit dem Ausgang eines durch den ersten Informationsausgang (22) der Vorstufe (V) ansteuerbaren zweiten Schalttransistors (26) und dessen zweiter Ausgang mit dem Ausgang eines durch den zweiten Informationsausgang (23) ansteuerbaren dritten Schalttransistors (25) verbunden ist.

3. Anordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß für zwei benachbarte Bitleitungen (31,39) der Speichermatrix ein Doppelemittertransistor (33) vorgesehen ist.