DE2726014A1

DE2726014A1 - Dynamisches speicherelement

Info

Publication number: DE2726014A1
Application number: DE19772726014
Authority: DE
Inventors: Karl Dipl Ing Knauer; Guenther Dipl Ing Meusburger; Jenoe Dipl Phys Tihanyi
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1977-06-08
Filing date: 1977-06-08
Publication date: 1978-12-21
Also published as: GB1598748A; JPS544540A; US4242603A; FR2394143A1

Description

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SIEMENS AKTIENGESELLSCHAFT Unser Zeichen

Berlin und München VPA 77 P 7 0 6 1 BRD

Dynamisches Speicherelement

Die Erfindung bezieht sich auf ein dynamisches Speicherelement nach dem Oberbegriff des Patentanspruches 1.

Dynamische Speicherelemente sind in verschiedenen Ausführungsformen bekannt. Beispielsweise sind in der Veröffentlichung

von K.U. Stein, H. Friedrich, "A mil single transistor memory cell in n-Silicon-Gate-Technology", IEEE Journal of Solid-State Circuits, Vol. SC-8, No. 5, Oct. 1973, Seiten 319 bis 223 Ein-Transistor-Speicherelemente beschrieben. 10

Die Aufgabe der vorliegenden Erfindung besteht darin, ein dynamisches Speicherelement mit minimalen Abmessungen anzugeben.

Diese Aufgabe wird durch ein wie eingangs bereits genanntes Speicherelement gelöst, das durch die in dem kennzeichnenden Teil des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.

Weitere Einzelheiten zur Erfindung gehen aus der Beschreibung und den Figuren hervor.

Die Fig. 1 zeigt in schematischer Darstellung einen Querschnitt durch ein erfindungsgemäßes Speicherelement. 25

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Die Fig. 2 bis 4 zeigen mögliche Arten der Beeinflussung des neutralen Gebietes eines erfindungsgemäßen Speicherelementes.

Die Fig. 5 bis 6 zeigen das Einfließen von Ladung aus dem Substrat in das neutrale Gebiet des Speicherelementes.

Die Fig. 7 und 8 zeigen den Stromfluß zwischen den beiden n⁺-dotierten Bereichen des Speicherelementes.

Die Fig. 9 zeigt die Aufsicht auf eine Speichermatrix, die aus erfindungsgemäßen Speicherelementen aufgebaut ist.

Die Fig. 10 zeigt einen Querschnitt durch die Anordnung nach der Fig. 9.

In der Fig. 1 ist das Halbleitersubstrat, in dem das erfindungsgemäße Speicherelement aufgebaut ist, mit 1 bezeichnet. Vorzugsweise besteht das Halbleitersubstrat 1 aus einem p-dotierten Siliziummaterial. Das Substrat 1 ist mit einem Anschluß 11 versehen, der vorzugsweise an Massepotential anliegt. In der aus der Figur ersichtlichen Weise sind in dem Substrat 1 an der Oberfläche zwei entgegengesetzt zu dem Substrat 1 dotierte Bereiche 21 und 22 angeordnet. Diese sind vorzugsweise n⁺-dotiert. Diese Bereiche 21 und 22 sind durch den Abstand 23 voneinander getrennt. Der durch den Abstand zwischen den n⁺-dotierten Bereichen 21 und 22 bestimmte Bereich ist an der Halüsiteroberfläche des Substrates 1 vorzugsweise p⁺-dotiert. Auf der Halbleiteroberfläche und auf den diffundierten Bereichen 21 und 22 ist eine elektrisch isolierende Schicht 3, die vorzugsweise aus SiOp besteht, aufgebracht. Auf diese elektrisch isolierende Schicht 3 ist eine Leiterbahn 4, die vorzugsweise aus Aluminium besteht, aufgebracht. Die Leiterbahn 4 ist mit dem elektrischen Anschluß versehen. Das Gebiet 21 ist mit dem Anschluß 211 und das Gebiet 22 mit dem Anschluß 221 versehen. Während sich die Bereiche 21 und 22 kanalförmig senkrecht zur Zeichenebene erstrecken, verläuft die Leiterbahn 4 senkrecht zu den Bereichen.

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Zu der Erfindung führten die folgenden Überlegungen. Legt man an die beiden n⁺-diffundierten Bereiche 21 und 22 gegenüber dem Substrat ein entsprechend großes Potential an, so entsteht eine Verarmungszone 24, die sich nur im Substrat 1, nicht aber in der hochdotierten Schicht zwischen den Bereichen 21 und 22 überschneidet. Durch eine entsprechende Spannung an dem Anschluß 41 der Leiterbahn 4 kann auch noch an der Halbleiteroberfläche im Bereich der hochdotierten Schicht zwischen den n⁺-dotierten Bereichen 21 und 22 eine Verarmungsrandschicht erzeugt werden, so daß sich ein geschlossener neutraler Bereich 25 ergibt. Dabei soll das Potential der n⁺-dotierten Bereiche 21 und 22 stets größer sein als das Potential an der Leiterbahn 4, damit keine Inversionsschicht vorhanden ist. Beispielsweise beträgt das Potential an den Anschlüssen 211 und 221 der n⁺-dotierten Bereiche 10 V und an dem Anschluß 41 der Leiterbahn 4 5 V. Beim Betrieb ist es erforderlich, daß der neutrale Bereich 25 unter der Leiterbahn 4 seitlich durch geeignete Maßnahmen, beispielsweise durch Elektroden oder durch entsprechend dotierte Gebiete vom Halbleitersubstrat abgetrennt ist. Die Größe, das Potential und die Ladungsmenge des neutralen Bereiches 25 können durch die im folgenden ausgeführten verschiedenen Maßnahmen beeinflußt werden:

Maßnahme 1

Bei der Erhöhung des Potentials eines der n⁺-diffundierten Gebiete wird, wie dies in der Fig. 2 dargestellt ist, der neutrale Bereich 25 verkleinert. Es fließt überschüssige Ladung aus dem neutralen Bereich 25 in das Halbleitersubstrat ab (Pfeil 261). In der Anordnung der Fig. 2 beträgt beispielsweise das Potential an der Elektrode 211 des n⁺-dotierten Bereiches 21 20 V, an der Elektrode 221 des n⁺-dotierten Bereiches 22 10 V und an der Elektrode 41 der Leiterbahn 5 V. Durch die Erhöhung des Potentials an der Elektrode 211 von 10 V auf 20 V werden die positiven Ladungsträger des neu-

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tralen Bereiches 25 (Fig. 1) zwischen den η -dotierten Bereichen 21 und 22 von dem Gebiet 21 weggedrückt und teilweiss in das Substrat 1 abgegeben. Es ergibt sich der Potentialverlauf 241 und der neutrale Bereich 251.

Maßnahme 2

Wie aus der Fig. 3 hervorgeht, wird der neutrale Bereich 25 (Fig. 1) bei einer Erhöhung der Gatespannung ebenfalls verringert. Es fließt überschüssige Ladung in das Substrat 1 ab (Pfeil 261). Beispielsweise liegen an den n⁺-dotierten Bereichen 21 und 22 jeweils ein Potential von 10 V an. Gegenüber der Anordnung nach der Fig. 2 ist aber das Potential an dem Anschluß 41 der Leitung 4 auf 10 V erhöht worden. Es ergibt sich in diesem Fall der neutrale Bereich 252 und der Potentialverlauf 242.

Maßnahme 3

Wie aus der Fig. 4 hervorgeht, ergibt eine Kombination der Maßnahmen 1 und 2 eine weitere Verringerung des neutralen Bereiches 25 (Fig. 1). In der Anordnung nach der Fig. 4liegt beispielsweise an dem Bereich 21 ein Potential von 20 V, an dem Bereich 22 ein Potential von 10 V und an der Elektrode ein Potential von 10 V an. In diesem Fall ergibt sich der neutrale Bereich 253 und der Potentialverlauf 243. Die Ladungsträger werden, wie durch den Pfeil 261 angedeutet, an das Substrat abgegeben.

Maßnahme 4

Wird aus'dem neutralen Bereich Ladung 25 (Fig. 1) entfernt, und wird anschließend die entsprechende Maßnahme, die zur Entfernung der Ladung führte, rückgängig gemacht, so entsteht in dem neutralen Bereich 251 bis 253 eine Senke. In der Fig. 5, die diesen Potentialverlauf 271 zeigt, ist dies dargestellt.

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Für den Betrieb eines Speicherelementes ist es nun notwendig, daß der Aufbau des Elementes so gewählt wird, daß nach der Anwendung einer einzelnen der oben angegebenen Maßnahmen noch eine Potentialschwelle zum neutralen Substratbereich hin besteht. In der Fig. 5 ist diese Schwelle dargestellt und mit 28 bezeichnet. Diese Schwelle 28 soll jedoch durch Verringerung der Spannung an der Leiterbahn 4 abgebaut werden können, so daß Ladung aus dem Substrat in die Senke einfließen kann. Beispielsweise wird, wie aus der Fig. 6 ersichtlich ist, das Potential an der Leiterbahn 4 auf 1 V abgesenkt. Dies hat zur Folge, daß sich der Potentialverlauf 244 ergibt und daß positive Ladungen aus dem Substrat in den neutralen Bereich 254 fließen.

Maßnahme 5

Wird anschließend das Oberflächenpotential des MOS-Kondensators soweit angehoben, daß es über den eines der η -dotierten Bereichen 21 bzw. 22 liegt, so kann zwischen diesen beiden Bereichen ein Strom fließen. Dabei ist das Oberflächenpotential 273, 274 zusätzlich zur Elektrodenspannung auch von der Ladung in dem neutralen Bereich abhängig. Bei dem Betrieb nach der Fig. 7 befindet sich viel Ladung in dem neutralen Bereich 255. Es ergibt sich der PotentiaTverlauf 273. Zwischen den beiden η dotierten Bereichen 21 und 22 ist ein Stromfluß möglich (Pfeil 274). Bei dem Betrieb nach der Fig. 3 befindet sich wenig Ladung in dem neutralen Bereich 256. Es ergibt sich der Potentialverlauf 275. Zwischen den Bereichen 21 und 22 kann kein Strom fließen.

Im folgenden wird der Aufbau einer Matrix mit erfindungsgemäßen Speicherelementen beschrieben. Die Fig. 9 zeigt eine Aufsicht auf diese Matrix. Die Fig. 10 zeigt den in der Fig. 9 angedeuteten Schnitt durch die Matrix. Einzelheiten der Fig. 9 und 10, die bereits im Zusammenhang mit der Fig. 1 beschrieben wurden, tragen die entsprechenden Bezugszeichen. Wie aus der Fig. 9 ersichtlich ist, besteht die Matrix aus in dem p-do-

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tierten Substrat 1 angeordneten kanalförmigen n⁺-Dotierungen

21 und 22. Jeweils an den Dotierungen 21, die im folgenden als Masseleitungen bezeichnet werden, soll immer ein festes Potential, vorzugsweise Masse, anliegen. Die η -Dotierungen 22 stellen die Bitleitungen der Matrix dar. Die Leiterbahnen 4 stellen die Wortleitungen dar. In der Fig. 9 ist eine Wortleitung 4 unterbrochen dargestellt. Auf diese Weise wird die unter ihr'liegende, zwischen den Bereichen 21 und 22 liegende p⁺-Dotierung 23 sichtbar. Durch die Masseleitungen werden die einzelnen Elemente in der x-Richtung voneinander getrennt. In der y-Richtung erfolgt die Trennung der ρ -dotierten Bereiche zwischen den n⁺-dotierten Bereichen durch die lediglich p-dotierten Substratbereiche über denen keine Leiterbahn 4 liegt. Wie aus den Fig. 9 und 10 ersichtlich ist, sind die Speicherelemente 9 symmetrisch aufgebaut. Die Bitleitungen

22 liegen jeweils in der Mitte der einzelnen Speicherelemente 9.

Bei einer Design-Regel von 5 /Um ergibt sich für ein Element ein Flächenbedarf von 200 .um .

Im folgenden soll die Funktionsweise der oben beschriebenen Matrix beschrieben werden. Als Ausgangszustand liegen beispielsweise an den Masseleitungen konstant 10 V, an den Bitleitungen 8 V und an den Wortleitungen 5 V an. Die Substratvorspannung beträgt 0 V.

Zum Einlesen wird in einer Zeile zuerst dafür gesorgt, daß in Jedem Element ausreichend viel Ladung vorhanden ist. Dies geschieht dadurch, daß das Potential der Wortleitung 4 auf 0 V abgesenkt wird, wie dies in der Maßnahme 4 beschrieben und in der Fig. 6 dargestellt ist. Um nun in diese Zeile eine "1"- oder eine "©"-Information einschreiben zu können, wird die Spannung an der Bitleitung 22, an der das Element angeordnet ist, in das eine "0" eingeschrieben werden soll, von 8 V auf 18 V erhöht. Dies entspricht der Maßnahme !.Daraus resultiert,

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daß in allen Elementen, die mit dieser Bitleitung verbunden sind, der neutrale Bereich verringert wird. Es ist dabei darauf zu achten, daß in den p-Gebieten zwischen den Speicherelementen kein Strom fließen kann. An der entsprechenden Wortleitung 4 wird nun die Spannung von O V auf 10 V erhöht, was der Maßnahme 2 entspricht. Der neutrale Bereich aller Elemente der Zeile wird dadurch verringert. Der neutrale Bereich von den Elementen, an deren Bitleitung 18 V anliegt, wird in doppelter Weiseteeinflußt. Es werden nun alle Zeilen eingeschrieben, wobei die neutralen Bereiche der Elemente, in die eine "0" eingeschrieben werden soll, gleichzeitig von der Bitleitung 22 undder Wortleitung 4, die anderen nur von der Wortleitung 4 beeinflußt werden. Entsprechend der verschiedenen Beeinflussungen weisen die Elemente der Information "1" und die Elemente der Information "0" verschieden viel Ladung auf. Diese Information kann nun entsprechend der Maßnahme 5 ausgelesen werden. Durch Anhebung der Spannung an einer Wortleitung 4, mit der das auszulesende Element verbunden ist, wird das Oberflächenpotential der Elemente der auszublasenden Zelle so eingestellt, daß es unter dem der Elemente mit der Information "1", aber über dem der Elemente mit der Information "0" liegt. Somit kann bei den Elementen mit der Information "0" ein Strom zwischen der Bitleitung 22 und der Masseleitung 21 fließen. Durch den symmetrischen Aufbau der Elemente kann der Strom von der Bitleitung nach beiden Richtungen fließen, wodurch sich die Stromstärke erhöht. Dieser Strom wird dann als Information "0" gewertet, wohingegen bei der Information "1" kein Strom fließt.

7 Patentansprüche
10 Figuren

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Leersrite

Claims

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Patentansprüche

\J\J Dynamisches Speicherelement, bei dem auf einem Substrat aus Halbleitermaterial eine elektrisch isolierende Schicht aufgebracht ist, bei dem auf der elektrisch isolierenden Schicht eine Leiterbahn angeordnet ist, die einen Anschluß aufweist, und bei dem an der Oberfläche des Substrates entgegengesetzt zum Substrat dotierte Bereiche vorgesehen sind, wobei die Bereiche einen Abstand zueinander aufweisen, dadurch ge kennzeichnet , daß das Substrat (1) in dem durch den Abstand (23) bestimmten Gebiet des Substrates (1) zwischen den Bereichen (21, 22) und daß die Leiterbahn (4) oberhalb des durch den Abstand (23) bestimmten Bereiches verläuft.

1a. Speicherelement nach Anspruchi, dadurch g e k e η η zeichnet , daß ein weiterer Bereich (22) in einem Abstand von dem Bereich (21) vorgesehen ist und daß zwischen dem Bereich (21) und dem weiteren Bereich (22) das Substrat höher mit Dotierstoffen des gleichen Typs wie die in dem Substrat enthaltenen Dotierstoffe dotiert ist.
2. Speicherelement nach Anspruch 1, dadurch g e k e η η zeichnet , daß das Substrat (1) aus Silizium besteht.
3. Speicherelement nach Anspruch 1 oder 2, dadurch ge kennzeichnet , daß die elektrisch isolierende Schicht aus SiO₂ besteht.
4. Speicherelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß die Leiterbahn (4) aus Aluminium besteht.
5. Speicherelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeic hnet , daß das Substrat (1) p- (n-) dotiert, die Bereiche (21, 22) n⁺-(p⁺-) dotiert und das durch

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den Abstand (23) zwischen den Bereichen bestimmte Gebiet ρ -(n⁺-) dotiert ist.
6. Speicherelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , daß zum Aufbau einer Matrix mehrere Elemente zeilen- und spaltenförmig angeordnet sind, daß die Bereiche (21, 22) kanalförmig ausgebildet sind, daß ein Element jeweils zwei kanalförmige Bereiche (21) und einen kanalförmigen Bereich (22) aufweist, wobei der Bereich (22) die Bitleitung des Elementes darstellt und symmetrisch zwischen den Bereichen (21) angeordnet ist und daß die beiderseits einer Bitleitung angeordneten kanalförmigen Bereiche (21) jeweils zwei Elementen gemeinsam sind.
7. Verfahren zum Betrieb eines Speicherelementes nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet , daß an die Masseleitung ein konstantes Potential angelegt wird, daß zum Einlesen von Information durch Anlegen eines niedrigen Potentials an die Wortleitung (4) Ladung in den neutralen Bereich (25) gebracht wird, daß zum Einschreiben der Information "O" das Potential an der Bitleitung (22) gegenüber dem Potential an der Masseleitung (21) erhöht wird, während das Potential an der Wortleitung (4) erhöht wird, wodurch der neutrale Bereich (25) durch das Potential an der Wortleitung (4) und durch das unterschiedliche Potential an der Bitleitung (22) und an der Masseleitung (21) beeinflußt wird, daß zum Einschreiben der Information "1" das Potential an der Bitleitung (22) gegenüber dem Potential an der Masseleitung (21) erhöht wird, während das Potential an der Wortleitung (4) erhalten bleibt, daß zum Auslesen das Potential an der Wortleitung (4) soweit angehoben wird , daß das Oberflächenpotential unter dem der Information "1" entsprechenden Oberflächenpotential und über dem der Information "O" entsprechenden Oberflächenpotential ist.

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