DE2556275C2

DE2556275C2 - Programmierbare logische Schaltung hoher Dichte

Info

Publication number: DE2556275C2
Application number: DE2556275A
Authority: DE
Inventors: Dennis T. Kingston N.Y. Cox; William T. Ulster Park N.Y. Devine; Gilbert J. Red Hook N.Y. Kelly
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1974-12-30
Filing date: 1975-12-13
Publication date: 1982-04-01
Also published as: JPS5184538A; IT1050023B; JPS6053965B2; GB1473029A; DE2556275A1; JPS5623032A; CA1047610A; JPS5851451B2; US3987287A

Description

Die Erfindung betrifft eine programmierbare logische Schaltung mit einer Matrix zueinander orthogonaler Eingangs- und Ausgangsleitungen und mit mindestens an einigen Kreuzungspunkten dieser Leitungen angeordneten logischen Schaltkreisen zur Durchführung logischer Operationen durch den Eingangsleitungen zugeführte Abfragesignale.
Zum allgemeinen Stand der Technik ist aus der

ν.) US-PS 38 16 725 eine Assoziativ-Logik bekannt, bei der in einer aus Feldeffekttransistoren aufgebauten logischen Matrix die Eingangsvariablen einmal unmittelbar und einmal nach Inversion über vertikale Eingangsleitungen den Gateelektroden derjenigen FETs zugeführt

υ werden, an denen die Eingangsleitungen angeschlossen sind. Je nach Anschluß erscheinen die Ausgangsvariablen dann auf den entsprechenden horizontalen Ausgangsleitungen.

Ferner ist aus der US-PS 37 61 902 der Anmelderin eine Weiterentwicklung des sogenannten Funktional-Speichers (functional memory) bekannt.

Schließlich ist aus der US-PS 36 99 534 eine aus identisch aufgebauten Zellen bestehende logische Matrix mit einem Eingaberegister, einem Ausgaberegi-

4-, ster und zwei Steuerregistern bekannt, die aus in Reihe geschalteten bistabilen Kippstufen bestehen und jeweils an einer Seite der Matrix angeschlossen sind. Die Speicherzustände der Steuerregister bestimmen, in welche Zeilen der Matrix das im Eingaberegister

so liegende Wort eingelesen oder welche Zeile der Matrix in das Ausgaberegister ausgelesen werden soll.

Die Durchführung logischer Operationen in Matrizen von identischen Schaltelementen oder Schaltkreisen, die jeweils an Schnittpunkten zwischen einer Eingangsleitung und einer Ausgangsleitung in einem Netz sich schneidender Eingangs- und Ausgangsleitungen angeordnet sind, ist allgemein bekannt. Es ist ferner bekannt, daß die Vereinheitlichung logischer Schaltkreise, die sich aus der matrizenartigen Anordnung

bo logischer Schaltkreise ergibt, auch eine Vereinfachung und Beschleunigung im Entwurf bei der Herstellung monolithischer Halbleiterschaltungen ergibt, die aus logischen Schaltkreisen aufgebaut sind. Der Einsatz derartiger logischer Schaltkreisanordnungen war bisher

b5 jedoch begrenzt. Ein Hauptgrund für diese begrenzte Verwendung lag wohl darin, daß nur ein kleiner Prozentsatz der Schnittpunkte in einer solchen Anordnung zur Durchführung logischer Funktionen brauchbar

ist. Dieser geringe Prozentsatz für die Durchführung logischer Funktionen brauchbarer Schnittpunkte in solchen Anordnungen hat einen geringen Ausnutzungs-Wirkungsgrad der Oberfläche der monolithischen Halbleiterplättchen zur Folge, auf denen diese Anordnungen hergestellt sind. Daraus ergib? sich, daß für die meisten Anwendungsgebiete der hohe Wirkungsgrad beim Entwurf und Herstellen logischer Schaltungen wirtschaftlich durch den schlechten Ausnutzungsgrad der Oberfläche des Halbleiterplättchens aufgehoben wird und es ist weniger aufwendig, zusätzlich Zeit und Mühe beim Entwurf und der Herstellung logischer Schaltungen aufzubringen, deren Anordnung in hohem Maße an die besonderen Bedürfnisse angepaßt ist, wobei die Schaltungen wohl weniger streng geordnet sind als matrizenartige logische Anordnungen, jedoch wesentlich mehr logische Funktionen in einem gegebenen Bereich eines monolithischen Halbleiterplättchens durchführen können.

Der kleine Prozentsatz ausnutzbarer logischer Schaltkreise in einer logischen Schaltung ist das Ergebnis einer solchen geordneten Anordnung. Wenn man die Eingangs- und Ausgangsleitungen zur Durchführung einer logischen Funktion benutzt, dann kann man sie nicht auch noch zur Durchführung weiterer nicht damit zusammenhängender logischer Funktionen benutzen, ohne dabei die Logik hoffnungslos durcheinanderzubringen. Das hat zur Folge, daß große Bereiche der Anordnung Schnittpunkte von Eingangs- und Ausgangsleitungen haben, die keine ausnutzbsren logischen Schaltkreise enthalten.

Man hat schon eine Reihe von Versuchen unternommen, die Anzahl ausnutzbarer logischer Schaltungen auf einem Halbleiterp'ättchen zu erhöhen. Ein solcher Versuch bestand darin, eine Anzahl von Decodierern einzusetzen, über die die Veränderlichen den Eingangsleitungen einer einzigen geordneten Anordnung von logischen Schaltkreisen zugeführt werden, so daß eine Anzahl hochwirksamer logischer Funktionen in einer einzigen geordneten Anordnung mit hohem Wirkungsgrad durchführbar ist. Ein weiterer Versuch zur Verringerung dieses schlechten Ausnutzungsgrades bestand darin, daß man zusammengesetzte Anordnungen von geordneten logischen Schaltungen benutzt hat, die als programmierbare logische Anordnung (PLA) bekanntgeworden sind. Diese Anordnung war so aufgebaut, daß man die Ausgangssignale einer ersten Anordnung, die als Produktgenerator, als auslesbare Tabelle oder als Anordnung von UND-Gliedern bezeichnet wurde, einer zweiten Anordnung zugeführt hat, die als Generator für die Summe eines Produktausdruckes, als Auslesetabelle oder als Anordnung von ODER-Gliedern bezeichnet war, so daß dadurch die Anzahl der durchführbaren logischen Funktionen erhöht wurde, ohne daß dadurch die Anzahl der für die Durchführung dieser Funktionen benötigten Schnittpunkte innerhalb der einzelnen Anordnungen erhöht wurde. Obgleich diese Ausführungsformer, die Anzahl der auf einer geordneten logischen Halbleiterschaltung anbringbaren und ausnutzbaren logischen Schaltkreise erhöhen, so wird doch das sich aus nicht benutzbaren Abschnitten der Eingangs- und Ausgangsleitungen ergebende Problem picht gelöst.

Die der Erfindung zugrunde liegende Aufgabe besteht darin, die Anzahl der nicht benutzbaren Abschnitte der Eingangs- und Ausgangsleitungen zu verringern. Dies wird erfindungsgemäß dadurch erreicht, daß mindestens an einigen der Eingangsleitungen an beiden Enden Eingabeschalt.ungen angeordnet sind, über die auf ein und derselben Eingangsleitung zwei verschiedene Abfragesignale anlegbar sind, daß mindestens einige dieser Eingangsleitungen zur Bildung zweier voneinander unabhängiger Gruppen von mit dei gleichen Eingangsleitung gekoppelten logischen Schaltkreisen, zur Unterteilung in Segmente unterbrochen sind und daß bei solchen Eingangsleitui.gen durch zwei jeweils an deren Enden angelegte Abfragesignale jeweils nur die eine bzw. die andere Gruppe logischer Schaltkreise ansteuerbar isl

Vorteilhafterweise ist die Anordnung dabei so getroffen, daß zwischen Ausgangsleitungen, die mit verschiedenen Segmenten der gleichen Eingangsleitung gekoppelt sind, Kurzschlußbrücken vorgesehen sind, wodurch durch unterschiedliche, mit der gleichen Eingangsleitung gekoppelte Eingabeschaltungen, über eine aus zwei kurzgeschlossenen Ausgangsleitungen zusammengeschaltete Ausgangsleitung logische Opera- ^; tionen durchführbar sind.

Weiterbildungen der Erfindung sind den Unteransprüchen zu entnehmen.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen im Zusammenhang mit den beigefügten Zeichnungen im einzelnen beschrieben.

In den Zeichnungen zeigt

Fig. 1 schematisch die Anordnung der einzelnen Schaltkreise auf einer programmierbaren logischen Schaltung, die gemäß der vorliegenden Erfindung aufgebaut ist,

Fig. 2 eine Tabelle der in der programmierbaren logischen Schaltung gemäß Fig. 1 an zwei beliebigen Eingangsveränderlicben durchführbaren logischen Funktionen,

F i g. 3 eine Draufsicht zur Darstellung von Einzelheiten der aus UND-Gliedern bestehenden Anordnung in Fig. 1,

Fig.4 eine Schnittansicht längs der Linie 4-4 in F i g. 3,

Fig.5 eine Teilschnittansicht durch eine Bohrung in einem Modul, das entsprechend der in F i g. 1 gezeigten Schaltung aufgebaut ist,

Fig. 6 ein Ersatzschaltbild einer weiteren Ausführungsform der aus UND-Gliedern bestehenden Anordnungin Fig. 1,

Fig. 7 eine Draufsicht eines Plans für die schematische Schaltung nach F i g. 6,

Fig. 8 eine Teilschnittansicht längs der Linie 8-8 in F i g. 7,

Fig.9 und 10 eine vergrößerte Teildraufsicht der in F i g. 1 gezeigten Verbindungsleitungen und

Fig. 11 eine Schnittansicht längs der Linie 11-11 in Fig. 9.

In Fig. 1 sind die aus UND-Gliedern aufgebauten logischen Schaltungen 10 und 12 auf entgegengesetzten Seiten einer aus ODER-Gliedern bestehenden logischen Schaltung 14 angeordnet. Jede der logischen Schaltungen 10 und 12 ist mit einer Anzahl von Eingangsdecodierern 16, die hier als 2-Bit-Decodierer ausgelegt sind, verbunden, die zu beiden Seiten der aus UND-Gliedern bestehenden logischen Schaltungen vorgesehen sind. Diese Decodierer 16 liefern vier Ausgangskombinationen der beiden eingangsseitig zugelührten Veränderlichen. Diese Veränderlichen werden den Decodierern 16 über Eingangsleitungen 18 zugeführt und jede der vier ausgangsseitig auftretenden Kombinationen der zwei Veränderlichen werden einer anderen Eingangsleitung 20 in den logischen Schaltungen 10 und 12 zugeführt. Da

jede Eingangsleitung 20 mit zwei verschiedenen Decodierern 16 verbunden ist, kann sie zwei verschiedene Kombinationen zweier Veränderlicher aufnehmen.

Eine Anzahl paralleler Ausgangsleitungen 22 ist in bezug auf die Eingangsleitungen 20 zu diesen senkrecht verlaufend angeordnet und bildel mit diesen ein Gitter. An den Schnittpunkten der Eingangsleitungen mit den Ausgangsleitungen sind logische Schaltkreise 24 vorgesehen, die mit auf den Eingangsleitungen 20 ankommenden Daten eine logische Operation, in diesem Fall eine UND-Verknüpfung durchführen können und das Ergebnis dieser UND-Verknüpfung an die Ausgangsleitungen 22 abgeben.

Die Ausgangsleitungen 22 der aus UND-Gliedern bestehenden logischen Schaltungen 10 und 12 sind mit den Eingar.gsieitunger. 26 der aus ODER-Gliedern aufgebauten logischen Schaltung 14 verbunden, die zwischen den beiden aus UND-Gliedern bestehenden logischen Schaltungen angeordnet ist. Diese Eingangsleitungen 26 schneiden die Ausgangsleitungen 28 der aus ODER-Gliedern bestehenden logischen Schaltung. An diesen Schnittpunkten sind logische Schaltkreise 29 angeordnet, die in bezug auf die von den logischen UND-Schaltungen gelieferten Eingangssignale eine ODER-Verknüpfung durchführen und die entsprechenden Ausgangssignale an die Ausgangsleitungen 28 abgeben. Die Ausgangsleitungen 28 liefern Einstell- und Rückstellsignale an eine Anzahl von Verriegelungsschaltungen 30, die nach Art eines Schieberegisters miteinander verbunden sind, so daß Daten nicht nur aus der aus ODER-Gliedern aufgebauten logischen Schaltung an jede Verriegelungsschaltung 30 abgegeben werden können, sondern auch von außen über eine Leitung 32 zugeführt und dann nach Art eines Schieberegisters von einer Verriegelungsschaltung zur nächsten weitergeschoben werden können.

Wie man sieht, können logische Funktionen mit den Eingangssignalen der beiden 2-Bit-Decodierer in den 2-Bit-Decodierern 16, in den aus UND-Gliedern aufgebauten logischen Schaltungen 10 und 12, in der aus ODER-Gliedern bestehenden logischen Schaltung 14 und in den Verriegelungsschaltungen 30 durchgeführt werden. Die verschiedenen logischen Funktionen, die in der, aus UND-Gliedern aufgebauten logischen Schaltungen 10 und 12 für zwei beliebige Eingangssignale der Decodierer 16 durchgeführt werden können, sind in F i g. 2 dargestellt. Die Spaltenüberschriften in dieser Tabelle zeigen die vier möglichen Ausgangssignale eines jeden von den 2-Bit-Decodierern 16, die auf ihren beiden Eingangsleitungen Eingangssignale a und b aufnehmen. In jeder Zeile ist die logische Funktion angegeben, die a»f einer Ausgangsleitung auftritt, wenn die Ausgangssignale des in dieser Zeile mit einer binären »1« markierten Decodierer? in einer UND-Verknüpfung dadurch zusammengefaßt werden, daß die entsprechenden Eingangsleitungen 20 mit den entsprechenden Ausgangsleitungen 22 durch logische Schaltkreise 24 miteinander gekoppelt werden. Die Durchführung logischer Operationen unter Verwendung von geordneten Anordnungen von logischen Schaltkreisen und 2-Bit-Decodierern ist bereits aus der US-Patentschrift 37 61 902 vom 25. September 1973 bekannt

Gemäß der vorliegenden Erfindung werden die logischen Funktionen auf mit logischen Schaltungen versehenen Halbleiterplättchen wesentlich dichter angeordnet, als dies im Stand der Technik möglich war. Dies wird dadurch erreicht, daß man die Decodierer 16 auf beiden Seiten der aus UND-Gliedern bestehenden

logischen Schaltungen 10 und 12 anbringt und die Eingangsleitungen 20 und 28 in den aus UND- und ODER-Gliedern aufgebauten logischen Schaltungen in Abschnitte unterteilt und damit die an verschiedenen Eingänge der gleichen Leitung durchgeführten logischen Operationen voneinander trennt. Wie man aus Fig. 1 erkennt, wird in der ersten Spalte der aus UND-Gliedern bestehenden logischen Schaltung eine Exklusiv-ODER-Verknüpfung der zwei vom Decodierer 16a in der oberen linken Seite der Schaltung kommenden Signale durchgeführt. Dieses Signal wird der ersten Verriegelungsschahung 30a in der Weise zugeleitet, daß das resultierende Signal sowohl am Einstelleingang als auch am Rückstelleingang dieser Schaltung liegt, so daß sich die als Verriegelungsschaltung arbeitende JK-Kippschaltung nicht verriegeln kann und damit ein unverriegeltes Ausgangssignal liefert. Unter Verwendung der Ausgangssignale anderer, auf der rechten und auf der linken Seite der logischen Schaltung 10 liegenden Codierer wird eine Reihe anderer logischer Funktionen durchgeführt. Wenn davon die gleichen Eingangsleitungen betroffen sind, werden diese zur Trennung von den auf der rechten Seite der logischen Schaltung durchgeführten logischen Operationen mit Unterbrechungen versehen. Eine gestrichelte Linie 36, die alle diese Unterbrechungen miteinander verbindet, zeigt die Auftrennung der beiden logischen Schaltungen 10 und 12 in einzelne Abschnitte an, wodurch eine Trennung der auf die Eingangsveränderlichen an den links liegenden Decodierern und auf die Eingangsveränderlichen an die rechts liegenden Codierern durchgeführten logischen Funktionen erzielt wird. In gleicher Weise ist die untenliegende logische Schaltung durch eine gestrichelte Linie 36 längs der Unterbrechungen der Eingangsleitungen unterteilt. Man sieht jedoch, daß nicht alle Eingangsleitungen 20 unterbrochen sind. Sie erstrecken sich dann von einer Seite zur anderen über die gesamte logische Schaltung, wie z. B. die Leitungen 20a und 20b, die logische Funktionen mit den Eingangssignalen durchführen, die entweder den auf der rechten oder aber den auf der linken Seite liegenden Decodierern, jedoch nicht beiden Decodierern gleichzeitig, zugeführt werden. Manchmal kann es erwünscht sein, daß Funktionen, die entgegengesetzten Enden der gleichen Eingangsleitung 20c zugeführt werden, einer UND-Verknüpfung unterzogen werden. Das wird in den Abschlußschaltungen 31 an jedem Ende der aus UND-Gliedern bestehenden logischen Schaltungen 10 und 12 in der Weise erreicht, daß eine Verbindung 34 mit den beiden Ausgangsleitungen 20a und 22b hergestellt wird, mit der die Eingangsleitung 20b über die eine logische Verknüpfung liefernden Elemente 24a und b gekoppelt ist.

Genauso wie in den aus UND-Gliedern aufgebauten logischen Schaltungen sind auch die Eingangsleitungen 26 der aus ODER-Gliedern aufgebauten logischen Schaltung unterbrochen, so daß die logischen Funktionen, die an von der oberen logischen Schaltung 10 zugeführten Eingangsveränderlichen durchgeführt werden, von den Funktionen unterschieden werden, die an den von der untenliegenden logischen Schaltung 12 zugeführten Emgangsveränderlichen durchgeführt werden. Eine gestrichelte Linie 38 zeigt die Auftrennung in der aus ODER-Gliedern aufgebauten logischen Schaltung an, wie in dieser die logischen Verknüpfungen für von der oberen logischen Schaltung und von der unteren logischen Schaltung kommende Eingangssigna-

le voneinander getrennt werden. Es sei darauf verwiesen, daß sich die Eingangsleitung 28a ununterbrochen über die ganze, aus logischen Schaltkreise aufgebaute logische Schaltung hindurch erstreckt, so daß sie eine logische Operation sowohl für von oben als auch von unten zugeführte Eingangsveränderliche auszuführen vermag. Das kann in manchen Fällen erwünscht sein.

Betrachtet man die gestrichelten Linien 36 und 38, so sieht man, daß die Ausnutzung dieser logischen Schaltungen größer ist, als wenn alle Eingangsleitungen sich nur auf einer Seite der logischen Schaltung befände. Wenn nämlich alle Eingangsleitungen nur auf einer Seite der logischen Schaltung wären, dann ließen sich die Eingangsleitungen nicht doppelt ausnutzen. Mit anderen Worten, diejenigen Abschnitte der Eingangsleitungen, die nicht zur Durchführung logischer Funktionen oder Verknüpfungen für eine Gruppe von Eingangsveränderlichen benutzt werden, könnten nicht zur Durchführung logischer Funktionen oder Verknüpfungen einer anderen Gruppe von Eingangsveränderlichen verwendet werden. Wenn außerdem alle Decodierer an einem Ende einer Leitung angeschlossen wären und wenn man die beiden aus UND-Gliedern aufgebauten logischen Schaltungen zusammenfügte, dann müßte man die Länge der Ausgangsleitungen beträchtlich vergrößern und es wären größere Teile dieser Ausgangsleitungen nicht benutzbar. Beispielsweise wäre die Ausgangsleitung 22d, die bei der Exklusiv-ODER-Verknüpfung der Eingangssignale a und b des ersten Decodierers 16a benutzt wird, viermal so lang, wenn alle zwölf Decodierer 16 der beiden aus UND-Gliedern aufgebauten logischen Schaltungen 10 und 12 auf einer Seite einer einzigen Anordnung angeordnet wären und man hätte damit viermal soviel unbenutzbare Fläche des Halbleiterplättchens im Vergleich mit der in F i g. 1 gezeigten Anordnung. In der gleichen Weise verringert die Unterteilung der aus ODER-Glieder aufgebauten logischen die auf den Halbleiterplättchen nicht benutzte Fläche.

Das Ausmaß der Verbesserung läßt sich in folgender Weise analysieren. Es sei beispielsweise angenommen, daß eine programmierte logische Schaltung mit X Eingangsleitungen, Y Ausgangsleitungen und N Produktausdrücken benötigt wird. Im folgenden ist dann ein Vergleich der Größe der einzelnen Anordnungen dargestellt, wie sie gemäß dem Stande der Technik und gemäß der Erfindung dafür erforderlich wären.

Stand der Technik Erfindung

2 XN+YN

XN

2
YN

2 XN

YN

UND-Schaltung

ODER-Schaltung

Insgesamt

Wenn das Verhältnis von Eingangs- zu Ausgangsleitungen beispielsweise X= Y ist, dann ergibt durch die vorliegende Erfindung die folgende Verringerung der Größe der einzelnen logischen Schaltung

UND 4

ODER 2

Insgesamt 3

Eine weitere Verbesserung ist möglich, wenn nicht gefordert wird, daß die Ausgangsleitungen 28 der aus ODER-Gliedern aufgebauten logischen Schaltungen nicht mit allen Produktausdrücken zum Schnitt gebracht

■j werden müssen. Wenn beispielsweise die in F i g. 1 dargestellten waagrechten Leitungen 28 in der Mitte der logischen Schaltungen enden und die Ausgangsleitungen nach beiden Seiten der logischen Schaltung 14 herausgeführt wären, dann wäre die Größe der

κι Anordnung:

Stand der Technik Erfindung

2XN

YN

2 XN+YN

XN 2

YN 4

UND-Schaltung

ODER-Schaltung

2^L ₊ M. Insgesamt
2 4

Verkleinerungsfaktor

Wenn das Verhältnis von Ausgangs- zu Eingangsleitung 1 ist, dann ist

UND 4 I

ODER 4 > Verkleinerungsfaktor

Insgesamt 4 J

Das zeigt aber, daß für ein Verhältnis von Eingangszu Ausgangsleitungen von 1 durch Verwendung der vorliegenden Erfindung ein Verbesserungsfaktor zwischen drei und vier erzielbar ist. Obgleich eine vollständige Unterteilung der aus ODER-Gliedern aufgebauten logischen Schaltung 14 zu Schwierigkeiten führen kann, so wird doch eine Unterteilung dieser logischen Schaltung aus ODER-Gliedern in V/2-Leitungen, die vollständig durchgehen und außerdem in y/2-Leitungen, die in der Mitte endigen, keine Schwierigkeiten bei einer spezifischen Ausgestaltung einer logischen Schaltung liefern.

Die Fig.3 und 4 zeigen, wie sich die aus UND-Gliedern aufgebauten logischen Schaltungen 10 und 12 in Feldeffekttransistortechnik aufbauen lassen unter Verwendung einer Kombination von Metallisierungen für die Gate-Elektroden und die Verbindungsleitungen. Eine Anzahl von streifenförmigen Diffusionsbereichen 40 und 42 werden in dem Substrat 44 gebildet Die Diffusionsbereiche 40 und 42 sind die Source- und Drain-Diffusionen für Feldeffekttransistoren, die die logischen Schaltelemente 24 der Anordnung darstellen. Ferner dienen die Diffusionsbereiche 40 als Ausgangsleitungen 22 der Anordnung. Die Eingangsleitungen 20 der Anordnung sind Metallstreifen, die rechtwinklig zu den Diffusionsbereichen 40 und 42 auf der Oberseite von dünnen und dicken Schichten 48 und 50 aus Oxidmaterial liegen, die zur Entkopplung der Leitungen dienen. Wenn eine logische Funktion am Schnittpunkt der Leitungen durchgeführt werden soll, dann wird über zwei übereinanderliegenden Diffusionszonen 40 und 42 auf der dünnen Metalloxidschicht 48 und unter einer der metallischen Streifen eine Metallisierung 52 für eine Gate-Elektrode angebracht Soll jedoch am Schnittpunkt einer bestimmten Eingangsleitung mit einer bestimmten Ausgangsleitung keine logische Funktion durchgeführt werden, dann wird zwischen den Streifen 40 und 42 kein solches Metallisierungsmuster für eine Gate-Elektrode angebracht Wie aus den F i g. 3 und 4

zu erkennen, sind Unterbrechungen 52 in den metallischen Streifen vorgesehen und trennen die auf einer Seite der Streifen durchgeführten Funktionen von den auf der anderen Seite der Streifen durchgeführten Funktionen. Man erkennt also, daß mit dieser Technik ■> die Verfahrensschritte bei der Herstellung der Halbleiterplättchen bis zu dem Punkt die gleichen sein würden, an dem die Gate-Elektroden und die Metallisisrung aufgebracht werden. Das Halbleiterplättchen kann dann dadurch zur Durchführung der gewünschten κι logischen Funktionen besonders ausgestattet werden, daß man metallische Gate-Elektroden dort anbringt, an denen an einem Kreuzungspunkt eine logische Funktion durchgeführt werden muß, während man Unterbrechungen in der Leitung dort vorsieht, wo Funktionen an ι·ϊ entgegengesetzten Leitenden der gleichen Leitung durchgeführt werden müssen.

In dem fertiggestellten Halbleiterplättchen stellt jede metallische Leitung 46 eine Eingangsleitung einer mit einem Feldeffekttransistor ausgestatteten logischen Schaltung dar, in der die Gate-Metallisierung 52 die Gate-Elektrode eines FET ist, dessen Source-Elektrode über einen Diffusionsbereich 40 und über durchschaltbare Feldeffekttransistoren an einer positiven Spannung + V und über einen Diffusionsbereich 42 an Masse angeschlossen ist. Die durchschaltbaren FET werden durch einen Taktimpuls periodisch aufgetastet, indem die Diffusionsbereiche 40 ein positives Potential erhalten. Während alternierender Perioden werden die Ausgangssignale der Decodierer 16 nach den Metallisierungsstrsifen 48 durchgelassen. Wenn ein von den Decodierern 16 kommendes Ausgangssignal auf die Metallisierungsstreifen 48 gelangt, so wird dadurch jeder daran angeschlossene Feldeffekttransistor in seinen Durchlaßbereich vorgespannt und bildet damit einen Stromkreis nach Masse, wodurch sich die auf dem Diffusionsbereich 40 oder auf der Ausgangsleitung 22 liegende Spannung von + V nach Erdpotential ändert. Da die Ausgangssignale der Decodierer die negative Werte der Eingangssignale der Decodierer sind, wird an den Ausgängen der Decodierer der logischen Schaltungen 10 und 12 eine logische UND-Verknüpfung durchgeführt.

Die aus ODER-Gliedern aufgebaute logische Schaltung 14 ist weitgehend ähnlich der aus UND-Gliedern aufgebauten logischen Schaltung angeordnet, mit der Ausnahme, daß die logische Schaltung mit den ODER-Gliedern die me'allischen Streifen in senkrechter Richtung und den streifenförmigen Diffusionsbereich in waagrechter Richtung aufweist. Außerdem ist das Ausgangssignal der aus UND-Gliedern bestehenden logischen Schaltung in bezug auf das Eingangssignal der Decodierer positiv, so daß durch die Schaltelemente 29 in der logischen ODER-Schaltung für die Ausgangssignale der logischen UND-Schaltung eine NOR-Verknüpfung durchgeführt wird. Das Ausgangssignal der aus ODER-Gliedern aufgebauten logischen Schaltung wird in den Verriegelungsschaltungen 30 invertiert, so daß in der aus ODER-Gliedern aufgebauten logischen Schaltung einschließlich den Verriegelungsschaltungen für die Ausgangssignale der aus UND-Gliedern bestehenden logischen Schaltung eine ODER-Verknüpfung durchgeführt wird. Die Ausgangssignale der Verriegelungsschaltungen werden weiter durchgeschaltet, während die Diffusionszonen der aus UND-Gliedem bestehenden logischen Schaltung erneut aufgeladen werden.

Die Diffusionsbereiche 40 der aus ODER-Gliedern aufgebauten logischen Schaltung werden im Gegensatz zu den Diffusionsbereichen der aus UND-Gliedern bestehenden Anordnung kontinuierlich aufgeladen.

Für eine leitende Verbindung zwischen den logischen UND-Schaltungen und den logischen ODER-Schaltungen ist einer der metallischen Streifen 56 in der aus ODER-Gliedern aufgebauten Anordnung mit einem der Diffusionsbereiche 40 in der aus UND-Gliedern bestehenden Anordnung über eine durchmetallisierte Bohrung 54 verbunden, die die Oxidschichten 48 und 50 durchsetzt.

Obgleich eine spezielle Ausgestaltung der Schaltkreise durch eine Gate-Elektroden-Metallisierung in den meisten Fällen erwünscht ist, kann es doch vorkommen, daß man eine Schaltungsanordnung zu erhalten wünscht, bei der die Logik lediglich dadurch auf die besonderen Erfordernisse abgestellt werden kann, daß man eine entsprechende Metallisierung verwendet. Eine derartige Anordnung zeigt F i g. 6. In der Ausführungsform gemäß F i g. 6 ist jeder Schnittpunkt von Eingangsleitungen 20 und Ausgangsleitungen 22 mit einem zur Durchführung logischer Operationen dienenden Feldeffekttransistor 24 besetzt. Ob dieser Feldeffekttransistor eine logische Funktion durchführt oder nicht, hängt lediglich davon ab, wie seine Gate-Elektrode angeschlossen ist. Soll der FET 24 nicht verwendet werden, dann wird die Gate-Elektrode geerdet, so daß der Feldeffekttransistor in seinen Sperrzustand vorgespannt ist. Soll der FET 24 zur Durchführung logischer Operationen benutzt werden, dann wird seine Gate-Elektrode an einer der Eingangsleitungen 20 angeschlossen, so daß der Feldeffekttransistor durch die über die Eingangsleitung 20 ankommenden Impulse leitend gemacht oder gesperrt werden kann. Wie in den F i g. 7 und 8 zu sehen, weist jeder FET eine Gate-Elektrode und metallische Anschlüsse 58 auf, die von den Gate-Elektroden 52 nach den metallischen Streifen 46 oder nach den Diffusionsbereichen 42 über eine durchmetallisierte Bohrung 54 in einem Verfahrensschritt angeschlossen werden. Es sei hier darauf verwiesen, daß die Erfindung nicht auf das eine oder andere Verfahren für die spezielle Ausgestaltung der einzelnen Schaltverbindungen beschränkt ist und sich auch auf eine Anzahl anderer Herstellungsverfahren anwenden läßt. Insbesondere läßt sich die Erfindung auch auf die Bipolartechnik anstatt auf die FET-Technik anwenden.

Wie in der Patentanmeldung (Aktenzeichen der Anmelderin KI 974 026) vom gleichen Tage beschrieben, können die Verbindungen nach den Eingängen und Ausgängen der logischen Schaltungen gemäß der durch die Anordnung durchzuführenden logischen Funktionen hergestellt werden. Zu diesem Zweck ist eine Anzahl vertikaler Verbindungsleitungen 66 auf dem Halbleiterplättchen auf jeder Seite der logischen Schaltungen 10, 12 und 14 vorgesehen. Senkrecht zu diesen Verbindungsleitungen 52 liegen die Eingangsleitungen 18 der Decodierer 16 und die Ausgangsleitungen 66 der bistabilen JK-Verriegelungsschaltungen und die Eingangsleitungen 68 der Ausgangstreiber 66. Wie in den Fig. 7, 10 und 11 im einzelnen angegeben, stellen die Eingangsleitungen 18 und 68 und die Ausgangsleitungen 67 Metallisieningsmuster auf der Oberfläche der Oxidationsschicht 48, 50 des Halbleiterplättchens dar. Die Verbindungsleitungen 62 bestehen jeweils aus einer metallischen Leitung 70 auf der Oberseite der Oxidationsschicht 48,50 und aus diffundierten Abschnitten 72 im Substrat 44 des Halbleiterplättchens. Diese

sind miteinander über durchmetallisierte Bohrungen 74 verbunden, die die Oxidationsschicht 48, 50 durchsetzen. Die Diffusionszonen 72 liegen gegenüber den Ausgangstreibern 66, de:n Decodierern 16 und den Verriegelungsschaltungen 30, so daß die zu den Treibern, den Verriegelungsischaltungen und den Decodierern führenden Leitungen über die diffundierten Abschnitte bestimmter Verbindungsleitungen 62 führen können und mit den metallischen Abschnitten anderer Verbindungsleitungen verbunden sein können. Die Verbindungsleitungen werden durch Unterbrechungen 76 in dem metallischen Teil aufgetrennt und isolieren damit zwei oder mehrere unterschiedliche Signale, die auf der selben Verbindungsleitung, jedoch auf elektrisch voneinander isolierten Abschnitten der gleichen Verbindungsieitung auftreten können. Beispielsweise sei angenommen, daß die Verriegelungsschaltung 30a mit dem Ausgangstreiber 66a verbunden werden soll, dann sind die metallischen Leitungen 67 und 68 an gegenüberliegenden metallischen Abschnitten 70a und 706 der gleichen Verbindungsleitung 82a angeschlossen. Die metallischen Leitungen 67 und 68 überkreuzen die diffundierten Abschnitte 72 der anderen Verbindungsleitungen 62, so daß die Verbindungsleitungen nicht miteinander kurzgeschlossen sind. Außerdem enthalten die metallischen Abschnitte 70a und 706 der Verbindungsleitung 62a eine Unterbrechung, so daß das Segment der Verbindungsleitung 62a, das die Verbindung mit der Verriegelungsschaltung 30a und dem Ausgangstreiber 66a enthält, von dem Rest der Verbindungsleitung 62 abgetrennt ist, wodurch dieser restliche Teil der Verbindungsleitung für die Zufuhr anderer Signale an die Anordnung verwendet werden kann, wie z. B. an den Anschluß zwischen der Verriegelungsschaltung 30£> und dem Eingang des 2-Bit-Decodierers 166. Es sei darauf verwiesen, daß die den Eingängen der Decodierer 16 zugeführten Eingangssignale positiv und daß die Ausgangssignale der IK-Verriegelungsschaltung ebenfalls positiv sind, so daß die Ausgangssignale der Verriegelungsschaltung 30a unmittelbar den Eingängen des Decodierers 166 zugeleitet werden können, so daß eine sequentielle Logik innerhalb der Anordnungen 10, 12, 14, /K 30 durchgeführt werden kann, ohne daß außerhalb des Halbleiterplättchens zwischen den Verriegelungsschaltungen und den Decodierern Verbindungen herzustellen wären. Quer zur Oberseite und zur Unterseite des Halbleiterplättchens sind eine Anzahl von Anschlußfahnen 74 vorgesehen, die ausschließlich als Anschlüsse für dem Halbleiterplättchen zuzuführende Eingangssignale dienen, die den Eingängen der Decodierer 16 zugeführt werden sollen. Sie sind an den Verbindungsleitungen 62 durch ein Metallisierungsmuster angeschlossen, dessen Ausgestaltung durch die au;" dem Halbleiterplättchen durchzuführenden Funktionen bestimmt ist. Die auf der Seite des Halbleiterplättchens angeordneten Anschlüsse 74a können entweder als Eingangs- oder Ausgangsanschlüsse verwendet werden. Wenn sie als Ausgangsanschlüsse verwendet werden, dann sind sie durch eine entsprechend ausgestaltete Metallisierung mit einem der Ausgangstreiber 66 verbunden. Werden sie dagegen als Eingangsanschlüsse zusammen mit den Anschlußfahnen auf der Unterseite und auf der Oberseite benutzt, dann sind sie durch eine entsprechende individuelle Metallisierung unmittelbar mit den Verbindungsleitungen 62 verbunden.

Aus der vorangegangenen Beschreibung der Erfindung kann man erkennen, daß die verschiedenen Schaltelemente in einer logischen Schaltungsanordnung auf die verschiedenste Weise verwendet werden können. In diesem Fall verhält sich diese Schaltung ähnlich wie ein virtueller Speicher, dessen Speicherkapazität von außen größer aussieht, als sie tatsächlich ist. Der Grund dafür ist darin zu sehen, daß, wie in einem Speicher, die tatsächliche Kapazität mit nur sehr geringem Wirkungsg-ad ausgenutzt wird, so daß die Anschlußleitungen und Anschlußklemmen einer mehrfachen Benutzung zur Verfügung stehen, solange sich diese Mehrfachbenutzung nicht stört.

Um das Verständnis der vorliegenden Erfindung zu erleichtern, wurde die dargestellte programmierte logische Schaltung in ihrer Größe und der Anzahl der zugeordneten logischen Schaltkreise stark beschränkt. Selbstverständlich handelt es sich in Wirklichkeit um wesentlich größere Schaltungen.Tatsächlich würde man nämlich etwa zwei aus UND-Gliedern aufgebaute

ι Anordnungen mit 48 Eingängen annehmen, die jeweils an 24 Decodierern angeschlossen wären. In der gleichen Weise würde man eine aus ODER-Gliedern aufgebaute Anordnung mit 112 Ausgangsleitungen annehmen, die an 56 Verriegelungsschaltungen angeschlossen sind.

i Dies wäre etwa die Größenordnung der Anzahl der auf einem solchen Halbleiterplättchen enthaltenen Schaltungen.

Hierzu 4 Blau Zeichnungen

Claims

Patentansprüche:

1. Programmierbare logische Schaltung mit einer Matrix zueinander orthogonaler Eingangs- und Ausgangsleitungen und mit mindestens an einigen Kreuzungspunkten dieser Leitungen angeordneten logischen Schaltkreisen zur Durchführung logischer Operationen durch den Eingangsleitungen zugeführte Abfragesignale, dadurch gekennzeichnet,

daß mindestens an einigen der Eingangsleitungen (20) an beiden Enden Eingabeschaltungen (16a, 16) angeordnet sind, über die auf ein und derselben Eingangsleitung (20) zwei verschiedene Abfragesignale anlegbar sind, daß mindestens einige dieser Eingangsleitungen (20) zur Bildung zweier voneinander unabhängiger Gruppen von mit der gleichen Eingangsleitung gekoppelten logischen Schaltkreisen (24, 24a), zur Unterteilung in Segmente unterbrochen sind und

daß bei solchen Eingangsleitungen durch zwei jeweils an deren Enden angelegte Abfragesignaie jeweils nur die eine bzw. die andere Gruppe logischer Schaltkreise (24, 24a, 24b) ansteuerbar ist.

2. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß zwischen Ausgangsleitungen (22), die mit verschiedenen Segmenten der gleichen Eingangsleitung (20) gekoppelt sind, Jurzschlußbrükken (34) vorgesehen sind, wodurch durch unterschiedliche, mit der gleichen Eingangsleitung (20) gekoppelte Eingabeschaltungen (16), über eine aus zwei kurzgeschlossenen Ausgangsleitungen zusammengeschaltete Ausgangsleitung logische Operationen durchführbar sind.

3. Logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß als Eingabeschaltung an den entgegengesetzten Enden der gleichen Eingangsleitung (20) angekoppelte Decodierer (16) dienen.

4. Logische Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß jeder Decodierer (16) zur Decodierung von zwei Eingangssignalen (a, b) dient und in Abhängigkeit davon an eine der angekoppelten Eingangsleitungen (20) ein Abfragesignal abgibt.

5. Programmierbare logische Schaltung nach Anspruch 1 mit einer einen Produktausdruck erzeugenden ersten Anordnung von logischen Schaltkreisen zur Aufnahme von Abfragesignalen von einer Anzahl von Decodierern, mit einer zweiten, die Summe aus logischen Produktausdrükken erzeugenden Anordnung von logischen Schaltkreisen, die in Abhängigkeit von Abfragesignalen die Ausgangssignale der ersten logischen Schaltkreisanordnung aufnehmen und ihrerseits über Ausgangsleitungen Ausgangssignale an eine Reihe von Verriegelungsschaltungen abgeben, dadurch gekennzeichnet, daß zu beiden Seiten der die Summe aus logischen Produktausdrücken erzeugenden zweiten Anordnung (14) von logischen Schaltkreisen je eine einen logischen Produktausdruck erzeugenden Anordnung (12,14) von logischen Schaltkreisen derart angeordnet ist, daß jede Eingangsleitung der zweiten Anordnung (14) Signale von beiden außenliegenden Anordnungen (10,12) erhält.

6. Logische Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß mindestens eine der Eingangsleitungen (26) der der Erzeugung der Summe von logischen Produktausdrücken dienenden zweiten Anordnung (14) von logischen Schaltkreisen nicht unterbrochen ist, so daß Ausgangssignale beider einen logischen Produktausdruck erzeugenden ersten Anordnungen logischer Schaltkreise, die mit der gleichen Leitung verbunden sind, einer logischen Operation unterzogen werden können.

7. Logische Schaltung nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß die Eingangsleitungen (20; 26) an unterschiedlichen Stellen unterbrochen sind.

8. Logische Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß an entgegengesetzten Enden der Eingangsleitungen (20) der ersten Anordnungen (10, 12) logischer Schaltkreise (10, 12) Decodierer (16) angeschlossen sind und daß die Unterbrechungen der Eingangsleitungen an jeweils anderen Stellen gelegen sind.