DE2261786C3 - - Google Patents

Description

Die Erfindung betrifft eine Festwert-Speicherein- fccit aus in ein Halbleiter-Substrat eindiffimdieiten Halbleitcrstreifen und mit den Halbleiterstrcifcn eine Matrix bildenden Adressenleitungen bzw. Auswahlleitungen, mit ersten Feldeffekt-Transistoren, die selektiv durch Signale auf den Adresscnleitungen leitend werden und entsprechend gespeicherten" Daten 6„ an den Schnittpunkten von Adrcssenleitungen und ausgewählten Paaren angrenzender eindiffundierter Halbleitcrstreifen angeordnet und mit diesen verbunden sind.

Aus der US-PS 36 1 I 437 ist ein Festwertspeicher aus in ein Halbleitersubstrat eindiffimdicrten und in einer Matrix angeordneten Halbleiterstreifen bekannt, bei dem /um Aufbau einer acht Spalten aufweisenden Speichereinheit zwölf derartige Halbleiter streifen erforderlich sind.

Die Erfindung geht daher von einer weiteren, ii Fig. 1 dargestellten Festwert-Speichereinheit aus, di durch vertikale Linien dargestellte leitende Halb leiterstreifen in einem Halbleiter-Substrat und durcl Kreise bezeichnete Feldeffekt-Transistoren aufweist Adressenleitungen A₁ bis A_ti und Auswahlleitungei S₁ bis S₈ bilden mit angrenzenden Halbleiterstrcife: eine Matrix. Die Adressenleitungen sind mehrerei Bit-StelLen in getrennten Speichereinheiten des Sub strats gemeinsam. Aus Vereinfachungsgründen ist nu eine Speichereinheit dargestellt. Die Daten werdei an bestimmten Adressen von Feldeffekt-Transistoren etwa dem Feldeffekt-Transistor 3, gespeichert, dit zwischen einem ersten mit einem Bezugspotentia (z. B. Massepotential) verbundenen Halbleiterstreifen 4, und einem angrenzenden Halbleiterstreifet. 2 angeordnet sind, der über einen weiterer Feldeffekt-Transistor, ζ. Β. den Feldeffekt-Transistor 5, an einen gemeinsamen Ausgang 10 für jeden Halbleiterstreifen der jeweiligen Bit-Position angeschlossen ist.

Über jede Adressenleitung werden acht Worte ausgewählt, deren Bits in mehreren derartigen Speichereinheiten abgespeichert sind. Diese Worte werden einzeln, z. B. aufeinanderfolgend durch Signale an den Auswahlleitungen S₁ bis S₈ ausgelesen, die die Transistoren 5 in die Leitung treiben. Für acht Bits aufweisende Worte sind acht Speichereinheiten vorgesehen, wobei die Bits eines Wortes jeweils an entsprechenden Stellen der acht Speichereinheiten abgespeichert sind. Die Feldeffekt-Transistoren 1 und 5 liegen in Reihe in den vertikalen Halbliriterslreifcn, und die horizontalen Linien durch diese Feldeffekt-Transistoren stellen Verbindungen zu den entsprechenden Steuerclektroden der Feldeffekt-Transistoren dar. Jeder Feldeffekt-Transistor ist mit den beiden llankicrenden Halbleiterstreifen verbunden, und die horizontalen Linien (A₁ bis A_h) stellen daher sowohl diese Verbindungen als auch die Verbindungen zu den Stcuerelektroden dar.

Im üblichen Betrieb ist nur ein Adressensignal und ein Auswahlsignal während eines bestimmten Speicherzyklus »wahr«. Vor dem Adressieren der Speichereinheit werden Vorlade-Feldeffekt-Transistoren 1 durch ein Signal auf einer Vorladeleitung leitend geschaltet, um jeden Halbleiterslreifcn 2 an ein Potential — V zu legen und auf ungefähr dieses Potential aufzuladen. Daraufhin werden die Vorlade-Fcldcffekt-Transisloren abgeschaltet und die Halbleiterstreifen von Signalen adressiert, die an den Adressenleitungen /I₁ bis A_H anliegen. Signale an den Auswahlleiluiigcn S₁ bis S_n ermöglichen die Verbindung eines bestimmten Halbleiterstrcifens mit dem Ausgang K). Der Halbleitcrstreifen muß somit gleichzeitig adressiert und ausgewählt sein, damit ein Ausgangssignal auftritt.

Weisen die Leitungen A, und S₁ ein »wahres« Potential auf. so wird der Halbleiterstreifen 2 über den Feldeffekt-Transistor 3 an Massepotential gelegt, das am Halbleiterstreifen 4 anliegt. Da de;· Feldeffekt-Transistor 5 leitend ist. wird der Ausgang an Masse verbunden. Daher kann auch bei Vorhandensein z. B. eines Fcldcffeki-Transislors 3' für einen anderen, einem Adressenbit /f, entsprechenden Halbleitcrstreifen 2'. ohne ein Signrl an der dem anderen Halbleiterstrcifcn entsprechenden Auswahlleitunc 53 kein

Ausgangssignal auftreten. Da acht Adressenleitungen ^ acht Ausvvahlleitungen vorgesehen sind, speichert (jje Festwertspeichereinheit nach F i g. 1 ein Bit für !«des Wort von 8 χ 8 = 64 Worten.
'Obwohl die in Fig. 1 dargestellte Fesiwerispeichereinheit bereits eine günstige Speicherstruktur aufweist, hat sie jedoch insofern Nachteile, als ein erheblicher Aufwand an Halbleitersubsiratfläche erforderlich ist, um eine große Anzahl von jeweils viele Bits enthaltenden Worten abzuspeichern. Da für zwei Auswahlspalten drei Halbleiierstreifen (z. B. 2,4 und 6) benötigt werden, sind bei der dargestellten Speichereinheit mit acht Spalten zwölf Halbleiterstreiien erforderlich. Hohe Anzahlen von jeweils viele Bits aufweisenden Datenworten werden z. B. häufig zur Abspeicherung von Befehlen für Mikroprogramme verwendet.

Aufgabe der Erfindung ist es daher, dit für einen Festwertspeicher hoher Speicherdichte erforderliche Halbleiter-Substratflache zu verringern.

Diese Aufgabe wird erfindungsgemäß dadurch gelost, daß die Halbleiterstrcifen alternierend über zweite Feldeffekt-Transistoren mit einem Bezugspotential und über dritte FeldefTekt-Transisoren mit einem gemeinsamen Ausgang für die Speichcreinheit verbunden sind, wobei die zweiten und dritten Feldeffekt-Transistoren selektiv durch Signale auf den Auswahlleitungen leitend werden. Ferner sind die Halbleiterstreifen durch vierte Feldeffekt-Transistoren mit einem zweiten, gegenüber dem Bezugspoteniial unterschiedlichen Potential verbunden und eine Auswahlleitung ist mit zwei zweiten Feldeffekt-Transistoren verbunden, die zwei verschiedene Halbleiterstrcifen mit dein Bezugspotential verbinden, wobei mindestens einer der beiden zweiten Feldeffekt-Ti ansistoren in Serie mit einem weiteren zweiten Feldeffekt-Transistor geschaltet ist, Her an eine andere Auswahlleitung angeschlossen ist.

Außerdem sind die Adrcssenleitungen und Auswahlleitungen allen Speichereinheiten eines Festweit-Speichers gemeinsam, und mehrere Spcichcrcinhciten speichern zusammen eine gleiche Anzahl Bits eines jeden Wortes einer Anzahl von Worten ab.

Vorteilhafterwi'ise ist somit erfindungsgemäß nur etwa ein Halbleitcrstreifen erforderlich, um adressierbare Speicherstellen für die jeweilige Bit-Position eines binären Worte zu bilden, so daß im Gegensatz zu der zwölf Halbleiterslreifen benötigenden Speichereinheit nach F i g. 1 nunmehr lediglich 9 Halbleiterstreifen zum Aufbau einer Festwert-Speichcrein· heit mit 8 Spalten erforderlich sind.

Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden nähet beschrieben. Es zeigt

Fig. 1 eine schematische Darstellung einer Festwert-Speichereinheit des Standes der Technik,

Fig. 2 eine schematische Darstellung der crfindungsgemäßen Festwert-Speiche reinheit und

F i si. 3 eine schematische Darstellung eines Teils der Speichcreinheit nach F i g. 2. ^6<)

Fig. 2 stellt eine Festwert-Speichci einheit dar. die die acht Rcihenadrcssen. . I. bis . I_s, und acht Spalk'iiadressen, S₁., , bis .V₇. _s aufweist. Somit ergeben sich 64 mögliche Speicherstellen (Adressen). Zur Adressierung einer Speicherstclle muß eine Spähenauswahlleitung und eine Zeilenadressenleilimg ein »wahres« Signal aufweisen. Im Normalfall Ί.Λ während eines Speicherzyklus nur ein Zeilenadressensignal und ein Spaltenauswahlsignal »wahr«. Die Zeilenadressen- und Spaltenauswahlleitungen sind den X- und Y-Leitungen einer Speichermatrix äquivalent. Die Bit-S'ellen können mit 1:1 bis 1:8 bezeichnet werden, wie es bei einigen Adressen der Figur zu entnehmen ist.

Die Speichereinheit besteht aus in Halbleitersubstrat eindiffundierten P-leitenden Halbleiterstreifen 20 bis 28, die elektrisch mit einem Potential, z. B. — V, und entweder einem Ausgang 71 oder einem Bezugspotential, wie Massepotential verbunden sind. Erfindungsgemäß sind abwechselnd P-leitende Halbleiterstreifen, wie z.B. die Halbleitersireifen 21, 23, 25 und 27 mit dem Ausgang und die verbleibenden P-leiienden Halbleiterstreifen 20, 22, 24, 26 und 28 mit Massepotential verbunden.

Selbstverständlich kann die Speichereinheit alternativ auch eindiffundierte N-leitende Halbleiterstreifen aufweisen, wobei die Verwendung positiver Potentiale erforderlich ist. In diesem Fall muß die logische Zuordnung, die in Verbindung mit der vorzugsweisen Ausführungsform der Erfindung beschrieben wird, ebenfalls geändert werden. Da hier P-leitende Halb'.eiterstreifen gewählt wurden, sind negative Spannungspegel zur Ansteuerung der die Speicherstellen bildenden Feldeffekt-Transistoren und Darstellung eines »wahren« logischen Zustandes (logische »1«) erforderlich. Masse-Potentiale repräsentieren einen »falschen« logischen Zustand (logische »0«).

Die Speichereinheit weist ferner erste Feldeffekt-Transistoren 29 bis Sl auf, die zwischen benachbarten P-leitenden Halbleiterstreifen angeordnet sind und die Speicherstellcn bilden. Das Vorhandensein oder Nichtvorhandensein eines solchen ersten Feldeffekt-Transistors zwischen den P-leitenden Halbleiterstreifen bezeichnet den logischen Zustand der an dieser speziellen Adresse gespeicherten Information. Wenn somit kein erster Feldeffekt-Transistor vorhanden ist (z. B. bei 1 : 2 und 8:1), ist das gespeicherte Bit eine logische »1«, und wenn ein erster Feldeffekt-Transistor vorhanden ist (z. B. bei 1:1 und 1 : 3), ist das gespeicherte Bit eine logische »0«. Das Vorhandensein bzw. Nichtvorhandensein eines ersten Feldeffekt-Ttansistors führt zu einem »falschen« bzw. »wahren« Ausgangssignal, wenn an der dem ersten Feldeffekt-Transistor entsprechenden A.dressenleitung und den beiden Auswahlleitungen »wahre« Signale bzw. Potentiale anliegen.

Außerdem sind zweite Feldeffekt-Transistoren 52 bis 61 und 19 in Reihe in den P-leitenden Halbleiterstreifen 20 bis 28 ausgebildet, im Gegensatz zu den ersten Feldeffekt-Transistoren, die zwischen den P-leitenden Halbleitcrstreifen ausgebildet sind. Die zweiten FeldeiTekt- Transistoren schalten die P-leitenden Halbleiterstrcifen, die mit Massepotential odei dem Ausgang verbunden werden sollen. Es sei her ausgestellt, daß Spaltenauswahlsignale für zwei an grenzende P-leitende Halblciterstreifcn während de Speicheradressierungsintervalls »wahr« sind. Infolge dessen sind zumindest zwei zweite Feldeffekt-Tran sislorcn während eines jeden Adressenzyklus leitend Wird z. B. eine der Speicherstellen 1 : 1 bis 8 :1 aus uewählt. so sind die Signale .S_s., und S₁ .., »wahre und die Feldeffekt-Transistoren 52, 53 und 54 sin während des entsprechenden Speicheradressierungs zyklus leitend.

Die P-leitenden 1 lalbleiterstreifen werden eingang

über vierte Feldeffekt-Transistoren 62 bis 70 ungefähr auf das Potential — V aufgeladen. Dieses v_orlade-Intervall tritt vor einem SpeichcradresscnzykUis auf. Die Ladung wird auf Grund der Eigenkapazität der P-leitenden Ffalbleitcrstreifen gespeichert. Sodann wird je nach Adressierung ein Halbleitcrstreifcn über einer von einem Signal einer Auswahlleitung angesteuerten zweiten Feldeffekt-Transistor mit dem Bezugspotential verbunden, während der angrenzende Halbleiterstreifen über einen von einem Signal der angrenzenden Auswahlleitung angesteuerten Feldeffekt-Transistor mit dem gemeinsamen Ausgang verbunden wird, um ein Auslesen des Signals zu ermöglichen, das die in dem angrenzenden Halbleiterstreifen gespeicherten Daten darstellt. Die Auswahlsignale liegen an den Auswahlleitungen während der gesamten Adressierperiode an, so daß die zweiten Feldeffekt-Transistoren der angrenzenden Kalbleiterstreifen gleichzeitig leiten, um die einem bestimmten Halbleiterstreifen entsprechende Adresse auszuwählen.

Die hohe Speicherdichte der Speichereinheit nach Fig. 2 gegenüber der Speichereinheit nach Fig. 1 wird bei einem Vergleich der beiden Figuren deutlich. Bei der Speichereinheit nach Fig. 1 sind drei eindiffundierte Halbleiterstreifen 2, 4 und 6 für jeweils zwei NOR-Glieder einer Bitstellc erforderlich. Wird mit N die Anzahl der Auswahlspalten bezeichnet, so ist die Anzahl der eindiffundierten Halbleiterstreifen

yN. Dagegen werden bei der Spcichercinheit nach Fig. 2 nur zwei P-leitcnde Halbleiterstreifen. z.B. 20 und 21, für zwei NOR-Glieder benötigt. Die Anzahl der eindiffundierten Halbleitern eifen ist somit N-M und entspricht demnach fast genau der Anzahl N der Auswahlspalten. Obwohl hier NOR-Glieder zum Aufbau der Speichcreinheit verwendet werden. können auch andere logische Verknüpfungsarten benutzt werden. Bei Verwendung von NOR-Gliedern ist das Ausgangssignal »falsch«, wenn ein Signal anliegt. d. h. der logische Zustand »wahr« ist. Liegt kein Signal an, d.h., ist der logische Zustand »falsch«, so ist das Ausgangssignal »wahr«. Die Bezeichnungen »wahr« und »falsch« werden — wie bereits erwähnt — verwendet, um die binären Zustände einer logischen »1« und einer logischen »0« darzustellen.

Da bei der Speichereinheit nach F i g. 1 ein zusätzlicher P-leitender Halbleiterstreifen zur Bildung von jeweils zwei NOR-Gliedern benötigt wird, ist somit gegenüber der erfindungsgemäßen Speichereinheit nach Fig. 2 eine ungefähr um ¹Zs größere Substratfläche zum Aufbau eines derartigen Festwertspeichers erforderlich.

In F i g. 3 ist die Festwert-Speichereinheit nach F i g- 2 schematisch dargestellt. Wie F i g. 3 zu entnehmen ist, liegt der Feldeffekt-Transistor 29 zwischen den P-leitenden Halbleiterstreifen 20 und 21. Ein »wahres« (negatives) Signal der Adressenleitung A j treibt den Feldeffekt-Transistor 29, in die Leitung, um die Halbleiterstreifen 20 und 21 elektrisch miteinander zu verbinden. Die Halbleiterstreifen 21 und 22 bleiben weiterhin voneinander isoliert. Ist andererseits das Signal A₂ »wahr«, besteht keine elektrische Verbindung zwischen den P-leitendcn Halbleiterstreifen 20 und 21. In diesem Falle besteht die elektrische Verbindung zwischen den P-leitendcn Halbleiterstreifen 21 und 22. Die vierten Feldeffekt-Transistoren 62 und 63 liegen in Reihe mit den P-leitcnden HaIbleitci sUcifcn 20 bzw. 21, um vor einem Speicher-Adrcssicrungszyk'ius jeden P-leilcnden llalbleilcrstreifcn an das Poicnlial -- V zu legen, wenn ein »wahres« Yorladc-Signal ansteht, ü. h., die P-leitcnden Halbleiterstreifen werden auf cuis Potential Γ gebracht bzw. vorgeladen. Daraufhin sperren die vierten Feldeffekt-Transistoren, und das Potential — I' wird durch die Kapazität der P-lcitcndcn HaIbleilcrstrcifen gespeichert.

ίο Ferner ist in F i g. 3 auch die Spaltenauswahl veranschaulicht, üic zweiten Feldeffekt-Transistoren 52 und 53 für die Auswahlleitungen S_H,, und S_{1 4}., sind in Reihe mit dem P-lcitenden Halbleiterbereich 20 geschaltet. Sind die Spaltenauswahlsignale »wahr«, so liegt der P-leitcndc Halbleiterstreifen 20 an Massepotcntial. Der Feldeffekt-Transistor 54 ist in Reihe mit dem P-leilendcn Halbleiterstreifen 21 geschaltet, um ein Ausgangssignal an die entsprechenden NOR-Glieder, z. B. das zu den P-leitenden Halbleitcrstreifen 20 und 21 gehörende NOR-Glied, abzugeben, wenn diese adressiert sind.

Gemäß F i g. 2 werden bei Beginn eines Opcralionszyklus des Speichers die vierten Feldeffekt-Transistoren 62 bis 70 in die Leitung getrieben, und jeder P-lcitcndc Halbleitcrstreifcn 20 bis 28 wird ungefähr auf das Potential V vorgeladen. Während des Vorladeinlervalls sperren die zweiten Feldeffekt-Transistoren 52 und 61. In ähnlicher Weise werden ebenfalls die ersten Feldeffekt-Transistoren 29 bis 51 währ;. .J des Vorladcintcrvalls gesperrt gehalten.

Nach dem Vorladc-lntervall wird eine bestimmte Speichcrstelle adressiert, indem ein ^wahres* Signal über eine der Adressenleitungcn ,·(, bis A^ und ein »wahres« Signal über zwei der Auswahlleitungen Sg₄, bis S₇. j; abgegeben werden. Beispielhaft sei angenommen, daß das Signal der Adresscnleiturig A. und die Signale der Auswahlleitungen.^., und 5,,., während des Speicherzyklus »wahr« sind. Die anderen Signale seien falsch·:. Während des Spcicherzyk'ius werden daher die zweiten Feldeffekt-Transistoren 52 und 53 in die Leitung getrieben, so daß der P-lcitendc Halbleiterstreifen 20 an Mas-e liegt. Da auch der Feldeffekt-Transistor 29 zwischen den P-leitenden Halbleitcrstrciien 20 und 21 leitet, sind die beiden P-leitendcn Halbleiterstreifen elektrisch miteinander verbunden, und der P-leitendc Halbleiterstreifen 21 wird ebenfalls über den Feldeffekt-Transistor 29 entladen. Der Feldeffekt-Transistor 54 "leitet ebenfalls, so daß das Ausgangssignal »falsch« ist. Anders ausgedrückt, da der Feldeffekt-Transistor 29 zwischen den P-leitenden Halbleiterstreifen 20 und 21 liegt und leitet, um eine Verbindung zwischen den Halbleiterstreifen herzustellen, werden diese auf Massepotential entladen, und das Ausgangssignal ist »falsch«.

Wenn andererseits der Feldeffekt-Transistor 29 nicht vorhanden ist. entlädt sich die Ladung des P-lcitenden Halbleiterstreifens 21 nicht über die Feldeffekt-Transistoren 52 und 53 auf Massepotential.

und das Signal an dem entsprechenden NOR-Glied ist »falsch« und das Ausgangssignal somit »wahr«.

Selbstverständlich erstrecken sich die Adressen- und Auswahlleitungen zu anderen Bit-Stellen in weiteren Abschnitten des Festwertspeichers (nicht gezeigt). Das Ausgangssignal für alle Bitstcllcn des addrcssiertcn Festwertspeichers wird gleichzeitig an entsprechenden Ausgangsanschlüssen 71 erhalten. Die Feldeffekt-Transistoren 52 und 53 sowie 19

.iur

und 61 bilden zwei UND-Verknüpfungsanordnungen, die benötigt werden, um die gleichzeitige Auswahl der P-leitenden Halbleiterstreifen 20 und 28 zu verhindern. Wenn z. B. die Speicherstelle 8 :1 ausgewählt ist, liegen die Leitungen /I₈, S₈,, und S,. ₂ an einem »wahren« Potential. Da die Leitung A_s an einem »wahren« Potential liegt, leiten die Feldeffekt-Transistoren 36, 39, 41, 44, 46, 49 und 51, und wenn nur der Feldeffekt-Transistor 19 im Halbleiterstreifen 28 vorhanden wäre, könnte der Ausgang 71 irriger-

weise über die Feldeffekt-Transistoren 19, 51, 49, 46 44, 41, 39, 36 und 54 geerdet werden. Dieser Strom kreis wird durch den Feldeffekt-Transistor 61 ge sperrt, so daß der Halbidteistreifen 28 nur geerdc ist, wenn sowohl an der Leitung S_{8 H}, als auch an dei Leitung S₁,_B ein »wahres« Potential anliegt. In glei eher Weise ist der Halbleiterstrcifen 20 nur dam über die Feldeffekt-Transistoren 52 und 53 geerdet wenn sowohl an der Leitung S₈,, als auch an dei ίο Leitung S₁,₂ ein »wahres« Potential anliegt.

Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Festwert-Speichereinheit aus in ein Halbleiter-Substrat eindiffundierten Halbleiterstreifen und mit den Halbleiterstreifen eine Matrix bildenden Adressenleitungen bzw. Auswahlleitungen, mit ersten Feldeffekt-Transistoren, die selektiv durch Signale auf den Adressenleitungen leitend werden und entsprechend gespeicherten Daten an den Schnittpunkten von Adressenleitungen und ausgewählten Paaren angrenzender eindiffundierter Halbleiterstreifen angeordnet und mit dieser: verbunden sind, dadurch gekennzeichnet, daß die Halbleitentreifen (20 bis 28) alternierend über zweite Feldeffekt-Transistoren (52, 53. 55. 57, 59, 19, 61) mit einem Bezugspotential und über dritte Feldeffekt-Transistoren (54, 56, 58, 60) mit einem gemeinsamen Ausgang (71) für die Speichereinheit verbunden sind, wubei die zweiten und dritten Feldeffekt-Transistoren selektiv durch Signale auf den Auswahlleitungen (S„ ., bis S₇.,) leitend werden.

2. Festwert-Speichereinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleilerstreifen (20 bis 28) durch vierte Feldeffekt-Transistoren (62 bis 70) mit einem zweiten, gegenüber dem Bezugspotential unterschiedlichen Potential (■- V) verbunden sind.

3. Festwert-Speichereinheit nach den An-Sprüchen 1 und 2, dadurch gekennzeichnet, daß eine Auswahlleitung (S_s,,) mit zwei zweiten Feldelf ekt-Transistoren (52 bzw. 19) verbunden ist, die zwei verschiedene Halbleiterstreifen (20 und 28) mit dem Bezugspotential verbinden, und daß mindestens einer der beiden zweiten FeIdeffek-Transistoren (52 bzw. 19) in Serie mit einem weiteren zweiten Feldeffekt-Transistor (53 bzw. 61) geschaltet ist, der an eine andere Auswahlleitung (S₁₄₂ bzw. S₇. ^) angeschlossen ist.

4. Festwert-Speichereinheit nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die Adressenleitungen (Λ 1 bis A 8) und Auswahlleitungcn (S₈., bis S_{7 + 8}) allen Speichereinheiten eines Festwertspeichers gemeinsam sind und mehrere Speichereinheiten zusammen eine gleiche Anzahl Bits eines jeden Wortes .-incr Anzahl von Worten speichern.