DE2514582B1

DE2514582B1 - Schaltung zur erzeugung von leseimpulsen

Info

Publication number: DE2514582B1
Application number: DE19752514582
Authority: DE
Inventors: Nikolaus Dipl-Ing Kirschner
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1975-04-03
Filing date: 1975-04-03
Publication date: 1976-10-07
Also published as: DE2514582C2; US4063224A; FR2306504A1; IT1058514B; CA1079403A; FR2306504B1; GB1547183A

Description

Die Erfindung bezieht sich auf eine Schaltung zur Erzeugung von Leseimpulsen für eine MIiI₂S-Speichermatrix nach dem Oberbegriff des Patentanspruches 1.

Unter M11 bS-Transistoren versteht man Transistoren vom Feldeffekt-Typ, bei denen auf einem Substrat aus Halbleitermaterial oberhalb des Kanalbereiches eine erste Isolierschicht Ii mit einer darauf befindlichen zweiten Isolierschicht I₂ aufgebracht ist und bei denen auf der zweiten Isolierschicht I₂ eine Metallelektrode angeordnet ist. Bei solchen Transistoren hängt die Einsatzspannung von dem Ladungszustand der Grenzfläche zwischen den beiden Isolierschichten Ii und I₂ ab. Die an dieser Grenzschicht befindlichen Haftstellen können durch positive und negative Gatespannungen aufgeladen und entladen werden. Dadurch besitzen die MI]I₂S-Speichertransistoren entweder eine hohe oder eine niedrige Einsatzspannung, die zur Speicherung digitaler Informationen ausgenutzt werden kann. Das Auslesen geschieht durch das Anlegen einer Gatespannung, deren Amplitude zwischen den zwei Werten der Einsatzspannungen liegt.

Beim wiederholten Einschreiben von Information tritt jedoch der Nachteil auf, daß sich die Einsatzspannungen der Transistoren verschieben. Bleibt nun aber die Amplitude der Leseimpulse konstant, so ist das Unterscheiden zwischen den Einsatzspannungen bis zur Verschiebung möglich, bei der der Transistor mit der einen Einsatzspannung leitend und mit der anderen gesperrt ist. Wird diese Bedingung jedoch nicht erfüllt, so kann aus dem Transistor die Information nicht mehr ausgelesen werden, da er bei der angelegten Lesespannung entweder immer leitend ist oder immer sperrend ist.

Dieses Problem ist auch in »Technical Disclosure Bulletin«, Vol. 16, Nr. 9, Februar 1974, S. 2801, angesprochen. Der Verschiebung der Einsatzspannungen wird dabei dadurch begegnet, daß die Speicherelemente gelöscht werden, ehe ihre Einsatzspannungen verschoben werden und daß die Information anschließend wieder neu eingeschrieben wird. Bei einem solchen Betriebsverfahren muß daher aus sämtlichen Speichertransistoren der Speichermatrix und einer vorgegebenen Anzahl von Schreib- bzw. Löschvorgängen die Information ausgelesen und anschließend neu eingeschrieben werden. Dies bedingt, ähnlich wie bei Speicheranordnungen mit dynamischen Speicherelementen, einen zusätzlichen Schaltungsaufwand und ein komplizierteres Betriebsverfahren.

In der DT-OS 21 61 783 ist eine Speicherschaltung mit MNOS-Transistoren beschrieben. Dem Problem der Verschiebung der Einsatzspannungen wird durch eine zusätzlich vorgesehene Zyklussteuereinrichtung begegnet, die die MNOS-Transistoren vor dem Einstellen auf den gewählten der beiden möglichen Einsatzspannungswerte zuerst auf den einen und dann auf den anderen dieser beiden Werte schaltet. Dieses Betriebsverfahren für MNOS-Speichertransistoren erfordert ebenfalls einen zusätzlichen Schaltungsaufwand und ein kompliziertes Betriebsverfahren.

Die Aufgabe der vorliegenden Erfindung besteht demgemäß darin, eine einfache Schaltung zur Erzeugung von Leseimpulsen für MIiI₂S-Speichermatrizen anzugeben, die die Amplitude ihrer Leseimpulse automatisch so ändert, daß die Zahl der Umschreibvorgänge möglichst groß ist, ohne daß eine Verschiebung der Einsatzspannungen der Speichertransistoren der Matrix sich auf die Unterscheidung der auszulesenden Information auswirkt.

Diese Aufgabe wird durch eine wie eingangs bereits erwähnte Schaltung gelöst, die durch die in dem kennzeichnenden Teil des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.

Der wesentliche Vorteil der Erfindung besteht darin, daß die Schaltung zur Erzeugung der Leseimpulse die Amplitude ihrer Leseimpulse automatisch so ändert, daß sich eine Verschiebung der Einsatzspannungen der Speichertransistoren der Matrix auf die Unterscheidung der auszulesenden Information nicht auswirkt, so daß die Zahl der möglichen Umschreibvorgänge möglichst groß ist. Dies wird dadurch erreicht, daß die Lesespannung bei der erfindungsgemäßen Schaltung durch einen MIiI₂S-Transistor, vorzugsweise durch einen MNOS-Transistor oder MAOS-Transistor, eingestellt wird, der ebenso wie die Speichertransistoren der Matrix den Umschreibvorgängen unterworfen wird. Dabei bestehen die Isolierschichten bei einem MNOS-Transistor aus SiO₂ und S13N4 und bei einem MAOS-Transistor aus SiO₂ und A1₂O3.

Ein weiterer wesentlicher Vorteil der Erfindung besteht darin, daß ein Umschreiben bzw. ein Regenerie-

ren der in den Speichertransistoren enthaltenen Information nicht erforderlich ist. Es sind daher bei der erfindungsgemäßen Anordnung keine aufwendigen Zyklussteuereinrichtungen bzw. Regenerierschaltungen erforderlich.

Vorteilhafterweise können die die Lesespannung bestimmenden Lesetransistoren in jeder Zeile mitintegriert werden.

Vorteilhafterweise liegt die minimale nötige Gatespannung während des Lesens am Gate. Dadurch ist der Abbau der niedrigen Einsatzspannung, der durch die angelegte Lesespannung verstärkt wird, niedriger als bei konstanter Lesespannung, da eine konstante Lesespannung höher gewählt werden muß. So können die Speichertransistoren öfter gelesen werden.

Im folgenden wird die Erfindung anhand der Figuren und der Beschreibung näher erläutert

Fig. 1 zeigt das Schaltbild einer MlifeS-Speichermatrix;

F i g. 2 zeigt eine erfindungsgemäße Schaltung zur Erzeugung von Leseimpulsen für die Speichermatrix nach der Fig. 1;

Fig.3 zeigt die Schaltung einer MIiI₂S-Speichermatrix mit Adressendecodern und mit der erfindungsgemäßen Schaltung zur Erzeugung von Leseimpulsen;

F i g. 4 zeigt eine Schaltung mit einer Speichermatrix mit MIibS-Transistoren kurzer Kanallänge und mit der erfindungsgemäßen Schaltung zur Erzeugung von Leseimpulsen.

In der F i g. 1 ist eine bekannte Speichermatrix mit MIibS-Transistoren, vorzugsweise mit MNOS-Transistoren, dargestellt. Dabei weisen die MNOS-Transistoren der Matrix einen doppelt geschichteten Gateisolator auf, der beispielsweise aus einer etwa 2 nm dicken SiO₂-Schicht und einer darauf aufgebrachten etwa 45 nm dicken SisN^Schicht besteht. An der Grenzschicht zwischen der SiO₂-Schicht und der SisN^Schicht befindet sich eine große Anzahl von Haftstellen, die durch unterschiedliche Spannungen aufgeladen oder entladen werden können. Dadurch weist der Transistor entweder eine hohe oder eine niedrige Einsatzspannung auf. Unter Einsatzspannung wird dabei die Spannung am Gate des Transistors verstanden, bei der der Transistor leitend wird. Diese beiden Zustände können zur Speicherung der Information »0« und »1« verwendet werden.

Anhand der Speichermatrix der F i g. 1 mit zwei mal zwei Transistoren soll nun die Funktionsweise einer MNOS-Speichermatrix erläutert werden. Die Matrix besteht aus den Transistoren 1,11,2 und 21. Dabei sind die Transistoren 1 und 11 und die Transistoren 2 und 21 in jeweils einer Zeile und die Transistoren 1 und 2 und die Transistoren 11 und 21 in jeweils einer Spalte der Matrix angeordnet. Vor Betriebsbeginn wird in alle Transistoren zunächst eine »0« eingeschrieben, d. h. der ganze Speicher wird gelöscht. Zu diesem Zweck werden, p-Kanal-MNOS-Transistoren vorausgesetzt, die Gateleitungen 5 an 0 Volt, die Sourceleitungen 6 und ebenso die Drainleitungen 7 an etwa —40 Volt gelegt.

Anschließend wird nun zeilenweise in die Matrix eingeschrieben, wozu in bestimmte Transistoren einer Zeile die dort herrschende »0« in eine »1« umgeschrieben wird. Soll beispielsweise in den Transistor 11 eine »1« eingeschrieben werden, so wird an die Gateleitung der Zeile, in der sich der Transistor 11 befindet, beispielsweise das Potential —40 Volt angelegt. An der Drainleitung 7 der Spalte, in dem sich der Transistor 11 befindet, liegt die Versorgungsspannung Udd, die vorzugsweise etwa — 20 Volt beträgt, an. Die Sourceleitung der zugehörigen Spalte, in dem sich der Transistor 11 befindet, wird über den Schalter 61 an vorzugsweise Masse gelegt. Um das Einschreiben einer »1« in den Transistor 1 der gleichen Zeile zu verhindern, wird der entsprechende Schalter 6 in der Sourceleitung der Spalte, in dem sich der Transistor 1 befindet, offengelassen. Somit liegt die Inversionsschicht des Transistors 1 auf dem Potential der Versorgungsspannung Udd· Die Gatespannung an der Leitung 5 des Transistors 1 reicht nicht aus, um den Transistor 1 in den Zustand »1« zu schalten. Er bleibt im »0«-Zustand. Der Schalter 61 in der Sourceleitung 6 des Transistors 11 dagegen ist geschlossen. Zwischen dem Gate und dem Substrat liegt die volle Gatespannung. Der Transistor 11 wird in den Zustand »1« geschaltet. Somit wird in dem Transistor 11 selektiv eine »1« eingeschrieben, wohingegen alle anderen Transistoren in ihrem Zustand »0« verbleiben.

Das Auslesen geschieht dadurch, daß die entsprechende Sourceleitung 6 an Massepotential gelegt wird, daß die entsprechende Drainleitung 7 über einen Lasttransistor zur Versorgungsspannung Udd geschaltet wird und daß die Lesespannung auf die entsprechende Gateleitung 5 geschaltet wird. Die Größe der Lesespannung soll dabei zwischen den durch die positiven und negativen Schaltimpulsen hervorgerufenen Eingangsspannungswerten liegen. In diesem Fall fließt über den Speichertransistor ein Strom, wenn er niedrige Einsatzspannung hat bzw. im Falle hoher Einsatzspannung bleibt der Speichertransistor gesperrt.

Zu der Erfindung führten die folgenden Überlegungen. Werden die Speichertransistoren wiederholt umgeschrieben, so treten Degradierungseffekte auf, die die Verschiebung der Einsatzspannungen verursachen. Bleibt dabei die Lesespannung aber konstant, so ist das Lesen nur so lange möglich, wie die Lesespannung zwischen den Einsatzspannungen liegt. Die Speichermatrix ist dann nicht mehr funktionsfähig, wenn die Lesespannung entweder die zum Einschalten nötige Gatespannung oder die Einsatzspannung des Transistors erreicht, der gesperrt bleiben soll. Diese Grenze kann erfindungsgemäß dadurch hinausgeschoben werden, wenn die Leseamplitude der niedrigen Einsatzspannung entsprechend geändert wird. Dies kann dadurch erreicht werden, daß die Lesespannung mit Hilfe eines MIiI₂S-Transistors, vorzugsweise mittels eines MNOS-Transistors, eingestellt wird, der den Umschreibvorgängen genauso unterworfen ist, wie die Speichertransistoren der Speichermatrix.

In der F i g. 2 ist eine erfindungsgemäße Schaltung zur Erzeugung von Leseimpulsen mit Hilfe eines MIiI₂S-Transistors dargestellt. Diese Schaltung besteht aus dem Eingangstransistor 9, dem Lasttransistor 8 und dem MIiI₂S-Transistor 10. Die drei Transistoren sind in aus der F i g. 2 ersichtlichen Weise miteinander verschaltet. Das Gate des Transistors 9 bildet den mit 91 bezeichneten Eingang der Schaltung. Der Ausgang der Schaltung ist mit 82 bezeichnet. Liegt entweder keine Spannung oder nur eine kleinere Spannung als die Einsatzspannung des Eingangstransistors 9 am Eingang 91, so ist nur der Lasttransistor 8 eingeschaltet und damit wird etwa die um die Schwellspannung des Transistors 8 erniedrigte Versorgungsspannung Udd — Un auf den Ausgang 82 gezogen. Liegt die Einsatzspannung des Transistors 9 dagegen in der Nähe der Versorgungsspannung Udd, so schalten alle drei Transistoren 1 und am Ausgang 82 liegt über den

MIibS-Transistor 10 und den Transistor 9 eine niedrige Spannung an. Diese niedrige Ausgangsspannung ist gleich der Summe der Einsatzspannung des Transistors 10 und der wirksamen Gatespannung des Transistors 10, wobei die letztere durch den in der Stufe fließenden Strom bestimmt wird. Erfindungsgemäß ist der Transistor 10 ein MIihS-Transistor und wird so betrieben, daß er die niedrige Einsatzspannung der Speichertransistoren der Matrix besitzt. Auf diese Weise wird erreicht, daß die Ausgangsspannung über dem niedrigeren Spannungspegel der Speichermatrix liegt. Die zuletzt genannte Spannungskomponente bestimmt, wieviel höher die Lesespannung über der niedrigen Einsatzspannung der Speichertransistoren liegt. Durch geeignete Dimensionierung der Stufe, d. h. durch die Wahl der Geometrie der Transistoren, kann diese Spannungskomponente auf beliebige Werte im weiten Bereich eingestellt werden. Damit kann dann die wirksame Gatespannung für die Speichertransistoren mit niedriger Einsatzspannung bestimmt werden. Weiterhin kann vorteilhafterweise die technologische Streuung dieser Einsatzspannungen in Betracht gezogen werden.

Vorteilhafterweise kann der MIi US-Transistor der erfindungsgemäßen Schaltung zur Erzeugung der Leseimpulse in die Speichermatrix integriert werden, wie dies in der Fig.3 dargestellt ist. Einzelheiten der F i g. 3, die bereits im Zusammenhang mit den anderen Figuren beschrieben wurden, tragen die entsprechenden Bezugszeichen. Mit 40 ist die erfindungsgemäße Schaltung zum Erzeugen von Leseimpulsen bezeichnet. Die MIiI₂S-Speichermatrix trägt das Bezugszeichen 50. Für jede Zeile der Matrix 50 ist eine erfindungsgemäße Schaltung zur Erzeugung von Leseimpulsen vorgesehen. In der Fig.3 ist für die erste Zeile 22 mit den Transistoren 1 und 11 die Schaltung 40 vorgesehen, wobei der Ausgang dieser Schaltung mit der ersten Zeile 22 verbunden ist. Weitere erfindungsgemäße Schaltungen zur Erzeugung von Leseimpulsen für weitere Zeilen der Matrix 50 sind der Einfachheit halber nicht dargestellt. Bei jedem Umschreibvorgang der Zeile wird der MNOS-Transistor 10 der erfindungsgemäßen Schaltung 40 zur Erzeugung der Lesespannung ebenfalls umgeschrieben, damit dieser Transistor gleichermaßen, wie die übrigen Speichertransistoren der Zeile der Matrix 50 degradiert wird. Dabei ist eine statistische Verteilung der Umschreibvorgänge am günstigsten. Aus der Schaltung der F i g. 3 ist ersichtlich, daß der MNOS-Transistor 10 der erfindungsgemäßen Schaltung genauso geschrieben werden kann wie die übrigen Speichertransistoren der Matrix. Lediglich der Transistor 9 wird während des Umschreibvorganges ausgeschaltet und nach dem Vorgang wieder eingeschaltet. Jede Zeile der Matrix 50 ist mit einem an sich bekannten Dekodierer 30 verbunden. Zum Anlegen der Lesespannung an die Zeile 22 der Matrix 50 wird der Transistor 9 über den Gateanschluß 91 leitend geschaltet.

In derF i g. 4 ist eine Speicherschaltung in Ein-Kanal-Technik mit einer Speichermatrix, die aus MNOS-Transistoren kurzer Kanallänge besteht, mit Decodiergattern und mit Antivalenz-Gattern dargestellt. Diese Schaltung ist auch in der DT-PS 22 45 688 beschrieben.

Das Antivalenzgatter hat die Aufgabe, den logischen Zustand am Ausgang des Decodiergatters wahlweise mit Hilfe eines Impulses zu invertieren. Der Decodierer besteht aus den Transistoren 41, 42, 43, 44, die das Decodier-Gatter bilden. Das Gatter ist »ausgewählt«, wenn die an den Transistoren 41, 42, 43 anliegende Adresse, wie in der Figur dargestellt, die Gateleitung 422 mit dem Transistor 421 auswählt. Der Ausgang des Gatters führt auf ein Antivalenz-Gatter, das von den Transistoren 745, T^, 7}₇, 7« und 7}₉ gebildet wird.

Betrachtet man das ausgewählte Gatter und liegen 0 Volt an dem Eingang 54 des Antivalenz-Gatters an, so sind, da der Transistor 46 leitend ist, die Transistoren 48 und 410 gesperrt, d. h. über den Eingang 56 und den Transistor 411 liegt die Schreibspannung an der ausgewählten Gateleitung 422, die mit dem Gate des Transistors 421 verbunden ist, an. An allen nicht ausgewählten Gateleitungen liegt keine Schreibspannung an, da diese dann durch die leitenden Transistoren 410 kurzgeschlossen sind.

Der Transistor 419 dient zum Einschreiben der Information. Soll eine »1« eingeschrieben werden, so wird die Sourceleitung der betreffenden Speicherspalte auf Masse gelegt. Soll eine »0« beibehalten werden, so wird die Sourceleitung der entsprechenden Speicherspalte unterbrochen. Dieser Transistor 419 entspricht den Schaltern 61 der F i g. 1.

Die Erzeugung von Leseimpulsen mittels der erfindungsgemäßen Schaltung geschieht in der oben im Zusammenhang mit den F i g. 2 und 3 beschriebenen Weise. In der F i g. 4 ist für die Gateleitung 422 mit dem Transistor 421 die Schaltung 40 vorgesehen, wobei der Ausgang dieser Schaltung mit der Gateleitung 422 verbunden ist. Weitere erfindungsgemäße Schaltungen zur Erzeugung von Leseimpulsen für weitere Gateleitungen der Matrix 400 sind der Einfachheit halber nicht dargestellt.

Beim Löschvorgang wird durch einen Impuls an dem Eingang 51 der Transistor 417 leitend gemacht, d. h. die Source- und Drainleitungen der Transistoren einer Matrixspalte werden kurzgeschlossen. Die Löschspannung wird über den Transistor 418, der über den Eingang 52 gesteuert wird, an die Source- und Drainleitungen angelegt. Der Transistor 414 bleibt gesperrt, damit die hohe Löschspannung nicht am Ausgang 59 auftritt. Die Transistoren 419 und 420 bleiben gesperrt, damit die Löschspannung nicht gegen Masse kurzgeschlossen wird. Gleichzeitig wird die Adreßleitung ausgewählt. An dem Eingang 54 wird eine Spannung angelegt und über den Transistor 411 wird an alle Gateleitungen eine Schreibspannung angelegt. In dem Antivalenz-Gatter, das zum ausgewählten Gatter gehört, leiten die Transistoren 49 und 48, die Schreibspannung wird kurzgeschlossen und die Gateleitung liegt praktisch auf 0 Volt. In den nicht ausgewählten Gateleitungen dagegen bleiben die Transistoren 49 und 410 gesperrt, die hohe Schreibspannung ist an allen Gateleitungen wirksam. Dadurch liegen an -den Speichertransistoren dieser Zeilen Source, Drain und Gate auf dem gleichen Potential. Der Zustand dieser Elemente wird daher nicht geändert.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltung zur Erzeugung von Leseimpulsen für Speichermatrizen mit MIi^S-Transistoren, deren Einsatzspannungen bei wiederholten Einschreibvorgängen verschoben werden, dadurch gekennzeichnet, daß in der Schaltung ein M11 I₂S-Transistor vorgesehen ist, der ebenso wie die MIiI₂S-Transistoren der Speichermatrix den Umschreibvorgängen unterworfen wird und daß die Lesespannung durch die Parameter dieses MIiI₂S-Transistors bestimmt ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgang (82) der Schaltung mit einer Gateleitung (22, 422) verbunden ist, daß der Gateanschluß des MIiI₂S-Transistors (10) der Schaltung mit dem Ausgang (82) der Schaltung verbunden ist, daß der Source- bzw. Drainanschluß des MIibS-Transistors (10) über einen durch seinen Eingang (91), der den Eingang der Schaltung darstellt, steuerbaren Transistor (9) mit dem Ausgang (82) verbunden ist, daß an dem Drain- bzw. Sourceanschluß des MIibS-Transistors (10) ein Potential der Versorgungsspannung anliegt, daß der Ausgang (82) der Schaltung über einen Lastwiderstand (8) mit dem anderen Versorgungsspannungspotential (Udd) verbunden ist, wobei die Differenz aus dem einen Versorgungsspannungspotential und dem anderen Versorgungsspannungspotential der Versorgungsspannung entspricht und daß der Ausgang (82) der Schaltung mit einer Gateleitung (22,422) der Matrix (40,400) verbunden ist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß als Lastwiderstand (8) ein Feldeffekttransistor verwendet ist, wobei der Gateanschluß dieses Feldeffekttransistors mit dem anderen Versorgungsspannungspotential verbunden ist.

4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß als MIiI₂S-Transistoren MNOS-Transistoren oder MAOS-Transistoren verwendet sind.