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DE112005002818B4 - Diodenarrayarchitektur zum Adressieren von Widerstandspeicherarrays im Nanomaßstab - Google Patents

Diodenarrayarchitektur zum Adressieren von Widerstandspeicherarrays im Nanomaßstab Download PDF

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DE112005002818B4
DE112005002818B4 DE200511002818 DE112005002818T DE112005002818B4 DE 112005002818 B4 DE112005002818 B4 DE 112005002818B4 DE 200511002818 DE200511002818 DE 200511002818 DE 112005002818 T DE112005002818 T DE 112005002818T DE 112005002818 B4 DE112005002818 B4 DE 112005002818B4
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conductors
diode
conductor
memory cell
voltage
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DE200511002818
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Nicholas H. Tripsas
Colin S. Bill
Michael A. VanBuskirk
Matthew Buynoski
Tzu-Ning Fang
Wei Daisy Cai
Suzette K. Pangrle
Steven Avanzino
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Abstract

Die vorliegende Speicherstruktur umfasst einen ersten Leiter (BL), einen zweiten Leiter (WL), eine Widerstandsspeicherzelle (130), die mit dem zweiten Leiter (WL) verbunden ist, eine erste Diode (134), die mit der Widerstandsspeicherzelle (130) und dem ersten Leiter (BL) verbunden ist und in Durchlassrichtung von der Widerstandsspeicherzelle (130) zu dem ersten Leiter (BL) orientiert ist, und eine zweite Diode (132), die mit der Widerstandsspeicherzelle (130) und dem ersten Leiter (BL) verbunden und parallel zu der ersten Diode (134) angeordnet ist und in Sperrrichtung von der Widerstandsspeicherzelle (130) zu dem ersten Leiter (BL) orientiert ist. Die erste und die zweite Diode (134, 132) besitzen unterschiedliche Schwellwertspannungen.

Description

  • Hintergrund der Erfindung
  • 1. Technisches Gebiet
  • Diese Erfindung betrifft im Allgemeinen Speichereinrichtungen und betrifft insbesondere ein Speicherarray mit Widerstandsspeicherzellen.
  • 2. Hintergrund
  • Im Allgemeinen werden Speichereinrichtungen, die mit Computern und anderen elektronischen Geräten verbunden sind, eingesetzt, um Information für deren Betrieb zu speichern und zu bewahren. Typischerweise enthält eine derartige Speichereinrichtung ein Array aus Speicherzellen, wobei auf jede Speicherzelle zum Programmieren, Löschen und Auslesen zugegriffen werden kann. Jede Speicherzelle enthält Information in einem „Aus”-Zustand oder einem „Ein”-Zustand, was auch als „0” bzw. „1” bezeichnet wird, wobei diese Zustände während des Ausleseschrittes dieser Speicherzelle ausgelesen werden können.
  • Bei der ständigen Fortentwicklung und Verbesserung derartiger Speichereinrichtungen wird auch die Informationsmenge größer, die zu speichern und zu bewahren ist. 1 zeigt eine Art einer Speicherzelle, die als eine Widerstandsspeicherzelle im Nanomaßstab bzw. mit Nanoabmessungen 30 bekannt ist, die vorteilhafte Eigenschaften zum Erfüllen dieser Anforderungen beinhaltet. Die Speicherzelle 30 umfasst beispielsweise eine Cu-Elektrode 32, eine superionische Schicht 34, etwa Cu2S auf der Elektrode 32, eine aktive Schicht 36, etwa Cu2O oder diverse Polymere auf der Cu2S-Schicht 34 und eine Ti-Elektrode 38 auf der aktiven Schicht 36. Es sei zunächst angenommen, dass die Speicherzelle 30 umprogrammiert ist und zum Programmieren der Speicherzelle 30 wird eine negative Spannung an die Elektrode 38 angelegt, während die Elektrode 32 auf Masse gehalten wird, so dass ein elektrisches Potential Vpg (das elektrische „Programmierpotential”) an der Speicherzelle 30 von einem höheren zu einem tieferen Potential in Richtung von der Elektrode 32 zu der Elektrode 38 anliegt (siehe 2, die eine Darstellung des Speicherzellenstromes gegenüber dem an der Speicherzelle 30 angelegten elektrischen Potential zeigt). Dieses Potential ist ausreichend, um zu bewirken, dass Kupferionen von der superionischen Schicht 34 in Richtung der Elektrode 38 und schließlich in die aktive Schicht 36 beschleunigt werden, wodurch bewirkt wird, dass die aktive Schicht 36 (und damit die gesamte Speicherzelle 30) in einem niederohmigen oder leitenden Zustand (A) ist. Beim Abstellen eines derartigen Potentials (B) werden die Kupferionen, die während des Programmierschrittes in die aktive Schicht 36 gewandert sind, dann bewahrt, so dass die aktive Schicht 36 (und die Speicherzelle 30) in einem leitenden Zustand oder einem Zustand mit geringem Widerstand bleibt.
  • Um die Speicherzelle zu löschen (2), wird eine positive Spannung an die Elektrode 38 angelegt, während die Elektrode 32 auf Masse gehalten wird, so dass ein elektrisches Potential Ver (das elektrische „Löschpotential”) über der Speicherzelle 30 von einem höheren zu einem tieferen elektrischen Potential in der umgekehrten Richtung anliegt. Dieses Potential bewirkt einen Stromfluss durch die Speicherzelle in der umgekehrten Richtung (C), und ist ausreichend, dass Kupferionen von der aktiven Schicht 36 zu der Elektrode 32 und in die superionische Schicht 34 zurückgeführt werden, was wiederum bewirkt, dass die aktive Schicht 36 (und damit die gesamte Speicherzelle 30) in einem Zustand mit hohem Widerstand oder in einem im Wesentlichen nicht-leitenden Zustand ist. Dieser Zustand wird beim Abstellen eines derartigen Potentials an der Speicherzelle 30 bewahrt.
  • 2 zeigt auch den Leseschritt der Speicherzelle 30 in ihrem programmierten (leitenden) Zustand und in ihrem gelöschten (nicht-leitenden) Zustand. Ein elektrisches Potential Vr (das elektrische „Lesepotential”) wird über der Speicherzelle 30 von einem höheren zu einem tieferen elektrischen Potentialwert in der gleichen Richtung wie das elektrische Potential Vpg angelegt. Dieses elektrische Potential ist kleiner als das elektrische Potential Vpg, das an der Speicherzelle 30 für das Programmieren angelegt wird (siehe oben). Wenn in dieser Situation die Speicherzelle 30 programmiert ist, leitet die Speicherzelle 30 Strom (Pegel L1), wodurch angegeben wird, dass die Speicherzelle 30 sich in ihrem programmierten Zustand befindet. Wenn die Speicherzelle 30 gelöscht ist, leitet die Speicherzelle 30 keinen Strom (Pegel L2), wodurch angegeben wird, dass die Speicherzelle 30 in ihrem gelöschten Zustand ist.
  • 3, 4 und 5 zeigen ein Speicherzellenarray 40, das Speicherzellen 30 der zuvor beschriebenen Art aufweist. Wie in 3 gezeigt ist, enthält das Speicherzellenarray 40 mehrere erste parallele Leiter 42 (Bit-Leitungen) BL0, BL1, ..., BLn, und mehrere zweite parallele Leiter 44 (Wortleitungen) WL0, WL1, ..., WLn, die darüber angeordnet und mit Abstand senkrecht vorgesehen sind und die mehreren ersten Leiter 42 kreuzen. Es sind mehrere Speicherzellen 30 der zuvor beschriebenen Art enthalten, wobei jede mit einer Auswahldiode 50 verbunden ist, die einen „Durchlass- bzw. Vorwärts”-Schwellwert Vt und eine „Sperr”-Durchschlagsspannung Vt aufweist, um eine Speicherzellendiodenstruktur zu bilden. Jede Speicherzelle 30 ist mit einer Auswahldiode 50 zwischen einem Leiter BL der mehreren ersten Leiter 42 und einem Leiter WL der mehreren Leiter 44 an dem Kreuzungsbereich dieser Leiter in Reihe verbunden, wobei die Diode 50 in der Durchlassrichtung von dem Leiter BL der mehreren ersten Leiter 42 zu dem Leiter WL der mehreren zweiten Leiter 44 orientiert ist. Wie beispielsweise in 3 gezeigt ist, verbinden eine Speicherzelle 30 00 und eine Diode 50 00 in Reihe einen Leiter BL0 der mehreren ersten Leiter 42 mit einem Leiter WL0 der mehreren zweiten Leiter 44 an dem Kreuzungsbereich dieser Leiter BL0, WL0; eine Speicherzelle 30 10 und eine Diode 50 10 verbinden in Reihe den Leiter BL1 der mehreren ersten Leiter 42 mit dem Leiter WL0 der mehreren zweiten Leiter 44 an dem Kreuzungsbereich dieser Leiter BL1, WL0, etc.
  • Um eine ausgewählte Speicherzelle (3) zu programmieren, etwa die ausgewählte Speicherzelle 30 00, wird die an den Leiter BL0 angelegte Spannung (Vpg + Vt) größer eingestellt als die Spannung (0), die an den Leiter WL0 angelegt ist, wobei Vpg so definiert ist wie oben angegeben und Vt (die Durchlass-)Schwellwertspannung der Diode 50 00 ist. Des weiteren wird diese gleiche Spannung Vpg + Vt an jeden der Leiter WL1, ..., WLn angelegt und es wird eine Spannung von 0 an jeden der Leiter BL1, ..., BLn angelegt. Dies führt zu einem Potential von 0 an jeder der Speicherzellendiodenstrukturen (die nicht die Struktur der ausgewählten Speicherzelle 30 00 und der Diode 50 00 sind), die mit dem Leiter BL0 und dem Leiter WL0 verbunden sind. An jeder der anderen Speicherzellendiodenstrukturen ist vom höheren zum tieferen Potentialwert in Sperrrichtung der Diode 50 ein elektrisches Potential wriksam, das gleich ist Vpg + Vt. Dieses elektrische Potential ist kleiner als die Durchbruchspannung Vb der Diode 50 und es fließt daher kein Strom durch die zugehörige Speicherzelle. Somit ermöglicht es das Vorsehen der Dioden 50, in geeigneter Weise eine Speicherzelle auszuwählen und zu programmieren, ohne dass die anderen Speicherzellen in dem Array gestört werden.
  • Um eine ausgewählte Speicherzelle (4) zu löschen, beispielsweise die ausgewählte Speicherzelle 30 00, ist die an den Leiter WL0 angelegte Spannung (Ver + Vb) größer als die Spannung (0), die an den Leiter BL0 angelegt ist, wobei Vr wie oben definiert ist und Vb die (Sperr-)Durchbruchsspannung der Diode 50 00 ist. Des weiteren wird eine Spannung von beispielsweise 0,5 (Vpg + Vt) an jeden der Leiter WL1, ..., Wn und an jeden der Leiter BL1, ..., BLn angelegt. Dies führt zu einem Potential von 0,5 (Vpg + Vt), das über jeder der Diodenspeicherzellenstrukturen angelegt ist (die nicht die ausgewählte Struktur aus der Speicherzelle 30 00 und der Diode 50 00 sind), die mit dem Leiter BL0 und dem WL0 verbunden sind, wobei die Richtung von dem höheren zum tieferen Potential in der Sperrrichtung der Diode 50 orientiert ist. Dieses elektrische Potential 0,5 (Vpg + Vt) ist kleiner als die Durchbruchsspannung Vb der Diode 50, und es fließt daher kein Strom durch die zugeordnete Speicherzelle. Jede der anderen Speicherzellen-Diodenstrukturen besitzt daran anliegend ein elektrisches Potential von 0. Ähnlich wie zuvor erlaubt es das Vorsehen der Dioden 50, eine Speicherzelle in geeigneter Weise auszuwählen und zu löschen, ohne dass die anderen Speicherzellen in dem Array gestört werden.
  • Um eine ausgewählte Speicherzelle (5) auszulesen, beispielsweise die ausgewählte Speicherzelle 30 00, ist die an den Leiter BL0 angelegte Spannung (Vr + Vt), größer als die Spannung (0), die an den Leiter WL0 angelegt ist, wobei Vr wie oben definiert ist und Vt gleich die Schwellwertspannung der Diode 50 00 ist. Des weiteren wird eine Spannung Vr + Vt an jeden der Leiter WL1, ..., WLn angelegt, und es wird die Spannung 0 an jeden der Leiter BL1, ..., BLn angelegt. Dies führt zu einem Potential von 0, das über jeder der Speicherzellen-Diodenstrukturen angelegt ist (die nicht der Struktur der ausgewählten Speicherzelle 30 00 und der Diode 50 00 entsprechen), die mit dem Leiter BL1 und WL0 verbunden sind. Jede der anderen Speicherzellen-Diodenstrukturen hat daran angelegt in Richtung von dem höheren zum tieferen Potentialwert entsprechend der Sperrrichtung der Diode 50 ein elektrisches Potential anliegen, das gleich ist Vr + Vt. Dieses Potential Vr + Vt ist kleiner als die Durchbruchspannung der Diode 50, so dass kein Strom durch die zugeordnete Speicherzelle fließt. Somit erlaubt das Vorsehen der Dioden 50, eine Speicherzelle in geeigneter Weise auszuwählen und auszulesen, ohne dass die anderen Speicherzellen in dem Array gestört oder anderweitig beeinflusst werden.
  • 6 zeigt eine ideale (G) und die tatsächliche (H) Spannungs-Strom-Charakteristik für eine Diode der Art, wie sie in dem Speicherarray der 3 bis 5 vorgesehen ist. Es ist zu beachten, dass zum Verwirklichen des Löschens einer ausgewählten Speicherzelle Strom durch die ausgewählte Speicherzelle fließen muss, und um diese Stromleitfähigkeit zu erreichen, muss die zugeordnete Dioden im Durchbruchsbereich betrieben werden. Idealerweise besitzt eine derartige Diode eine geringe Schwellwertspannung (Durchlassrichtung der Diode) in der Größenordnung von 0,6 Volt, und eine geringe Durchbruchsspannung (Sperrrichtung der Diode) in der Größenordnung von 2,0 Volt, da diese Spannungen ein schnelles und effizientes Programmieren, Lesen, Löschen einer ausgewählten Zelle mit relativ geringen angelegten elektrischen Potentialen erlauben würden, so dass eine Versorgungsspannung mit niedrigem Potential verwendet werden kann.
  • Jedoch beträgt in der Praxis die Durchbruchsspannung viel mehr als 2,0 Volt, während eine typische Diode tatsächlich eine Schwellwertspannung in der Größenordnung von 0,6 Volt aufweist (wie dies durch in 6 gezeigt ist), d. h. beispielsweise 4,5 Volt oder deutlich mehr. Dies ist problematisch zum Erreichen des Durchbruchszustands der Diode, der zum Löschen der zugehörigen Speicherzelle wesentlich ist, wie zuvor beschrieben ist.
  • Es wird daher eine Möglichkeit benötigt, in der die zuvor beschriebenen idealen Charakteristiken erreicht werden.
  • Überblick über die Erfindung
  • Allgemein gesagt, umfasst die vorliegende Speicherstruktur einen ersten Leiter, einen zweiten Leiter, eine Widerstandsspeicherzelle, die mit dem zweiten Leiter verbunden ist, eine erste Diode, die mit der Widerstandsspeicherzelle und dem ersten Leiter verbunden ist, und in Durchlassrichtung von der Widerstandsspeicherzelle zu dem ersten Leiter orientiert ist, und eine zweite Diode, die mit der Widerstandsspeicherzelle und dem ersten Leiter parallel zur ersten Diode verbunden ist und in Sperrrichtung von der Widerstandsspeicherzelle zu dem ersten Leiter angeordnet ist.
  • Eine solche Anordnung mit zwei Dioden identischer Schwellwertspannung ist aus US 2003/0169625 A1 bekannt.
  • Kurze Beschreibung der Zeichnungen
  • Die neuen Merkmale, die als charakteristisch für die Erfindung angenommen werden, werden in den angefügten Patentansprüchen dargelegt. Die Erfindung selbst sowie die bevorzugte Art der Verwendung und weitere Aufgaben und Vorteile davon können am Besten durch Bezugnahme auf die folgende detaillierte Beschreibung einer anschaulichen Ausführungsform verstanden werden, wenn dies in Verbindung mit den begleitenden Zeichnungen erfolgt, in denen:
  • 1 eine Querschnittsansicht einer typischen Widerstandsspeicherzelle ist;
  • 2 ein Graph des Stromes gegen die Spannung beim Programmieren, Lesen und Löschen der Speicherzelle aus 1 ist;
  • 3 eine schematische Darstellung eines Speicherarrays ist, das Speicherzellen entsprechend der 1 enthält, wobei das Programmieren einer ausgewählten Speicherzelle gezeigt ist;
  • 4 eine schematische Darstellung eines Speicherarrays ist, das Speicherzellen gemäß der 1 enthält, wobei das Löschen einer ausgewählten Speicherzelle gezeigt ist;
  • 5 eine schematische Darstellung eines Speicherarrays ist, das Speicherzellen gemäß der 1 enthält, wobei das Auslesen einer ausgewählten Speicherzelle gezeigt ist;
  • 6 ein Graph ist, der die Strom-Spannungs-Diodencharakteristik zeigt;
  • 7 eine schematische Darstellung der ersten Ausführungsform der Erfindung ist;
  • 8 ein Graph des Strom-Spannungs-Verlaufes für die Erfindung aus 7 und die Erfindung aus 10 ist;
  • 9 eine schematische Darstellung eines Speicherarrays mit der Erfindung aus 7 ist, wobei das Programmieren einer ausgewählten Speicherzelle gezeigt ist;
  • 10 eine schematische Darstellung eines Speicherarrays mit der Erfindung aus 7, wobei das Löschen einer ausgewählten Speicherzelle gezeigt ist; und
  • 11 eine schematisch Darstellung eines Speicherarrays mit der Erfindung aus 7 ist, wobei das Auslesen einer ausgewählten Speicherzelle gezeigt ist.
  • Beste Art bzw. Arten zum Ausführen der Erfindung
  • Es wird nun detailliert auf eine spezielle Ausführungsform der vorliegenden Erfindung verwiesen, die zeigt, wie nach Ansicht der Erfinder die Erfindung gegenwärtig am Besten verwirklicht werden kann.
  • 7 zeigt eine Ausführungsform der vorliegenden Erfindung. Es ist darin ein Leiter BL gezeigt, und ein Leiter WL liegt darüber, kreuzt diesen und ist von dem Leiter BL beabstandet. Eine Struktur 60 verbindet den Leiter BL und den Leiter WL an deren Kreuzungsbereich. Die Struktur 60 enthält eine Widerstandsspeicherzelle 130, ähnlich zu der Widerstandszelle 30, die zuvor gezeigt ist, die mit dem Leiter WL, einer ersten Diode 132, die mit der Widerstandsspeicherzelle 130 und dem Leiter BL verbunden ist, und einer zweiten Diode 134 verbunden ist, die ebenfalls mit der Widerstandsspeicherzelle 130 und dem Leiter BL parallel zu der ersten Diode 132 angeschlossen ist. Die erste Diode 132 ist in Durchlassrichtung von der Widerstandsspeicherzelle 130 zu dem Leiter BL orientiert, und die zweite Diode 134 ist in der Sperrrichtung von der Widerstandsspeicherzelle 130 zu dem Leiter BL orientiert. Die Dioden 132, 134 sind so ausgewählt, dass sie unterschiedliche (Durchlass-)Schwellwertspannungen aufweisen, beispielsweise besitzt die Diode 132 eine Schwellwertspannung Vt1 = 0,6 Volt, während die Diode 134 eine Schwellwertspannung Vt2 = 2,0 Volt aufweist. Beide Dioden 132 und 134 besitzen (Sperr-)Durchbruchsspannungen von Vb = 4,5 Volt, wie dies zuvor beschrieben ist. Wenn die beiden Dioden als eine Einheit betrachtet werden, bilden sie in der parallelen Anordnung die parallele Diodenstruktur 62, die zwischen der Widerstandsspeicherzelle 130 und dem Leiter BL angeschlossen ist und die in 8 gezeigte Strom-Spannungs-Charakteristik aufweist. In der Richtung von dem Leiter BL zu der Widerstandsspeicherzelle 130 wird die Diode 132 bei ihrer Schwellwertspannung von 0,6 Volt deutlich unterhalb der Durchbruchsspannung (4,5 Volt) der Diode 134 leitend. In Richtung von der Speicherzelle 130 zu dem Leiter BL wird die Diode 134 bei ihrer Schwellwertspannung von 2,0 Volt leitend, was deutlich unter der Durchbruchsspannung (4,5 Volt der Diode) 132 liegt. Das Gesamtergebnis besteht darin, dass die parallele Diodenstruktur 62 mit den Dioden 132, 134 in Parallelschaltung im Wesentlichen äquivalent ist zu einer einzelnen Diode mit den Eigenschaften, die in 8 gezeigt sind, und die nahe an der idealen Diode (6) liegen, wie dies zuvor erläutert ist.
  • 9, 10 und 11 zeigen ein Speicherzellenarray 140, das Speicherzellen 130 der zuvor beschriebenen Art enthält. Wie in 9 gezeigt ist, umfasst das Speicherzellenarray 140 mehrere erste parallele Leiter 142 (Bitleitungen) BL0, BL1, ..., BLn, und mehrere zweite Leiter 144 (Wortleitungen) WL0, WL1, ..., WLn, die darüber liegend angeordnet und davon beabstandet und senkrecht dazu sind und die mehreren ersten Leiter 142 kreuzen. Es sind mehrere Strukturen 60, wie sie zuvor beschrieben sind, vorgesehen, wovon jede einen Leiter BL mit einem Leiter WL an dem entsprechenden Kreuzungsbereich verbindet. Jede Struktur umfasst eine Widerstandsspeicherzelle 130 und eine parallele Diodenstruktur 62, die so verschaltet und konfiguriert sind, wie dies zuvor beschrieben ist. Wie beispielsweise in 9 gezeigt ist, verbinden die Speicherzelle 130 und die parallele Diodenstruktur 62 00 in Reihe den Leiter BL0 der mehreren ersten Leiter 142 mit dem Leiter WL0 der mehreren zweiten Leiter 144 an dem entsprechenden Kreuzungsbereich dieser Leiter BL0, WL0, die Speicherzelle 130 10 und die parallele Diodenstruktur 62 10 verbinden in Reihe den Leiter BL1 der mehreren ersten Leiter 142 mit dem Leiter WL0 der mehreren zweiten Leiter 144 an dem jeweiligen Kreuzungsbereich dieser Leiter BL1, WL0, usw.
  • Um eine ausgewählte Speicherzelle (9) zu programmieren, beispielsweise die ausgewählte Speicherzelle 130 00, wird die an den Leiter BL0 angelegte Spannung (Vpg + Vt1) größer als die Spannung (0) gewählt, die an den Leiter WL1 angelegt ist, wobei Vpg in dem zuvor definierten Sinne in dieser Ausführungsform 1,0 Volt und Vt1 die (Durchlass-)Schwellwertspannung der Diode gleich 0,6 Volt betragen, so dass Vpg + V1 = 1,6 Volt. Ferner wird diese gleiche Spannung Vpg + Vt1 von 1,6 Volt an jedem der Leiter WL1, ..., WLn und die Spannung 0 wird an jedem der Leiter BL1, ..., BLn angelegt. Dies führt zu einem Potential von 0, das an den Strukturen 60 anliegt (die nicht die Struktur 60 00 sind), die mit dem Leiter BL0 und dem Leiter WL0 verbunden sind. Jede der anderen Strukturen 60 in dem Array 140 hat daran anliegend, von dem höheren zum tieferen Potentialwert in Richtung von dem Leiter WL zu dem Leiter BL, ein elektrisches Potential, das gleich ist zu Vpg + Vt1 = 1,6 Volt. Dieses elektrische Potential ist kleiner als die Schwellwertspannung Vt2 (2 Volt) der Diode 134 (und kleiner als die Durchbruchspannung VB der Diode 132 von 4,5 Volt) und somit fließt kein Strom durch die zugeordneten Speicherzellen 130. Somit wird durch den Einbau der Diodenstruktur 60 es ermöglicht, dass eine Speicherzelle in geeigneter Weise ausgewählt und programmiert wird, ohne dass eine der anderen Speicherzellen in dem Array gestört oder anderweitig beeinflusst wird.
  • Um eine ausgewählte Speicherzelle (10) zu löschen, beispielsweise die ausgewählte Speicherzelle 130 00, ist die an den Leiter WL0 angelegte Spannung (Ver + Vt2) größer als die Spannung (0), die an den Leiter BL0 angelegt wird, wobei Ver wie zuvor definiert ist und in dieser Ausführungsform 1,0 Volt beträgt, und Vt2 die Schwellwertspannung der Diode ist und 2,0 Volt beträgt, so dass Ver + Vt2 = 3,0 Volt. Des weiteren wird eine Spannung von beispielsweise 0,5 (Vpg + Vt2) = 1,5 Volt an jeden der Leiter WL1, ..., WLn und an jeden der Leiter BL1, ..., BLn angelegt. Dies führt zu einem Potential von 1,5 Volt, das an jeder der Strukturen 60 (die nicht der Struktur 60 00 entsprechen) angelegt ist, die mit dem Leiter BL0 und dem Leiter WL0 verbunden sind, wobei das Potential vom höheren zum tieferen Potentialwert in Richtung von dem Leiter WL zu dem Leiter BL orientiert ist. Dieses elektrische Potential von 1,5 Volt ist kleiner als die Schwellwertspannung Vt2 (2,0 Volt) der Diode 134 (und kleiner als die Durchbruchsspannung Vb der Diode 132 von 4,5 Volt), und daher fließt kein Strom durch die anderen Speicherzellen 130, die mit dem Leiter BL0 und dem Leiter WL0 verbunden sind. Jede der anderen Strukturen 60 in dem Array 140 hat ein daran anliegendes elektrisches Potential von 0. Ähnlich wie zuvor ermöglicht es das Vorsehen der Diodenstruktur 62, das eine Speicherzelle in geeigneter Weise ausgewählt und gelöscht wird, ohne dass eine der anderen Speicherzellen in dem Array gestört wird.
  • Um eine ausgewählte Speicherzelle auszulesen (11), beispielsweise die ausgewählte Speicherzelle 130 00, wird die an den Leiter BL0 angelegte Spannung (Vr + Vt1) größer gewählt als die Spannung 0, die an den Leiter WL0 angelegt wird, wobei Vr wie zuvor definiert ist und in diesem Beispiel 0,5 Volt beträgt und Vt1 gleich der Schwellwertspannung der Diode 132 00 entspricht, d. h. 0,6 Volt beträgt, so dass Vr + Vt1 = 1,1 Volt ist. Des weiteren wird eine Spannung von Vr + Vt1 = 1,1 Volt an jeden der Leiter WL1, ..., WLn und es wird eine Spannung von 0 an jeden der Leiter BL1, ..., BLn angelegt. Dies führt dazu, dass ein Potential von 0 an jeder der Strukturen 60 (die nicht der Struktur 60 00 entsprechen) anliegt, die mit dem Leiter BL1 und WL0 verbunden sind. Jede der anderen Strukturen 60 des Arrays besitzt vom höheren zum tieferen Potentialwert in Richtung von dem Leiter WL zu dem Leiter BL ein elektrisches Potential das gleich ist zu Vr + Vt1. Dieses Potential Vr + Vt1 = 1,1 Volt ist damit kleiner als die Schwellwertspannung Vt2 (2,0 Volt) der Diode 134 (und ist auch kleiner als die Durchbruchsspannung der Diode 132 von 4,5 Volt), so dass kein Strom durch die zugehörige Speicherzelle 130 fließt. Somit erlaubt das Vorsehen der Diodenstruktur 62 ein geeignetes Auswählen und Auslesen einer Speicherzelle, ohne dass eine der anderen Speicherzellen in dem Array gestört wird.
  • Man erkennt, dass eine wirksame und effektive Lösung zum Programmieren, Löschen und Auslesen von Widerstandsspeicherzellen bereitgestellt. Besonders wichtig ist das Bereitstellen einer Diodenstruktur, die eine ideale Charakteristik für die Schwellwertspannung und die Durchbruchsspannung aufweist.

Claims (8)

  1. Speicherarray mit: mehreren ersten Leitern (BL); mehreren zweiten Leitern (WL); und mehreren Speicherstrukturen (60), wovon jede einen Leiter (BL) der mehreren ersten Leiter mit einem Leiter (WL) der mehreren zweiten Leiter verbindet, wobei jede Speicherstruktur (60) umfasst: eine Widerstandsspeicherzelle (130), die mit einem Leiter (WL) der mehreren zweiten Leiter verbunden ist; eine erste Diode (132), die mit der Widerstandsspeicherzelle (130) und einem Leiter (BL) der mehreren ersten Leiter verbunden und in Durchlassrichtung von der Widerstandsspeicherzelle (130) zu dem Leiter (BL) der mehreren ersten Leiter orientiert ist; und eine zweite Diode (134), die mit der Widerstandsspeicherzelle (130) und dem Leiter (BL) der mehreren ersten Leiter verbunden und parallel zu der ersten Diode (132) angeordnet ist und in der Sperrrichtung von der Widerstandsspeicherzelle (130) zu dem Leiter (BL) der mehreren ersten Leiter orientiert ist; wobei die zweite Diode (134) eine größere Schwellwertspannung aufweist als die erste Diode (132) und wobei das Speicherarray ferner eine Auslesevorrichtung umfasst, die dafür ausgelegt ist, an einen der mehreren ersten Leiter (BL0), der mit einer der Speicherstrukturen (60 00), die ausgelesen werden soll, verbunden ist, eine positive Lesespannung anzulegen, die größer als die Schwellwertspannung der ersten Diode (132) und kleiner als die Schwellwertspannung der zweiten Diode (134) ist, ein Massepotential an die anderen ersten Leiter (BL1, BLn) anzulegen, das Massepotential an einen der mehreren zweiten Leiter (WL0), der mit der auszulesenden Speicherstruktur (60 00) verbunden ist, anzulegen und die Lesespannung an die anderen zweiten Leiter (WL1, WLn) anzulegen.
  2. Speicherarray nach Anspruch 1, das ferner eine Programmiervorrichtung umfasst, die dafür ausgelegt ist, an einen der mehreren ersten Leiter (BL0), der mit einer der Speicherstrukturen (60 00), die programmiert werden soll, verbunden ist, eine positive Programmierspannung anzulegen, die größer als die Schwellwertspannung der ersten Diode (132) und kleiner als die Schwellwertspannung der zweiten Diode (134) ist, ein Massepotential an die anderen ersten Leiter (BL1, BLn) anzulegen, das Massepotential an einen der mehreren zweiten Leiter (WL0), der mit der zu programmierenden Speicherstruktur (60 00) verbunden ist, anzulegen und die Programmierspannung an die anderen zweiten Leiter (WL1, WLn) anzulegen.
  3. Speicherarray nach einem der Ansprüche 1 und 2, das ferner eine Löschvorrichtung umfasst, die dafür ausgelegt ist, ein Massepotential an einen der ersten Leiter (BL0) der mit einer der Speicherstrukturen (60 00), die gelöscht werden soll, verbunden ist, anzulegen, an einen der zweiten Leiter (WL0), der mit der zu löschenden Speicherstruktur (60 00) verbunden ist, eine Löschspannung, die größer als die Schwellwertspannung der zweiten Diode ist, anzulegen und die halbe Löschspannung an die anderen ersten Leiter (BL1, BLn) und die anderen zweiten Leiter (WL1, WLn) anzulegen.
  4. Speicherarray nach einem der Ansprüche 1 bis 3, in dem die Widerstandsspeicherzelle (130) umfasst: eine erste Elektrode (32); eine superionische Schicht (34), die auf der ersten Elektrode (32) ausgebildet ist; eine aktive Schicht (36), die auf der superionischen Schicht (34) ausgebildet ist; und eine zweite Elektrode (38), die auf der aktiven Schicht (36) ausgebildet ist; wobei die aktive Schicht (36) dafür ausgelegt ist, Ionen aus der superionischen Schicht (34) aufzunehmen, wenn zwischen der ersten Elektrode (32) und der zweiten Elektrode (38) ein elektrisches Programmierpotential von einem höheren zu einem tieferen Potential in Richtung von der ersten Elektrode (32) zu der zweiten Elektrode (38) angelegt wird.
  5. Speicherarray nach Anspruch 4, in dem die erste Elektrode (32) Kupfer umfasst, die superionische Schicht (34) Kupfer(I)-Sulfid umfasst, die aktive Schicht (36) Kupfer(I)-Oxid und/oder ein Polymer umfasst und die zweite Elektrode (38) Titan umfasst.
  6. Verfahren zum Betreiben eines Speicherarrays mit mehreren ersten Leitern (BL), mehreren zweiten Leitern (WL) und mehreren Speicherstrukturen (60), wovon jede einen Leiter (BL) der mehreren ersten Leiter mit einem Leiter (WL) der mehreren zweiten Leiter verbindet, wobei jede Speicherstruktur eine Widerstandsspeicherzelle (130), die mit einem Leiter (WL) der mehreren zweiten Leiter verbunden ist, eine erste Diode (132), die mit der Widerstandsspeicherzelle (130) und einem Leiter (BL) der mehreren ersten Leiter verbunden und in Durchlassrichtung von der Widerstandsspeicherzelle (130) zu dem Leiter (BL) der mehreren ersten Leiter orientiert ist und eine zweite Diode (134), die mit der Widerstandsspeicherzelle (130) und dem Leiter (BL) der mehreren ersten Leiter verbunden und parallel zu der ersten Diode (134) angeordnet ist und in der Sperrrichtung von der Widerstandsspeicherzelle (130) zu dem Leiter (BL) der mehreren ersten Leiter orientiert ist, umfasst, wobei die zweite Diode (134) eine größere Schwellwertspannung aufweist als die erste Diode (132), wobei das Verfahren umfasst: Auslesen von einer der Speicherstrukturen (60 00), wobei das Auslesen umfasst: Anlegen einer positiven Lesespannung, die größer als die Schwellwertspannung der ersten Diode (132) und kleiner als die Schwellwertspannung der zweiten Diode (134) ist, an einen der mehreren ersten Leiter (BL0), der mit der auszulesenden Speicherstruktur (60 00) verbunden ist; Anlegen eines Massepotentials an die anderen ersten Leiter (BL1, BLn); Anlegen des Massepotentials an einen der mehreren zweiten Leiter (WL0), der mit der auszulesenden Speicherstruktur (60 00) verbunden ist; und Anlegen der Lesespannung an die anderen zweiten Leiter (WL1, WLn).
  7. Verfahren nach Anspruch 6, das ferner umfasst: Programmieren von einer der Speicherstrukturen(60 00), wobei das Programmieren umfasst: Anlegen einer positiven Programmierspannung, die größer als die Schwellwertspannung der ersten Diode (132) und kleiner als die Schwellwertspannung der zweiten Diode (134) ist, an einen der mehreren ersten Leiter (BL0), der mit der zu programmierenden Speicherstruktur (60 00) verbunden ist; Anlegen eines Massepotentials an die anderen ersten Leiter (BL1, BLn); Anlegen des Massepotentials an einen der mehreren zweiten Leiter (WL0), der mit der zu programmierenden Speicherstruktur (60 00) verbunden ist; und Anlegen der Programmierspannung an die anderen zweiten Leiter (WL1, WLn).
  8. Verfahren nach Anspruch 7, das ferner umfasst: Löschen von einer der Speicherstrukturen (60 00), wobei das Löschen umfasst: Anlegen eines Massepotentials an einen der ersten Leiter (BL0), der mit der zu löschenden Speicherstruktur (60 00) verbunden ist; Anlegen einer Löschspannung, die größer als die Schwellwertspannung der zweiten Diode ist, an einen der zweiten Leiter (WL0), der mit der zu löschenden Speicherstruktur (60 00) verbunden ist; und Anlegen der halben Löschspannung an die anderen ersten Leiter (BL1, BLn) und die anderen zweiten Leiter (WL1, WLn).
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