DE2457921C2 - Verfahren und schaltungsanordnung zur erhoehung der schreibgeschwindigkeit in integrierten datenspeichern - Google Patents

Description

Die Erfindung betrifft ein Verfahren nach dem Oberbegriff des Patentanspruchs 1 sowie eine Schaltungsanordnung zur Durchführung des Verfahrens.

Eine derartige Speicheranordnung ist in der deutschen Patentschrift 15 24 873 und in der deutschen Offenlegungsschrift 15 74651 beschrieben. Die Wirkungsweise einer solchen Speicherzelle mit bipolaren Transistoren ist in der erstgenannten Patentschrift ausführlich beschrieben. In einer solchen Speicherzelle ist stets ein Transistor leitend, während der andere gesperrt ist. Im Ruhezustand fließt dann der Strom durch den leitenden Transistor über denjenigen Emitter, der sich auf dem Potenzial von 0 Volt befindet. Die Spannung am zweiten Einitter liegt um den Spannungsabfall höher, der sich durch den Strom durch den Emitterwiderstand ergibt. Die Vorspannung der Basis gegen diesen Emitter genügt dann nicht mehr, um einen vergleichbaren Stromfluß zu ermöglichen. Bei der Adressierung an dem auf 0 Voll befindlichen Emitter wird der bisher leitende Transistorzweig gesperrt, und es fließt ein Strom über den Emitterwiderstand, dessen Spannungsabfall als Leseimpuls ausgewertet wird. Beim Einschreiben einer Information in die Speicherzelle

60 wird der leitende Transistor beim Anlegen eines Adressierungsimpulses an den einen Emitter durch einen Schreibimpuls am zweiten Emitier gesperrt. Die den beiden Kollektorwiderständen parallelgeschalteten Dioden bewirken eine Leistungsschaltung bei der Adressierung. Im Ruhezustand sind diese beiden Dioden gesperrt, während bei der Adressierung die Diode des stromführenden Kollektorzweigs leitend wird und damit ein relativ kleiner Widerstand parallel zu dem stromführenden Kollektorwiderstand geschaltet wird. Es hat sich als sehr vorteilhaft herausgestellt, als Koppelelemente zu den Bitleitungen Schottky-Dioden zu verwenden. Sind nun mehrere derartige Speicherzellen in einem wortorganisierten Speicher vorhanden, dann erfolgt die wortmäßige Selektion durch Absenken des Wortleitungspotentials um etwa 1 Volt gegenüber dem Potential der unselektierten Wortleitungen im Speicher. Aus dem selektierten Wort werden dann einzelne oder mehrere Bits dadurch selektiert, daß beim Lesen in beide vorhandene Bitleitungen und beim Schreiben nur in eine Bitleitung ein Strom eingespeist wird. Um nun die Trägheit beim Einschreiben solcher Zellen zu zeigen, wird im nachfolgenden (Fig. 1) der Schreibvorgang mit den daran beteiligten Schaltelementen der Speicherzelle und den dazu erforderlichen Spannungen und Strömen detailliert beschrieben. Es wird angenommen, daß eine Speicherzelle im Speicher selektiert sei, d. h., das Potential der Wortleitung läge auf —4 Volt, ein Transistor, hier der Transistor Tl, sei eingeschaltet und die Bitleitung, BL 1, läge ebenfalls auf negativem Potential, d.h. im vorliegenden Fall auf -4 Volt. Aus den als Lastwiderständen ausgebildeten bipolaren Transistoren Γ3 und 7" 4 fließen dann je 3 Mikroampere Kollektorstrcm. Zum Schreiben der Speicherzelle fließt ein Schreibstrom IWS aus der Bitleitung BL 0 über die Diode D 1 in den Kollektor des Transistors Ti und hebt dessen Potential so weit an, bis der Transistor T2 einschaltet. Der Transistor Ti muß dabei in den linearen Bereich getrieben werden. Der dazu aufzubringende Kollektorstrom beträgt.

Ic

Ib.

In dieser Schaltung ist dann ein Koüektorstrom von 0,42 mA notwendig, wenn man einen Basisstrom von /fl=3 μΑ und eine Stromverstärkung von 140 annimmt. Außerdem tritt ein nachfolgend beschriebener Effekt auf, der den Schreibvorgang ungünstig, d. h. verlängernd beeinflußt. Am Kollektor des Transistors Tl liegt die Streukapazität CS, die Kollektorbasiskapazität CBC und die Kollektorbasiskapazität CC des PNP-Transistors T3 (s. F i g. 2). Die Bitleitung besitzt die Kapazität CBLO.

Die von dem über die Bitleitung gelieferten Schreibstrom I_Wr um etwa 0,5 Volt umzuladende Kapazität setzt sich wie folgt zusammen:

C= CBLO +CC+CS+β ■ CBC.

Nimmt man einen Schreibstrom von 0,8 mA an, dann ergibt sich für die Umladezeit

ι = C

0.5 V 0.8 m"Ä "-"Jc

Um zu zeigen, daß diese beschriebene Schreibmethode nicht nur hohe Ströme erfordert, sondern sich daraus auch sehr lange Schreibzeiten ergeben, wird unter Zugrundelegung folgender, tatsächlich in derartigen Schaltkreisen auftretender Größen die umzuladende

Kapazität Cund die Umladezeit / berechnet. Es werden folgende Größen zur Berechnung zugrundegelegt:

CBL 0 = 2 pF.

CC = 0.02 pF, s

CS =0,15pF,

CBC =0,18 pFund

β = 140.

Unter Zugrundelegung dieser Größen und Einsetzen in die oben angegebenen Formeln für die umzuuidende Kapazität Cergibt sich

C = 27,37 pF;

die Umladezeit t beträgt dann unter Zugrundelegung ,^ der oben angegebenen Größen 36 Nanosekunden.

Daraus ergibt sich die Aufgabe der vorliegenden Erfindung, die darin besteht, eine Methode und eine Schaltungsanordnung zum Einschreibe:! von Informationen in diodengekoppelte Speicherzellen mit kreuzgekoppelten bipolaren Transistoren zu schaffen, die die Schreibströme und damit die Leistungsaufnahme heim Schreiben und die Schreibzeiten verringern.

Die erfindungsgemäße Lösung ergibt sich aus dem Kennzeichen des Patentanspruches 1. ,_s

Durch die erfindungsgemäßen Lösungen wird sine wesentliche Verringerung des Schreibstromes und auch eine wesentliche Erhöhung der Schreibgeschwindigkeit erzielt. Außerdem ist es von sehr hoher Wichtigkeit, daß durch die vorgeschlagene Lösung das Schreiben einer y₀ diodengekoppelten Speicherzelle mit kreuzgekoppelten bipolaren Transistoren unabhängig von der St; omverstärkung der bipolaren Transistoren ist. Die Erfindung wird nun an Hand von bekannten Speicherzellen dieser Art und Ausführungsbeispiele näher beschrieben. Es zeigt

F i g. 1 eine bekannte diodengekoppelte Speicherzelle mit kreuzgekoppelten bipolaren Transistoren und bipolaren Lautransistoren,

Fig. 2 ein Ersatzschaltbild der Speicherzelle nach Fig.l,

Fig.3 eine Schaltung zur Erhöhung der Schreibgeschwindigkeit der daran angeschlossenen Speicherzelle gemäß F i g. 1 und

Fig.4 ein Impulsdiagramm zur Erklärung der Wirkungsweise der Schaltung nach F i g. 3.

In Fig.l ist das Schaltbild einer bekannten diodengekoppelten Speicherzelle mit krcuzgekoppelten bipolaren Transistoren und bipolaren Lasttransistoren gezeigt, die durch eine verbesserte Schreibmethode und durch eine Schaltungsanordnung dahin verbessert werden soll, daß die Schreibgeschwindigkeiten größer und die Schreibströme kleiner werden. Die in F i g. 1 gezeigte Speicherzelle besteht aus den beiden kreuzgekoppelten bipolaren Transistoren 71 und 72, deren Emitter gemeinsam an der Wortleitung WL liegen. Die Kollektoren der beiden Transistoren 71 und 72 sind mit dem Knotenpunkt A bzw. mit dem Knotenpunkt B verbunden. Am Knotenpunkt A ist außerdem die Basis des Transistors 72, der Kollektor des Lasuransistors 73 und die Schottky-Diode D 1 angeschlossen, deren andere Elektrode mit der Bitleitung BLO verbunden ist. Am Knotenpunkt B liegt der Kollektor des Lasttransistors 74, die Basis des Transistors 71 und die Schottky-Diode D 2. deren freie Elektrode mit der Bitleitung BL 1 verbunden ist. Außerdem liegt je eine Diode in den KreuzkoppJungszweigen zwischen Kollektor und Basis eines jeden Transistors 71 und 72. Die Basen der Lasttransistoren 73 und 74 sind miteinander verbunden, und die d«n Koppelpunkten A und B abgewandten Elektroden sind ebenfalls miteinander verbunden und über einen Widerstand an ein bestimmtes Potential angelegt. An der Basisklemme des Lasttransistors 74 liegt ebenfalls ein festes Potential.

In F i g. 2 ist nun ein Ersatzschaltbild der Speicherzelle nach Fig. 1 dargestellt. Insbesondere sind in diesem Ersatzschaltbild die Streukapazität CS, die KoHektorkapazität CBQ die Kollektorkapazität CC des Lasttransistors 73 und die Bitleitungskapazität CSLO bzw. CBL I dargestellt. Die Diffusionskapaziiät CN und die Junktion-Kapazität Cßfbilden die gesamte Basis-Emitter-Kapazität.

Nachfolgend wird nun an Hand der Fig. 2, 3 und 4 eine Schreibmethode erläutert sowie gemäß F i g. 3 eine Schaltungsanordnung zur Durchführung dieser neuen Schreibmethode angegeben. Die Beschreibung der Wirkungsweise erfolgt zwar grundsätzlich in Fig. 3, wobei jedoch auf das Ersatzschaltbild der F i g. 2 mehrmals zurückgegriffen werden muß, da hier die interessierenden Kapazitäten der Speicherzelle eingezeichnet sind.

In F i g. 4 ist der zeitliche Verlauf der Knotenspannungen während der Zeitpunkte fl bis ?4 an den Knotenpunkten A und B sowie der zeitliche Verlauf des Potentials auf der Wortleitung WL der Schaltung nach F i g. 3 gezeigt.

Im Ruhezustand 11 ist die Wortleitung WL auf Ruhepotential, das durch den Widerstand RA und die Dioden D 3 und D 4 bestiiimt wird. Außerdem wird angenommen, daß der eine der beiden kreuzgekoppeltun Transistoren, nämlich der Transistor 71, leitend sei und der andere, d. h. der Transistor 72, gesperrt sei. Durch das Herunterziehen des Ruhepotentials auf das Selektpotential (hier um 1,0 V) der Worileitung werden auch die inneren Zellenknoten B und A im gleichen Maße entladen. Zu diesem Zeitpunkt sind die beiden Transistoren TA und TBbeide leitend. Die Speicherzelle bleibt hierbei außerordentlich stabil, weil während des Schaltvorgangs etwa gleich große kapazitive Ströme in den Kollektor und in die Basis des eingeschalteten Transistors fließen. Nach dem Schaltvorgang während der Zeit ί 3 fließt wieder der normale Speicherzellenruhestrom. Die beiden Bitleitungen ßLO und BL 1 liegen auf einem Potential von -3 Volt, d. h., daß die beiden Koppeldioden also immer noch gesperrt sind. Während der Zeit r4 wird erfindungsgemäß nun die Wortleitung nach oben gepulst, in diesem Beispiel um 400 mV, wodurch bewirkt wird, daß der Transistor 71 vollständig gesperrt wird. Das Hochpulsen geschieht über den Widerstand RA, der mit der Wortleitung WL verbunden ist. Die zwei Dioden D3 und D4 sind ab 13 gesperrt. Der zur Zeit i3 leitende Transistor TB liegt mit seinem Emitter am Potential VS und mit dem Kollektor an der Wortleätung WL Er bestimmt damit das Wortleitungspotential, das um etwa 200 mV über VS liegt. Der Transistor TA, dessen Kollektor über eine Diode D 1 mit der Wortleuung WL verbunden ist und dessen Emitter ebenfalls auf dem Potential VS liegt, bleibt leitend. Während der Zeit i4 wird der Transistor TB gesperrt, und der Transistor TA bleibt leitend. Bedingt durch den Widerstand RA und der Schottky-Diode D 5 geht das Wortleitungspotential um 400 mV nach oben.

Um nun zu zeigen, daß durch das Hochpulsen der Wortleitung zum Zeitpunkt /4 sich der Schreibstrom verringert und außerdem die Umladezeit verringert

wird, d. h. somit die gesamte Einschreibzeit, wird nachfolgend an einem Beispiel mit angenommenen tatsächlich praktisch erreichbaren Größen ein Beispiel durchgerechnet:

Es sei angenommen, daß der Emitterstrom des eingeschalteten Transistors Ti der Speicherzelle 6 μΑ betrage. Die gesamte Basis-Emitter-Kapazität C (nicht dargestellt) ergibt sich aus C = Cv+ Cm:, worin Cn gleich der Diffusionskapazität und Cb/ die Junctionkapazität ist. Im vorliegenden Beispiel beträgt

C, = Cߣ=O,O27 pF. (C/vist nahezu0).

Die nicht dargestellte Streukapazität C₂ an der Basis des eingeschalteten Transistors 7"I beträgt angenähert:

C₂= CS+CC,

worin CS die Kollektorstreukapazität und CC die Basis-Kollektor-Kapazität des PNP-Transistors ist. Die Streukapazität C₂ an der Basis des eingeschalteten Transistors Ti sei damit im vorliegenden Beispiel gleich

O,16pF + O,O16pF = O,176pF.

Wenn nun der Emitter des eigeschalteten Transistors Ti durch das Wortleitungspotential um etwa 400 mV angehoben wird, so ergibt sich für das Anheben des Potentials an der Basis der Wert:

W₁₁ =

c\

worin Δ Vb gleich dem Spannungssprung an der Basis des Transistors und Δ Ve gleich dem Spannungssprung am Emitter des eingeschalteten Transistors ist.

Bei einem Spannungssprung Δ Ve von 0,4 Volt am Emitter des eingeschalteten Transistors ergibt sich damit ein Spannungssprung Δ Vb an der Basis von

\V_H = 0,4 V

0.027 pF
Ö.l76pF~

= 0.062 V

Das heißt mit anderen Worten, daß sich die Basisspannung also praktisch nicht ändert. Der leitende Transistor Ti wird also, wenn die Wortleitung um 400 mV hochgepulst wird, gesperrt. In der nachfolgenden Zeit wird das Basispotential durch den Kollektorstrom des Lasttransistors 7"3 nur langsam aufgebaut. Die Ladezeit beträgt:

C- W_

"" I

C = CC + CS + C

Hl.

Daraus ergibt sich bei einem Kollektorstrom von 3 μΑ des PNP-Transistors und einer erforderlichen Umladespannung von

eine Zeit von

C- I 1

Im vorliegenden Beispiel ist

Δ V= 0,4 -0,06 = 0,34 Volt
und die zur Umladung erforderliche Zeit

/ = 0.203

0.34
0.003

ns = 22,0 Nanosekunden

Während dieser Zeit sind beide Transistoren Ti und T2 der Speicherzelle gesperrt. Wie im nachfolgenden gezeigt wird, kann somit eine Umladung des Speicherzellenknotens A bei wesentlich geringerem Strom innerhalb kürzerer Zeit erfolgen.

Am Speicherzellenknoten A liegt jetzt eine Gesamtkapazität

C= CC+ CS+ β ■ CBQ
wobei β = 0. Im vorliegenden Beispiel ist

C=0,02pF + 0,15pF = 0,17pF.

Außerdem sei angenommen, daß der Schreibstrom jetzt 200 mA beträgt. Daraus ergibt sich für die Umladung des Speicherzellenknotens A um 0.7 Volt eine Zeit fvon

d. h. im vorliegenden Beispiel

45

55

Im vorliegenden Beispiel ist somit die umzuladende Kapazität

C=0,016 pF+0,16 pF+0,027 pF = 0,203 pF.

^ = 0.595 ns.
0.2 mA

Damit ist der Beweis erbracht, daß durch das Hochpulsen der Wort'eitung IVZ. mit Hilfe der Schaltung nach Fig.3 zum Zeitpunkt ?4 der Schreibstrom wesentlich abgesenkt werden kann und die gesamte ?;hreibzeit der Speicherzelle durch Verringerung der Zeit für die Umladung eines Zellenknotens wesentlich verringert werden kann.

Es ist auch ohne weiteres möglich, zum Anlegen der Impulse an die Wortleitung eine andere Schaltung wie in Fig.3 aufzubauen, ohne daß das Prinzip der vorliegenden Erfindung verlassen wird. Wichtig ist nur daß die Umladezeit für die Umladung eines Speicherzellenknotens wesentlich herabgesetzt wird und die Wortleitung zum richtigen Zeitpunkt hochgepulst wird.

Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Verfahren zur Erhöhung der Schreibgeschwindigkeit in integrierten Datenspeichern mit diodengekoppelten Speicherzellen aus kreuzgekoppeken bipolaren Transistoren, deren miteinander verbundene Emitter gemeinsam mit der Wortleitung verbunden sind und je einem relativ hochohmigen Lastelement, dadurch gekennzeichnet, daß zur Selektion einer Wortleitung (WL) nur bei Schreiboperationen einer Information das Selektionspotential zunächst kurzzeitig nach unten und anschließend um einen Betrag wieder nach oben gepulst wird. is

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitung (WL) nach Absenken des Selektionspotentials um einen kleineren Betrag als das Selektionspotential nach oben gepulst wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitung (WL) nach dem Absenken des Selektionspotentials um den gleichen Betrag des Selektionspotentials nach oben gepulst wird.

4. Schaltungsanordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 3. dadurch gekennzeichnet, daß ein Widerstand (RA) und damit verbundene Dioden (D3 und DA), die mit ihrem Verbindungspunkt mit der Wortleitung (WL) verbunden sind, das Ruhepotential auf der Wortleitung bestimmen und daß zwei mit der Wortleitung (WL) verbundene Transistoren (TA und TB) pro Wortleitung angeordnet sind, um das Ruhepotential auf das Selektionspotential herabzuziehen und zu einem späteren Zeitpunkt (t 4) über den Widerstand (RA) nach oben zu pulsen.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der eine mit der Wortleitung (WL) verbundene Transistor (TA) über eine Schottky-Diode (D5) an die Wonleitung (WL) angekoppelt ist.