DE2303409A1

DE2303409A1 - Monolithisch integrierbare speicheranordnung

Info

Publication number: DE2303409A1
Application number: DE2303409A
Authority: DE
Inventors: Evan Ezra Davidson
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-04-18
Filing date: 1973-01-24
Publication date: 1973-10-31
Also published as: US3761896A; JPS561717B2; DE2303409C2; FR2180688A1; JPS4918433A; GB1419834A; FR2180688B1

Description

Böblingen, den 18. Januar 19 73 gg-sn

Änmelderin: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen: Neuannteldung Aktenzeichen der Änmelderin: FI 971 108

Monolithisch integrierbare Speicheranordnung

Die Erfindung betrifft eine monolithisch integrierbare Speicheranordnung mit in den Kreuzungspunkten der Ansteuerungsleitungen angeordneten Speicherzellen, die einen bistabilen, durch entgegengesetzt gepolte Spannungen an den zugeordneten Ansteuerungsleitungen in zwei Zustände unterschiedlichen Widerstandswertes umschaltbaren Widerstand enthalten.

Bistabile Widerstände in monolithischen Speicheranordnungen sind deswegen von Interesse, weil sie in der Lage sind, die einzelnen Schaltzustände dauernd aufrechtzuerhalten. Sie weisen einen Zustand hohen und einen Zustand niedrigen Widerstandes auf und sind durch Anlegen elektrischer Spannungen entgegengesetzter Polaritäten in diese beiden Schaltzustände umschaltbar. Derartige bistabile Widerstände sind bereits in mehreren Ausführungen bekannt. Es sei hier beispielsweise auf die in den US-Patentschriften 3 241 009 und 3 46 7 9 45 beschriebenen Widerstandselemente verwiesen. Weiterhin ist aus dem US-Patent 3 336 514 ein aus einer Schichtung aus Metall-rJiobiumoxyd-Wismut oder Antimon bestehende Widerstand bekannt. Es sind auch bereits bistabile Widerstände vorgeschlagen worden, die aus materialverschiedenen Halbleiterübergängen bestehen.

Schließlich ist auf die als Ovonic-Elemente bezeichneten bistabilen Widerstände zu verweisen, die beispielsweise aus der

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Zeitschrift Electronics, September 28, 19 70, Seite 56 bekannt sind.

Sämtliche der genannten bistabilen Widerstände weisen die in Fig. 3 dargestellte Strom-Spannungskennlinie auf. Die Widerstände können zwei bestimmte Widerstandszustände einnehmen, nämlich einen Zustand relativ hohen Widerstandes, wie er durch Linie gekennzeichnet ist, und einen Zustand relativ niedrigen Widerstandes, wie er durch Linie 31 in Fig. 3 wiedergegeben ist. Befindet sich das bistabile Widerstandselement im Zustand hohen Widerstandes, so kann es, wie durch die gestrichelte Linie 32 angedeutet ist, durch Anlegen einer über einer Schwellspannung V liegenden .positiven Spannung in den Zustand niedrigen Widerstandes umgeschaltet werden. Beim Umschalten vom niedrigen in den Zustand des hohen Widerstandes muß eine über einem Schwellwert V liegende negative Spannung angelegt werden.

Beim Einsatz derartiger bistabiler Widerstände in monolithischen Speicheranordnungen, die sich noch im Entwicklungszustand befinden, ist in erster Linie darauf zu achten, daß die Speicherfähigkeit erhalten bleibt, daß kurze Schreib- und Lesezeiten erreicht werden und daß übereinstimmende Schaltschwellen eingehalten werden können. Im Hinblick auf die zunehmende Speicherdichte monolithischer Speieheranordnungen ergibt sich auch die Notwendigkeit einer minimalen Verlustleistung.

Es ist die der Erfindung zugrunde liegende Aufgabe, eine Speicheranordnung mit derartigen bistabilen Widerständen als Speicherzellen anzugeben, die kurze Schreib- und Lesezeiten aufweisen, übereinstimmende Schaltschwellwerte gewährleisten, in konventioneller Planartechnik integrierbar sind und mit einer minimalen Verlustleistung, behaftet sind.

Gemäß der Erfindung wird diese Aufgabe dadurch gelöst, daß jede Speicherzelle eine die beiden jeweils zugeordneten Ansteuerungsleitungen verbindende Reihenschaltung des bistabilen und eines

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festen Widerstandes und einen Transistor enthalten, dessen Steuereingang mit dem gemeinsamen Verbindungspunkt der Reihenschaltung, dessen eine Elektrode mit einer Spannungsquelle und dessen andere, den Ausgang bildende Elektrode mit einem Leseverstärker verbunden ist.

Die Erfindung wird im folgenden anhand eines in der Zeichnung dargestellten, bevorzugten Ausführungsbeispiels näher beschrieben. Es zeigen:

Fig. 1 das Schaltbild eines Teils einer erfindungsge

mäßen Speichermatrix mit vier Speicherzellen,

Fig. 2 eine Schnittansicht einer planaren monolithisch

integrierten Speicheranordnung, aus der hervorgeht, wie bistabile, schaltbare Widerstände mit konventionellen integrierten Schaltungselementen, wie Transistoren oder Widerständen, integriert werden können, um die aus der Fig. 1 ersichtlichen, erfindungsgemäßen Speicherzellen zu verwirklichen,

Fig. 3 eine Strom-Spannungskennlinie, aus der die zwei

Widerstandszustände bekannter, erfindungsgemäß verwendbarer bistabiler Widerstände zu ersehen sind, und

Fig. 4 ein Impuls-Zeitdiagramm, das die Funktion der er

findungsgemäßen Speicherzellen bei typischen Schreib- und Leseoperationen wiedergibt.

Die im Ausschnitt in Fig. 1 dargestellte Speichermatrix enthält in bekannter Weise eine Mehrzahl von Wortleitungen W,, W~ und eine Mehrzahl von die Wortleitungen kreuzenden Bitleitungen B , B«. An jede Wortleitung ist eine steuerbare Spannungsquelle V ₁ und V angeschlossen. Diese Spannungsquelle wird in bekannter Weise durch

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Adressiereinrichtungen gesteuert. Jeder vertikalen Spalte der Speicherzellen ist eine Datenleitung D , D zugeordnet. An jede dieser Datenleitungen ist eine zweite steuerbare Spannungsquelle ^Vdl' ^Vd2 ^an'3^esc^ⁱ^^ossent die ebenfalls über nicht dargestellte Adressiereinrichtungen aktiviert wird. Jede im Kreuzungspunkt einer Wort- und einer Bitleitung gebildete Speicherzelle enthält einen Spannungsteiler 10, der sich aus der Reihenschaltung eines veränderlichen, schaltbaren bistabilen Widerstandes 11 und eines festen Widerstandes 12 zusammensetzt. Der eine Anschluß der Reihenschaltung liegt an der Wortleitung, beispielsweise an der Wortleitung D„, während der andere Anschluß mit der Datenleitung, beispielsweise der Datenleitung D^ verbunden ist. Der gemeinsame Verbindungspunkt der beiden Widerstände 11 und 12 ist an die Basis 14 eines Transistors 15 geführt. Der Kollektor 16 dieses Transistors liegt an einer festen Spannungsquelle V , während der Emitter 17 mit der zugeordneten Bitleitung B oder B„ verbunden ist. Jede Bitleitung ist über einen Widerstand außerdem nach Masse geführt. Die Spannung (V,-) ^an jeder Bitleitung wird über einen angeschlossenen Leseverstärker 19 abgefühlt.

Als variable Widerstände 11 sind beispielsweise die in der Beschreibungseinleitung zum Stand der Technik genannten Widerstandselemente verwendbar, die, wie aus der Strom-Spannungskennlinie gemäß Fig. 3 zu ersehen ist, einen Zustand hohen und einen Zustand niedrigen Widerstandes einnehmen zu können.

Die Wirkungsweise der erfindungsgemäßen Speicheranordnung sei im folgenden für eine Speicherzelle 20 anhand einer Schreib- und einer Leseoperation beschrieben. Es sei zunächst angenommen, der schaltbare Widerstand 11 befinde sich im Zustand hohen Widerstandes, der durch die Linie 3O in Fig. 3 gekennzeichnet ist und der anzeigt, daß in der Speicherzelle 20 eine binäre 0 gespeichert ist. Wie aus Fig. 4 zu ersehen ist, wird beim Einschreiben einer binären 1 in die Speicherzelle 2O die Spannung der Spannungsquelle V, „, die normalerweise 0 Volt beträgt, auf 1,5 Volt angehoben. Gleichzeitig wird die im Normalzustand ebenfalls 0 Volt betragende

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Spannung der Spannungsquelle V^₂ auf -1 Volt abgesenkt. Durch diese Maßnahmen erhält man einen der Serienschaltung der beiden Widerstände 11 und 2 einen Spannungsabfall von 2,5 Volt. Am schaltbaren Widerstand 11 tritt zwischen den Knoten 13 und 21 ein Spannungsabfall von über 2 Volt auf. Da die Schaltspannung V = 2 Volt ist, (Fig. 3), schaltet der Widerstand 11 vom Zustand hohen Widerstandes (Linie 30) in den Zustand niedrigen Widerstandes (Linie 31) um, was durch Linie 32 in Fig. 3 angedeutet ist. Der Zustand niedrigen Widerstandes entspricht der Speicherung einer binären 1.

Beim Einschreiben einer binären O in die Speicherzelle 20 wird von der Spannungsquelle V ₂ eine Spannung von -1 Volt und von der Spannungsquelle V^₂ eine Spannung von +1 Volt an die Reihenschaltung der beiden Widerstände 11 und 12 angelegt, so daß ein Spannungsabfall von 2 Volt auftritt. Das bedeutet aber, daß am schaltbaren Widerstand 11 eine Spannung von über 1,5 Volt entgegengesetzter Polarität abfällt. Da die Schaltspannung V für das Umschalten des Widerstandes 11 vom Zustand niedrigen Widerstandes· in den Zustand hohen Widerstandes 1,5 Volt beträgt, wird der Widerstand in den Zustand hohen Widerstandes (Linie 30) umgeschaltet, was durch die Linie 33 in Fig. 3 angedeutet ist. Der Zustand hohen Widerstandes ist der binären 0 zugeordnet.

Es sei nunmehr das Auslesen einer Speicherzelle 20 näher betrachtet. Dabei wird von der Spannungsquelle V „ ein Leseimpuls von 1,5 Volt geliefert. Da die Datenleitung D₂ auf Massepotential bleibt, beträgt der Spannungsabfall an der Reihenschaltung der Widerstände 11 und 12 etwa 1,5 Volt. Die Werte der beiden Widerstände sind so abgestimmt, daß am gemeinsamen Verbindungspunkt eine Spannung ansteht, die ausweist, den Transistor 15 dann in den leitenden Zustand umzuschalten, wenn sich der schaltbare Widerstand 11 im Zustand geringen Widerstandes befindet. Dabei wird die Spannung V, ~ ^auf der Bitleitung B auf O,6 Volt angehoben, was eine binäre 1 kennzeichnet. Befindet sich dagegen der schaltbare Widerstand 11 im Zustand hohen Widerstandes, so bleibt der

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Transistor 15 gesperrt und die Spannung V, „ hält sich auf einem unteren Pegel, was einer binären O entspricht.

In Abhängigkeit von den Parametern des festen und des schaltbaren Widerstandes hat es sich gezeigt, daß es in vielen Fällen von Vorteil ist, den festen Widerstand 12 dadurch mit einem richtungsabhängigen Schaltelement zu überbrücken, daß der gemeinsame Verbindungspunkt 13 über eine Diode 40 mit der Spannungsquelle V-, verbunden wird. Dies ist in Fig. 1 gestrichelt dargestellt. Die Diode 40 ist während einer Leseoperation gesperrt, so daß sie keinen Einfluß auf die Spannungsteilung hat. Während einer Schreiboperation jedoch ist die Diode 40 während der Zufuhr der positiven Spannung von der Spannungsquelle V, dann leitend, wenn eine binäre 0 eingeschrieben wird. Dieses Hilfsmittel ist zweckmäßig, da der für die Lesebedingung ausgelegte feste Widerstand bei einer Umschaltung von 1 nach 0 eine relativ hohe Spannung erforderlich macht. Befindet sich der bistabile Wider-

stand im Schaltzustand entsprechend einer binären 1, so kann der Spannungsabfall am festen Widerstand 12 im Vergleich zu dem am niederohmigen bistabilen Widerstand 11 relativ groß sein. Das bedeutet aber, daß die Spannungsquellen V „ und V,, relativ hohe Spannungen liefern müssen, um am bistabilen Widerstand 11 die für das Umschalten in den Zustand hohen Widerstandes erforderliche hohe Spannung zu gewährleisten. Aus Verlustleistungs- bzw. Erwärmuhgsgründen kann es aber wünschenswert sein, hohe Spannungen zu vermeiden. Aus diesem Grunde kann die Diode 14 in der beschriebenen Weise eingesetzt werden, um bei einer Schreiboperation für eine binäre 0 den festen Widerstand 11 zu überbrücken und so die Umschaltung des bistabilen Widerstandes zu erleichtern.

Anhand der Fig. 2 wird gezeigt, wie die erfindungsgemäße Speicherzelle in einer integrierten Schaltung verwirklicht werden kann. Die Fig. 2 zeigt in teilweise gebrochener Darstellung die monolithische Struktur der Speicherzelle im Querschnitt. Die Struktur besteht aus einem planaren Substrat, das sich aus drei aufeinanderfolgenden Zonen zusammensetzt, nämlich einer P -Zone 44, einer

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N -Zone 22 und einer P-Zone 23. Die elektrischen Isolationszonen 24, die beispielsweise aus Siliciumdioxyd bestehen, ergeben die erforderliche Isolation der Zelle. Eine N -Zone 22, die als Kollektor 16 des Transistors 15 (Fig. 1) dient, kann als gemeinsame Kollektorzone für eine Vielzahl von Speicherzellen und damit als gemeinsame Zuleitung zu der Spannungsquelle V verwendet werden.

+ ^c

Die N -Zone 25 dient als Emitter 17, während die P-Zone 23 zwischen den W -Zonen 22 und 25 die Basis des Transistors darstellt. Auf das Substrat sind zwei Isolationsschichten 26 und 27 aus Siliciumdioxyd aufgebracht. Der den bistabilen Widerstand 11 bildende Teil besteht aus der Schichtfolge mit einer Antimonschicht 28, einer Niobiumoxydschicht 29 und einer Niobiumschicht 34. Dieser bistabile Widerstand kann in der im US-Patent 3 336 514 beschriebenen Weise hergestellt werden. Die Spannungsquelle V, kontaktiert einen Teil der P-Zone 23 über metallische Kontakte 35 und 36. Dieser Teil der P-Zone 23 zwischen der diffundierten "N -Zone 37 und der N -Zone 22 stellt einen P inch-Wide rs tand dar, der die Funktion des festen Widerstandes 12 übernimmt. Der, gemeinsame Verbindungspunkt 13 der beiden Widerstände 11 und 12 kann also an der in der Struktur nach Fig. 2 mit 13 bezeichneten Stelle liegend angenommen werden. Der Emitter 25 ist mit Hilfe von Kontakten 38 und 39 mit der Bitleitung verbunden. Die Antimonschicht 28 wird gleichzeitig als Wortleitung verwendet. In der Struktur nach Fig. 2 ist die Hilfsdiode 40 nach Fig. 1 eingefügt. Diese Diode entsteht am Übergang zwischen der N -Zone 37 und der P-Zone 23. Die Überbrückung des Widerstandes 12 durch die Diode 40 verläuft damit von der Spannungsquelle V, über die Kontakte 35 und 36, über die Zone 23, den Halbleiterübergang 41, die Zone 37 und über die Kontakte 42 und 43 zurück zum gemeinsamen Verbindungspunkt

Es sei bemerkt, daß der Transistor 15 eine ausreichend hohe Verstärkung aufweisen sollte, so daß die gespeicherten Daten direkt auf die Bitleitungen B„ gegeben werden können, von der sie dann direkt ohne zusätzliche Zwischenverstärkung auf den Leseverstärker 19 gegeben werden können. Auf diese Weise erhält man eine relativ hohe Lesegeschwindigkeit. Der Transistor bietet den zu-

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sätzlichen Vorteil, daß die Basis 14 auch bei leitendem Transistor 15 in bezug auf den gemeinsamen Verbindungspunkt 13 einen hohen Widerstand darstellt und daß damit der leitende Transistor 15 keinen Einfluß auf den aus der Reihenschaltung der Widerstände 11 und 12 bestehenden Spannungsteiler ausübt.

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Claims

PATENTANSPRÜCHE

Monolithisch integrierbare Speicheranordnung mit in den Kreuzungspunkten der Ansteuerungsleitungen angeordneten Speicherzellen, die einen bistabilen, durch entgegengesetzt gepolte Spannungen an den zugeordneten Ansteuerungsleitungen in zwei Zustände unterschiedlichen Widerstandswertes umschaltbaren Widerstand enthalten, dadurch gekennzeichnet, daß jede Speicherzelle eine die beiden jeweils zugeordneten Ansteuerungsleitungen (B, V, ) verbindende Reihenschaltung des bistabilen (11) und eines festen Widerstandes (12) und einen Transistor (15) enthalten, dessen Steuereingang (14) mit dem gemeinsamen Verbindungspunkt (13) der Reihenschaltung, dessen eine Elektrode (16) mit einer Spannungsquelle (V ) und dessen andere, den Ausgang bildende Elektrode (17) mit einem Leseverstärker (19) verbunden ist.
2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die an die beiden Ansteuerungsleitungen angeschlossenen Spannungsquellen bei einer Schreiboperation entweder zwei erste, entgegengesetzt gepolte Spannungen zur Umschaltung in den ersten, oder zwei zweite, entgegengesetzt gepolte Spannungen zur Umschaltung in den zweiten Zustand abgeben und daß bei einer Leseoperation die eine Spannungsquelle eine dritte Spannung abgibt, die aufgrund des Spannungsteilerverhältnisses der Reihenschaltung den an sich gesperrten Transistor nur im einen Zustand des bistabilen Widerstandes in den leitenden Zustand umschaltet.
3. Speicheranordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß der bistabile Widerstand aus einem materialverschiedenen Halbleiterübergang mit einer ersten Zone eines ersten Halbleitermateriales und eines ersten Leitungstyps und einer zweiten Zone eines zweiten, eine hohe Störstellendichte aufweisenden Materials des zweiten

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- 10 Leitungstyps besteht.
4. Speicheranordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß der bistabile Widerstand aus einer Schichtstruktur mit einem Niobium-Kontakt, einer Niobiumoxyd-Isolationsschicht und einem weiteren Metallkontakt besteht.
5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß der weitere Metallkontakt aus Antimon besteht.
6. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß der weitere Metallkontakt aus Wismut besteht.
7. Speicheranordnung nach den Ansprüchen 2 bis 6, dadurch gekennzeichnet, daß zum festen Widerstand ein richtungsabhängiges Element parallel geschaltet ist, das nur beim Umschalten in den einen Zustand durchlässig ist.
8. Speicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß das richtungsabhängige Element eine Diode ist.

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