DE2303409C2

DE2303409C2 - Monolithisch integrierbare Speicheranordnung

Info

Publication number: DE2303409C2
Application number: DE2303409A
Authority: DE
Inventors: Evan Ezra Hopewell Junction N.Y. Davidson
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1972-04-18
Filing date: 1973-01-24
Publication date: 1982-12-02
Also published as: US3761896A; JPS561717B2; DE2303409A1; GB1419834A; JPS4918433A; FR2180688A1; FR2180688B1

Description

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Die Erfindung betrifft eine monolithisch integrierbare Speicheranordnung mit in den Kreuzungspunkten der Ansteuerungsleitungen angeordneten Speicherzellen, die einen bistabilen, durch entgegengesetzt gepolte Spannungen an den zugeordneten Ansteuerungsleitungen in zwei Zustände unterschiedlichen Widerstandswertes umschaltbaren Widerstand und einen dazu in Reihe geschalteten festen Widerstand enthalten und deren Speicherzustand vermitteis des an dem gemeinsamen Verbindungspunkt der Reihenschaltung auftretenden und an einen Leseverstärker geführten Potentials abfühlbar ist.

Bistabile Widerstände in monolithischen Speicheranordnungen sind deswegen von Interesse, weil sie in der Lage sind, die einzelnen Schaltzustände dauernd aufrechtzuerhalten. Sie weisen einen Zustand hohen und einen Zustand niedrigen Widerstandes auf und sind durch Anlegen elektrischer Spannungen entgegengesetzter Polaritäten in diese beiden Schaltzustände umschaltbar. Derartige bistabile Widerstände sind bereits in mehreren Ausführungen bekannt. Es sei hier beispielsweise auf die in den US-Paientschriften

32 41 009 und 34 67 945 beschriebenen Widerstandselemente verwiesen. Weiterhin ist aus dem US-Patent

33 36 5Ί4 ein aus einer Schichtung aus meiall-Niöbiumoxyd-Wismut oder Antimon bestehender Widerstand bekannt. Es sind auch bereits bistabile Widerstände vorgeschlagen worden, die aus materialverschiedenen Halbleiterübergängen bestehen.

Schließlich ist auf die als Ovonic-E'emente bezeichneten bistabilen Widerstände zu verweisen, die beispielsweise aus der Zeitschrift Electronics, September 28, 1970, Seite 56-60 bekannt sind.

Sämtliche der genannten bistabilen Widerstände weisen die in Fig.3 dargestellte Strom-Spannungskennlinie auf. Die Widerstände können zwei bestimmte Widerstandszustände einnehmen, nämlich einen Zustand relativ hohen Widerstandes, wie er durch Linie 30 gekennzeichnet ist, und einen Zustand relativ niedrigen Widerstandes, wie er durch Linie 31 in Fig.3 wiedergegeben ist. Befindet sich das bistabile Widerstandselement im Zustand hoben Widerstandes, so kann es, wie durch die gestrichelte Linie 32 angedeutet ist, durch Anlegen einer über einer Schwellspannung V_p liegenden positiven Spannung in den Zustand niedrigen Widerstandes umgeschaltet werden. Beim Umschalten vom niedrigen in den Zustand des hohen Widerstandes muß eine über einem Schwellwert V_n liegende negative Spannung angelegt werden.

Beim Einsatz derartiger bistabiler Widerstände in monolithischen Speicheranordnungen, die sich noch im Entwicklungszustand befinden, ist in erster Linie darauf zu achten, daß die Speicherfähigkeit erhalten bleibt, daß kurze Schreib- und Lesezeiten erreicht werden und daß übereinstimmende Schaltschwellen eingehalten werden können. Im Hinblick auf die zunehmende Speicherdichte monolithischer Speicheranordnungen ergibt sich auch die Notwendigkeit einer minimalen Verlustleistung.

Eine Speicheranordnung gemäß dem Oberbegriff des Anspruchs f ist aus der Zeitschrift »Elektronik«, 1962, Nr. 12, Seiten 376 bis 378 bekannt. Dabei besteht eine Speicherzelle aus der Reihenschaltung eines festen Widerstandes und einer Tunneldiode mit an den gemeinsamen Verbindungspunkt angeschlossener Koppeldiode zum Leseverstärker bzw. Zeilentreiber.

Nachteilig bei dieser Anordnung ist, daß über die Leseleitung außer den Lesesignalen auch die Schreibsignale geführt werden müssen. Außerdem ist keine einwandfreie Entkopplung der Lesesignale sicherge-

t₁ so daß ein sicheres i^en nicht gewährleistet ist

Es ist die der Erfindung zugrundeliegende Aufgabe, eine Speicheranordnung gemäß dem Oberbegriff des Anspruchs 1 anzugeben, bei der ohne ins Gewicht fallenden Mehraufwand in in konventioneller Planartechnik verwirklichbarer Weise eine völlige Trennung von Schreib- und Lesekreis erreicht wird, wob- s gleichzeitig eine optimale Entkopplung der Lesesignale gewährleistet ist

Gemäß der Erfindung wird diese Aufgabe dadurch ι ο gelöst, daß jede Speicherzelle einen Transistor enthält, dessen S;<f-;icr.?Li!jTang mit dem gemeinsamen Verbindungspunkt der Reihenschaltung, dessen eine Elektrode mit einer Spannungsquelle und dessen andere, den Ausgang bildende Elektrode mit dem Leseverstärker verbunden ist.

Außer der Trennung von Schreib- und Lesekreis erreicht man eine optimale Entkopplung und gleichzeitig eine Vor verstärkung der Lesesignale an Ort und Stelle (im Matrixkreuzungspunkt), bevor sie über die ^o Leseleitungen zu den Leseverstärkern weitergeleitet werden. Auf diese Weise reichen bereits kleinste Lesesignale aus, um ein sicheres und störungsfreies Lesen zu gewährleisten.

Die Erfindung wird im folgenden anhand eines in der Zeichnung dargestellten, bevorzugten Ausführungsbeispiels näher beschrieben. Es zeigt

F i g. 1 das Schaltbild eines Teils einer erfindungsgemäßen Speichermatrix mit vier Speicherzellen,

Fig.2 eine Schnittansicht einer planaren monoli- Jo thisch integrierten Speicheranordnung, aus der hervorgeht, wie bistabile, schaltbare Widerstände mit konventionellen integrierten Schaltungselementen, wie Transistoren oder Widerständen, integriert werden können, um die aus der F i g. 1 ersichtlichen, erfindungsgemäßen Speicherzellen zu verwirklichen,

F i g. 3 eine Strom-Spannungskennlinie, aus der die zwei Widerstandszustände bekannter, erfindungsgemäß verwendbarer bistabiier Widerstände zu ersehen sind, und -so

F i g. 4 ein Imptils-Zeitdiagramm, das die Funktion der erfindungsgemäßen Speicherzellen bei typischen Schreib- und Leseoperationen wiedergibt.

Die im Ausschnitt in Fig. 1 dargestellte Speichermatrix enthält in bekannter Weise eine Mehrzahl von -»5 Wortleitungen W\, W₂ und eine Mehrzahl von die Wortleitungen kreuzenden Bitleitungen B\, B₂. An jede Wortleitung ist eine steuerbare Spannungsquelle V„; und V_W2 angeschlossen. Diese Spannungsquelle wird in bekannter Weise durch Adressiereinrichtungen ge- ^o steuert. Jeder vertikalen Spalte der Speicherzellen ist eine Datenlsitung D\. D₂ zugeordnet. An jede dieser Datenleitunger ist eine zweitr steuerbare Spannungsquelle Vdi, Vd2 angeschlossen, die ebenfalls über nicht dargestellte Adressiereinrichtungen aktiviert wird. Jede im Kreuzungspunkt einer Wort- und einer Bitleitung gebildete Speicherzelle enthält einen Spannungsteiler 10, der sich aus der Reihenschaltung eines veränderlichen, schaltbaren bistabilen Widerstandes 11 und eines festen Widerstandes 12 zusammensetzt. Der eine ^b0 Anschluß der Reihenschaltung li»gt an der Wortleitung, beispielsweise an der Wortleitung W₂, während der andere Anschluß mit der Datenleitung, beispielsweise der Datenleitung D₂ verbunden ist. Der gemeinsame Verbindungspunkt der beiden Widerstände 11 und 12 ist ^h> an die Basis 14 eines Transistors 15 geführt. Du· Kollektor 16 dieses Transistors liegt an einer festen Spannungsquelle V₁N während der Emitter 17 mit der zugeordneten riitlciiur>v; 5, bzw. B₂ verbunden ist. Jede Bitleitung ist über einen Widerstand außerdem nach Masse geführt. Die Spannung {"'·./ an hy'.er Bitiu'.ung wird über einen angeschlossenen Leievcrsiark«»,· 19 ab_L-;.!ülK.

Als variable Widerstände 11 sind beispielsweise die in ύζ\ Doschre'bungäcinleitung zum Stand der Technik genannten Widerstandselemente verwendbar, die, wie aus der Strom-Spannungskennlinie gemäß Fig.3 zu ersehen ist, einen Zustand hohen und einen Zustand niedrigen Widerstandes einnehmen können.

Die Wirkungsweise der erfindungsgeinäßcn Speicheranordnung sei im folgenden für eine Speicherzelle 20 anhand einer Schreib- und einer Leseoperation beschrieben. Es sei zunächst angenommen, der schaltbare Widerstand 11 befinde sich im Zustand hohen Widerstandes, der durch die Linie 30 in Fig.3 gekennzeichnet ist und der anzeigt, daß in der Speicherzelle 20 eine binäre 0 gespeichert ist. Wie aus Fig.4 zu ersehen ist, wird beim Einschreiben einer binären 1 in die Speicherzelle 20 die Spannung der Spannungsquelle V^a die normalerweh,* 0 Volt beträgt, auf 1,5 Volt angehoben. Gleichzeitig w>rd die im Normalzustand ebenfalls OVoIt betragende Spannung der Spannungsqueüe V_d2 auf — 1 Volt abgesenkt. Du--ch diese Maßnahmen erhält man an der Serienschaltung der beider. Widerstände 11 und 12 einen Spannungsabfall von 2,5 Volt. Am schaltbaren Widerstand 11 tritt zwischen den Knoten 13 und 21 ein Spannungsabfall von über 2 Volt auf. Da die Schaltspannung V_p = 2 Volt ist, (Fig.3), schaltet der Widerstand 11 vom Zustand hohen Widerstandes (Linie 30) in den Zustand niedrigen Widerstandes (Linie 31) um, was durch Linie 32 in F i g. 3 angedeutet ist. Der Zustand niedrigen Widerstandes entspricht der Speicherung einer binären 1.

Beim Einschreiben einer binären 0 in die Speicherzelle 20 wird von der Spannungsquelle V„-₂ eine Spannung von —1 Volt und von der Spannungsquelle Vd2 eine Spannung von +1 Volt an die Reihenschaltung der beiden Widerstände 11 und 12 angelegt, so daß cm Spannungsabfall von 2 Volt auftritt. Das bedeutet aber, daß am schaltbaren Widerstand 11 eine Spannung von über 1,5 Volt entgegengesetzter Polarität abfällt. Da die Schaltspannung V_n für das Umschalten des Widerstandes 11 vom Zustand niedrigen Widerstandes in den Zustand hohen Widerstandes 1,5 Volt betragt, wird der Widerstand in den Zustand hohen Widerstandes (Linie 30) umgeschaltet, was durch die Linie 33 in F i g. 3 angedeutet ist. Der Zustand hohen Widerstandes ist der binären 0 zugeordnet.

Es sei nunmehr das Auslesen einer Speicherzelle 20 näher betrachtet. Dabei wird von der Spannungsquelle V_W2 ein Leseimpuls von 1,5VoIt geliefert. Da die Datenleitung D₂ auf Massepotential bleibt, beträgt der Spar.nuhgsabfall an der Reihenschaltung der Widerstände 11 und 12 etwa 1,5 Volt. Die Werte der beiden Widerstände sind so aügestimmt, daß am gemeivisamen Verbindungspunkt 13 eine Spannung ansteht, die ausreicht, den Transistor 15 dann in den leitenden Zustar^ umzuschalten, wenn sich der schaltbare Widerstand 11 im Zustand geringen Widerstandes befindet. DaM wird die Spannung K^ au! der Bitleitung B-_ ~'if 0,6 Volt angehoben, was eine binäre 1 kennzeichnet. Befinde; sich dagegen der schaltbarc Widerstand il i^· /-"«'.and hohen Widerstandes, so bleibt J^.Tran'istoi 15 gesperrt und die Tpannui:-r V-. * hält sich auf eineh: unteren Pegel, was einer binären C entspricht.

In Abhängigkeit von den Parametern des festen und des schaltbaren Widerstandes hat es sich gezeigt, daß es in vielen Fällen von Vorteil ist, den festen Widerstand 12 dadurch mit einem richtungsabhängigen Schaltelement zu überbrücken, daß der gemeinsame Verbindungs- > punkt 13 über eine Diode 40 mit der Spannungsquelle V₁/ verbunden wird. Dies ist in F i g. I gestrichelt dargestellt. Die Diode 40 ist während einer Leseoperation gesperrt, so daß sie keinen Einfluß auf die Spannungsteilung hat. Während einer Schreiboperation jedoch ist die Diode i< > 40 während der Zufuhr der positiven Spannung von der Spannungsquelle V,/ dann leitend, wenn eine binäre 0 eingeschrieben wird. Dieses Hilfsmittel ist zweckmäßig, da der für die Lesebedingung ausgelegte feste Widerstand bei einer Umschaltung von I nach 0 eine η relativ hohe Spannung erforderlich macht. Befindet sich der bistabile Widerstand im Schaltzustand entsprechend einer binären I, so kann der Spannungsabfall am festen Widerstand 12 im Vergleich zu dem am niederohmigen bistabilen Widersland 11 relativ groß sein. Das bedeutei -·" aber, daß die Spannungsquellen V„ ,> und V,/.? relativ hohe Spannungen liefern müssen, um am bistabilen Widerstand 11 die für das Umschalten in den Zustand hohen Widerstandes erforderliche hohe Spannung zu gewährleisten. Aus Verlustleistungs- bzw. Erwärmungs- .'"> gründen kann es aber wünschenswert sein, hohe Spannungen zu vermeiden. Aus diesem Grunde kann die Diode 14 in der beschriebenen Weise eingesetzt werden, um bei einer Schreiboperation für eine binäre 0 den festen Widerstand 11 zu überbrücken und so die in Umschaltung des bistabilen Widerstandes zu erleichtern.

Anhand der Fig. 2 wird gezeigt, wie die erfindungsgemäße Speicherzelle in einer integrierten Schaltung verwirklicht werden kann. Die F i g. 2 zeigt in teilweise gebrochener Darstellung die monolithische Struktur der Speicherzelle im Querschnitt. Die Struktur besteht aus einem planaren Substrat, das sich aus drei aufeinanderfolgenden Zonen zusammensetzt, nämlich einer P--Zone 44, einer N ^f-Zone 22 und einer P-Zone23. Die -to elektrischen Isolationszonen 24, die beispielsweise aus Siliciumdioxyd bestehen, ergeben die erforderliche Isolation der Zelle. Eine N+ -Zone 22. die als Kollektor 16 des Transistors 15 (Fig. 1) dient, kann als gemeinsame Kollektorzone für eine Vielzahl von -»5 Speicherzellen und damit als gemeinsame Zuleitung zu der Spannungsquelle V₁. verwendet werden. Die N ► Zone 25 dient als Emitter 17, während die P-Zone23 zwischen den N · -Zonen 22 und 25 die Basis des Transistors darstellt. Auf das Substrat sind zwei Isolationsschichten 26 und 27 aus Siliciumdioxyd aufgebracht. Der den bistabilen Widerstand 11 bildende Teil besteht aus der Schichtfolge mit einer Antimonschicht 28, einer Niobiumoxydschicht 29 und einer Niobiumschicht 34. Dieser bistabile Widerstand kann in der im US-Patent 33 36 514 beschriebenen Weise hergestellt werden. Die Spannungsquelle V_d kontaktiert einen Teil der I'-Zone 23 über metallische Kontakte 35 und 36. Dieser Teil der P-Zone 23 /wischen der diffundierten N »Zone 37 und der N*-Zone 22 stellt einen Pinch-Widerstand dar. der die Funktion des festen Widerstandes 12 übernimmt. Der gemeinsame Verbindungspunkt 13 der beiden Widerstände 11 und 12 kann also an der in der Struktur nach F i g. 2 mit 13 bezcichneien Sieiie liegend unbenommen weiden. Der Emitter 25 ist mit Hilfe von Kontakten 38 und 39 mit der Bitlcitung verbunden. Die Antimonschicht 28 wird gleichzeitig als Wortleitung verwendet. In der Struktur nach F i g. 2 ist die Hilfsdiode 40 nach F i g. I eingefügt. Diese Diode entsteht am Übergang zwischen der N + -Zone 37 und der P-Zone 23. Die Überbrückung des Widerstandes 12 durch die Diode 40 verläuft damit von der Spannungsquelle V_d über die Kontakte 35 und 36, übei jie Zone 23, den Halbleiterübergang 41, die Zone 37 und über die Kontakte 42 und 43 zurück zum gemeinsamen Verbindiingspunkt 13.

Es sei bemerkt, daß oer Transistor 15 eine ausreichend hohe Verstärkung aufweisen sollte, so daß die gespeicherten Daten direkt auf die Bitleitungen B₂ gegeben werden können, von der sie dann direkt ohne zusätzliche Zwischenverr^rkupg -uf den Leseverstärker 59 gegeben werden können. Auf diese Weise erhält man eine relativ hohe Lesegeschwindigkeit. Der Transistor bietet den zusätzlichen Vorteil, daß die Basis 14 auch bei leitendem Transistor 15 in bezug auf den gemeinsamen Verbindungspunkt 13 einen hohen Widerstand darstellt und daß damit der leitsnde Transistor 15 keinen Einfluß auf den aus der Reihenschaltung der Widerstände 11 und 12 bestehenden Spannungsteiler ausübt.

Hierzu 2 Biait Zeichnungen

Claims

Patentansprüche:

1. Monolithisch integrierbare Speicheranordnung mit in den Kreuzungspunkten der Austeuerungsleitungen angeordneten Speicherzellen, die einen bistabilen, durch entgegengesetzt gepolte Spannungen an den zugeordneten Ansteuerungsleitungen in zwei Zustände unterschiedlichen Widerstandswertes umschaltbaren Widerstand und einen dazu in Reihe geschalteten festen Widerstand enthalten und deren Speicherzustand vermittels des an dem gemeinsamen Verbindungspunkt (13) der Reihenschaltung auftretenden und an einen Leseverstärker geführten Potentials abfühlbar ist, dadurch gekennzeichnet, daß jede Speicherzelle einen Transi- ,5 stör (15) enthält, dessen Steuereingang (14) mit dem gemeinsamen Verbindungspunkt (13) der Reihenschaltung, dessen eine Elektrode (16) mit einer Spannungsquclli·- ,"/,} und dessen andere, den Ausgang bildende Elektrode (17) mit dem Leseverstärker (19) verbunden ist.

2. Speiiheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die an die beiden Ansteuerungsleitungen angeschlossenen Spannungsquellen bei einer Schreiboperation entweder zwei erste, entgegengesetzt gepolte Spannungen zur Umschaltung in den ersten, oder zwei zweite, entgegengesetzt gepolte Spannungen nur Umschaltung in den zweiten Zustand abgeben und daß bei einer Leseoperation die eine Spannungsquelle eine dritte Spannung abgibt, die aufgrund des Spannungsteilerverhältnisses der Reihenschaltung den an sich gesperrte; Transistor nur im einen Zustand des bislabilen Widerstandes in den leitenden Zustand umschaltet.

3. Speicheranordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß der bistabile Widerstand aus einem materialverschiedenen Halbleiterübergang mit einer ersten Zone eines ersten Halbleitermateriales und eines ersten Leitungstyps und einer zweiten Zone eines zweiten, eine hohe Störstellendichte aufweisenden Materials des zweiten Leitungstyps besteht.

4. Speicheranordnung nach den Ansprüchen 1 ^-.ind

2, dadurch gekennzeichnet, daß der bistabile Widerstand aus einer Schichtstruktur mit einem Niobium-Kontakt, einer Niobiumoxyd-Isolationsschicht und einem weiteren Metallkontakt besteht.

5. Speicheranordnung nach Anspruch 4, dadurch gekennzeichnet, daß der weitere Metallkontakt aus Antimon besteht.

6. Speicheranordnung nach Anspruch 4, dadi rch gekennzeichnet, daß der weitere Metallkontakt aus Wismut besteht.

7. Speicheranordnung nach den Ansprüchen 2 bis 6. dadurch gekennzeichnet, daß zum festen Widerstand ein richtungsabhängiges Element parallel geschaltet ist, das nur beim Umschalten in den einen Zustand durchlässig ist.

8. Speicheranordnung nach Anspruch 7, dadurch μ gekennzeichnet, daß das richttingsabhängige Element eine Diode ist.