DE2141679A1 - Dynamischer MOS-Speicherfeld-Chip - Google Patents
Dynamischer MOS-Speicherfeld-ChipInfo
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Description
2U1679
OOGAH COKPOiRA-TION, Wappingers Falls, N.T. ,USA
Dynamischer MOS-Speicherfeld-Chip
Die Erfindung betrifft Halbleiterfeider, und insbesondere
dynamische MOS-Speicherfeld-Chips»
PUr den Aufbau von MDSIBT (Metalloxydhalbleiter-Feldeffekttransistor)
Speichern (im folgenden MOS-Speicher genannt) gab es bisher zwei Möglichkeiten. Im !falle von Feldern aus
statischen MOS-Zellen ist jede Zelle im wesentlichen ein
kreuzweise gekoppeltes Flip-Flop, in dem zwei zusätzliche MOS-Vorrichtungen als "lastwiderstände" verwendet werden
und zwei weitere MOS-Vorrichtungen als Torschaltungen von
den Knotenpunkten der Zelle zu den Bit-Ieitungen dienen·
Der in jedem Chip durchgeführte Funktionsablauf während eines lese- oder Schreibzyklus ist ähnlich wis der, dar in
einem bipolaren Speicherchip durchgeführt wirdo
Dynamische MOS»Zellen haben andererseits keine "Lastwider«
stände"3 Einer der "beiden Knotenpunkte in jeder Zeil© wird
durch logisch© Transistoren aufg©lad®n? wob©i die Kapazität
2Π9809/1
iSa xj Ό* %dr dsl *& 3 U
2U1679
an den Knotenpunkten dann die Spannung hält. Weil jedoch Leckströme vorhanden sind, müssen "Ausgleichssignale11
periodisch an die Zellen angelegt werden. Dynamische MOS-Speicherfelder haben den Vorteil größerer Geschwindigkeit
und kleinerer Chipflächen.
Bei einigen "bekannten dynamischen MOS-Speichern werden
alle Zellen in dem Feld gleichzeitig (durch Anlegen eines Ausgleichssignales) erneuert oder nachgeladen. In diesen
Feldern sind jedoch im allgemeinen sechs Vorrichtungen für jede Zelle notwendig: zwei kreuzgekoppelte Vorrichtungen,
zwei Torvorrichtungen, die mit den Bit-Leitungen verbunden sind, und zwei "Lastvorrichtungen11. Die beiden letzteren
Vorrichtungen sind ähnlich wie die in statischen Systemen verwendeten Vorrichtungen mit der Ausnahme, daß sie nicht
kontinuierlich aufgeschaltet sind. Statt eine kleine Ladung
zuzuführen, so daß eine periodische Erneuerung nicht notwendig wäre, arbeiten die beiden "Lastvorrichtungen" als
Torschaltungen, um einen der beiden Zellenknotenpunkte
nachzuladen. Alle Zellen in dem Feld können gleichzeitig dadurch nachgeladen werden, daß lediglich alle "Lastvorrichtungen"
gleichzeitig aufgeschaltet werden. (Da diese Vorrichtungen statt als Lastwiderstände als Torschaltungen
wirken, kann ihre Größe erheblich gegenüber der der reinen Lastvorrichtungen reduziert werden, die in statischen Feldern
zu finden sind.) Ein Hauptnaohteil dieser Felder liegt
darin, daß sechs Vorrichtungen für jede Zelle notwendig sindo
Es gibt jedoch auch dynamische Felder mit Zellen, die nur
vier Vorrichtungen aufweisen, lind selbst dynamische Felder
mit Zellen, die nur elrai Vorrichtungen aufwe.Lssn, wurden
"bereits entworfen.» Bai diesan F@läei-n is*ü es ;]edüoh notwendig,
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die Zellen in einzelnen Wort-Leitungen in einer Sequenz
zu erneuern. Die Hauptnachteile dieser Systeme liegen darin, daß die Adressenleitungen in einer Sequenz mit den Ausgleichs-Adressen
"beaufschlagt werden müssen, und daß die Zeit, die zum Erneuern des gesamten Speichers notwendig ist, gleich
der Summe aller Ausgleichs- oder Erneuerungszyklen und daher übermäßig lang ist.
Der Erfindung liegt demgegenüber die Aufgabe zugrunde, ein dynamisches MDS-Speicherfeld mit Zellen, die vier Vorrioh- {
tungen aufweisen, zu schaffen, bei dem alle Zellen, und insbesondere alle Zellen in einer Spalte (Bit-Leitung), in
dem PeId gleichzeitig erneuert werden können. (Weil alle Zellen in einer Bit-Leitung gleichzeitig erneuert werden
können, können alle Zellen in dem gesamten Feld gleichzeitig erneuert werden.) Schließlich soll ein dynamisches
MDS-Speicherzellenfeld geschaffen werden, bei dem alle
Zellen gleichzeitig erneuert werden können, wobei jedoch eine Erneuerung nur während weit auseinanderliegenden Zyklen
des Systems notwendig sein soll.
Nach dem Erfindungsprinzip ist ein einziger Leiter einer Wortleitung jeder Zeile der aus vier Vorrichtungen beste- "
henden Zellen zugeordnet, und zwei Leiter einer Bit-Abtastleitung sind jeder Spalte der Zellen, wie an sich bekannt,
zugeordnet· Jede Zelle besteht aus zwei kreuzgekoppelten Vorrichtungen und zwei Torvorrichtungen· Jede der Torvorrichtungen
ist mit ihrem Quellenanschluß (source) und ihrem Senkenanschluß (drain\ zwischen einem der Knotenpunkte
des kreuzgekoppelten Paares und einem der Leiter der Bit-Abtastleitung angeschaltet. Die Wortleitung ist an
den Steueranschluß (gate) jeder dieser beiden Vorrichtungen gekoppelt. Alle diese Bit-Abtastleitungspaare sind
durch entsprechende Tor schaltungen mit den beiden Ausgangsleitern verbunden, die zu einem Bit-Treiber/Abtast-Verstärker
führen, der zu dem Feld gehört. Um eine bestimmte Zelle
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auszuwählen, wird ein positives Potential an die jeweilige Wortleitung angelegt (alle Potentialniveaus, auf die im
folgenden hingewiesen wird, "beziehen sich auf n-Kanalvorrichtungen,
wie sie in dem gezeigten Ausführungsbeispiel der Erfindung verwendet werden), und die Torschaltungen
in dem entsprechenden Bit—Abtastleiterpaar werden eingeschaltet. Eine Zelle wird dadurch ausgelesen, daß die Differenzströme
auf den Ausgangsleitern abgetastet werdeiio Ein Bit kann in eine Zelle dadurch eingeschrieben werden,
™ daß die beiden Ausgangsleiter zwangsweise auf die entgegen«
gesetzten Niveaus gebracht v/erden.
Jeder der Bit-Abtastleiter einer Leitung ist mit dem Quellenanschluß
einer zusätzlichen lötvorrichtung verbunden, deren
Senkenanschluß mit einem positiven Potential verbunden ist. Der Steueranschluß jeder der zusätzlichen Torvorrichtungen
führt zu einem "Rucksteil"«Leiterβ Wenn diese Leitung gepulst wird, wird jede der Torvorriohinmgen eingeschaltet.
Zur gleichen Zeit werden erfinämigsgemäß alle V/ortleitungen
gleichzeitig gepulste Ströme fließen durch die Bit—Abtast«·
leiter und durch die beiden Torvorrichtungen in jeder der fe aus vier Vorrichtungen bestehenden Zellen, um die Knoten«
kapazität nachzuladen, die sich seit dem letzten Erneuerungszyklus entladen hat« Auf diese Weise werden alle Zellen
gleichzeitig einfach dadurch erneuert, daß ein susätzliches
Paar von Torvorrichtungen für jede Bit-°Leitung vorgesehen
werden. (Wenn es erwünscht ist, alle Zellen in einer bestimmten Spalte, im Gegensatz zu allen Zellen in dem gesamten PeId, zu erneuern, ist lediglich notwendig, die beiden
zusätzlichen Torriehtungen in der entsprechenden Bit-Leitimg einzuschalten, während die anderen Vorrichtungen ausgeschaltet
gehalten werden.)
Wie noch beschrieben wird, treten bei diesem Lösungsweg gewisse Schwierigkeiten auf. Eine der Schwierigkeiten bezieht sich auf die Tatsache, daß große Ströme durch eine
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oder "beide der zusätzlichen Torvorrichtungen in jeder der
Bit-Abtastleitungen während des Erneuerungszyklus fließen können. Diese großen Ströme führen zu einem hohen Leistungsver"brauch
und können auch "bewirken, daß die Spannung auf jedem der Leiter der Bit-Abtastleitungen auf ein Niveau
unterhalb des minimalen Spannungsniveaus abfällt, das von jeder der in der ausgestalteten Stellung befindlichen,
aktiven Vorrichtungen in jeder Zelle benötigt wird. Diese und andere Schwierigkeiten werden dadurch überwunden, daß
ein Potential an jede der Wortleitungen während des Erneuerungsvorganges angelegt wird, das kleiner als das Potential
ist, welches während dem Lesen oder Schreiben anliegt»
Nach einem Gesichtspunkt der Erfindung werden zwei Torvorrichtungen
an jeder Bit-Leitung eines dynamischen MOS-Speicherfeldes mit vier "Vorrichtungen aufweisenden Zellen
vorgesehen werden, und diese Torschaltungen werden periodisch eingeschaltet, um alle Zellen in dem Feld zu erneuern.
Nach einem weiteren Gesichtspunkt der Erfindung wird das Erneuern aller Zellen in dem Feld dadurch gesteuert, daß
alle Wortleitungen gleichzeitig, jedoch bei einem Niveau, das unter dem für das Lesen oder Schreiben verwendeten Niveau
liegt, gepulst werden«,
Ein Ausführungsbeispiel dar Erfindung wird nun anhand der beiliegenden Zeichnungen beschrieben. Es zeigen?
Fig. 1-4 ein Ausführungsbeispiel eines erfindungsgemäßen
Feldohips;
Figo 5 die Anordnung der Fig. 1 - 4|
Fig. 6 ein Schaltbild, um die Betriebsweise der Invarterschaltungen
in den Fig. 1 und 3 verständlich zu machen}
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2U1679 - β -
Fig. 7 symbolisch eine Signalquelle für den Feldchip in
den Fig. 1 - 4· und
Fig. 8 einige der Verbindung spunk t- und Streukapazitäten in einer einzelnen Zelle.
Der Hauptnachteil von MOS-Schaltungen in Halbleiterspeichern
ist ihr geringes Verhältnis von Verstärkungsfaktor zur Bandbreite im Vergleich zu bipolaren Schaltkreisen mit
P entsprechenden geometrischen Toleranzen. Dieser Nachteil
kann dadurch auf ein Minimum herabgesetzt werden, daß bipolare Schaltkreise als Hochstromsteuerung für die MOS-Feldschaltkreise
verwendet werden, und daß bipolare Verstärkerschaltungen zum Abtasten der niederen MOS—Abtastströme verwendet
werden. Wenn die Schaltkreise so aufgeteilt sind, daß alle Vorrichtungen auf einem gegebenen Chip entweder bipolar
oder in MOS-Technik aufgebaut sind, ergeben sich keine zusätzlichen Schwierigkeiten, wenn die beiden Vorrichtungstypen
in demselben System zusammen verwendet werden. Die Verwendung bipolarer Grundschaltkreise ermöglicht ferner eine
leichte Beaufschlagung mit bipolaren logischen Standardsig-
fc nalen. Auf diese Weise können die Kopplungsschaltkreise für
eine Abstimmung der Standard-Interface-Steuerbedingungen und der Ladebedingungen sorgen.
Der Feldchip aus den Fig. 1-4 kann am vorteilhaftesten mit bipolaren Basiskreisen (support circuits) verwendet werden.
Der Feldchip wird mit drei Taktsignalen und einer ausreichenden Zahl von Adressen-Bits versorgt, um eine bestimmte Zelle
in dem Feld zu identifizieren. In dem gezeigten Ausführungsbeispiel sind die Zellen in einem 32 χ 32 Feld angeordnet,
und daher werden 10 Adressen-Bits benötigt, um eine der IO24 Zellen zu identifizieren. Die Adressensignale werden
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an die Anschlüsse SAR0-SAR9 angelegt. (Gewöhnlich werden
die Adressen-Bits von dem Speicheradressenregister abgeleitet, daher die Abkürzung SARO-SAR9«) Drei Taktsteuersignale
werden in dem gezeigten Ausführungsbeispiel an die Anschlüsse R, E und CS angelegt.
Pig. 7 zeigt schematisch einen Schaltkreis 14 9 um die ver~
schiedenen Adressen- und Steuersignal© abzuleiten*, Die tat—
sächlichen Tfifellenformen der Signale sind in der Zeichnung
dargestellt» Die Erzeugung der Adressensignale SARO<=SAR9
ist an sich "bekannt, und herkömmliche Schaltkreise können für diesen' Zweek verwendet werden«, Die Adressen- und Steuer=
signale, dia in Fig* 7 gezeigt sinfi? können von ein@m "beliebigen geeigneten "bipolaren Chip (oder Chips) und selbst von
beliebigen geeigneten MDS~Sehaltungen abgeleitet werd©no
Die beiden Ausgangsleiter in dem Peldchipp BD/SA=O und
BD/SA«1 führen zu Bit-Treiber/Abtast=Verstärk©Psehaltungen
auf einem anderen Chip in dam System,=, Gemäß J?igo4 sind sie
einfach mit zwai hypothetischen Widerständen 16 verbundene
Durch diese Widerstände soll saige&eutst werd@n9 daß während
eines Lesevorganges Diffsrenzströme durch die Leiter BD/SA=O
und BD/SA«=1 in die ausgewählte Zelle fließen^ wobei die
Ströme durch die beiden Widerstände hergeleitet werdeno
Je nach den relativen Polaritäten der Ströme "b®stimmt der
Abtastverstärker den Zustand der ausgewählten ZsIIe0 Wäh«
rend einer Sehreiboperation steuert andererseits dar Bit«
!Dreibar, der mit d@n beiden Ausgangsleitern verbunden istp
den einen Leiter nach unten und den anderen Leiter nach ob@n9
so daß die ausgewählte Zelle in den richtigen Zustand gebracht wir do Der Bit-Treiber/AbtastvepstärkePj, der bei dem Speicher«=
chip (Figo 1-4) verwendet wird? ist nicht Bestandteil der
Erfindung. Einer der vielen bekannten Schaltkreise kann daher zu diesem Zweck verwendet werden.
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Die 1024 Zellen in dem PeId sind den 32 Wortleitungen
WLO-WL31 und den 32 Bit-Leitungen BLO-BL31 augeordnet·
Hur vier der Wortleitungen und nur Tier der Bit-Leitungen sind zusammen mit den 16 Zellen an ihren Schnittpunkten
gezeigte Ein© aus Tier Vorrichtungen "bestehende Zelle an
dem Schnittpunkt ä©p Wortleitung V/LI4 und der Bit-Leitung
BIO (di© B±-6<=L©i1nmg.HD0 ©iitliält das Leiterpaar l/3-0(0)
■rniä B/S=-©(Ij)9 weist Transistor©« TII5 Ϊ12, 213 ^nä El4
auf'o 3i© 2i=Eiasis-feoE1©!! SIS lüid SI4 sind in lieriröMfilioliss?
üsi£j© 2n?<3iisg@kopp©it lana ai© Si^nsistersn 211 imä 512 ais
(2.GS?
14 TQ
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QiL&GPH T
IiOliGS ZPCuGxliiiSLl 2Sl ti ©SI SCi'iJGS? Έ£>/'ύΙ^=ί' TLLlL; >3I_2I ili.GG.G2?G
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ilser ti© S93?£3Olialtiiag Ϊ17 tait eii© So^seiialtimg 211 ai
üi©-b©npna!r& 18 ■w>©iterg©geTäeiii, Ba dieser
äem S1i®ii(S5?g!iisöliliiß fiQg Simasistöps 214 s
seliait©t äi@sj©s? Sreasistor· ©iii» Bas Hrüpotential, das "on
äem. Qu©ll©nanscl2liiß d@s Transistors an den Saikenansoliliiß
des Traii@istorsf übt an den lüiotenpunlEt 20 angeschlossen
ist, weit®rg©g@"ben wird, hält den Transistor Ϊ13 in seinem ausgesehal taten Zustand, da der Steueranschluß des
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Transistors T13 mit dem Knotenpunkt 20 verbunden isto Am
Ende der Schreiboperation liegt der Knotenpunkt 18 auf einem hohen und der Knotenpunkt 20 auf einem niederen
Potential. Auf ähnliche Weise wird, um eine 1 in die Zelle einzuschreiben, der Leiter ED/SA-1 auf ein hohes Potential
gebracht, während der leiter BD/SA-0 auf ein niederes Potential gebracht wird. In diesem lall wird der Knotenpunkt
auf ein hohes und der Knotenpunkt 18 auf ein niederes Potential eingestellt.
Um den Zustand derselben Zelle abzutasten, werden dieselben Wort- und Bit-Leitungen erregt« Wenn die Zelle sieh in dem
Zustand 1 befindet, ermöglicht das niedere Potential an dem Knotenpunkt 18P daß ein großer Strom von dem Abtastvarstärker
durch die Leiter BD/SA»O und B/S-O(O) und die Torrich-»
tungen T17, T11 und T13 fließto Der Knotenpunkt 20 an dsm
hohen Potential gestattet @in©n geringeren Stromfluß durch
die Leiter ED/SA-1 und B/S-O(1) und di© Vorrichtungen T18,
T12 und T14-0 Wenn di@ Zelle andererseits in dem Zustand 0
istj fließen Ström© entgegengesetzter Polarität durch äi©
bsiden Ausgangsl©it@re In di©s@ia EaIl tastet der Abtast==
verstärker die relativsn Polaritätsn ä@r Ström® abg di©
öHroh di© beiden ÄTisgangsleit®^ fl±@ß®n9 um den Zustand
Z©11© su "bestimmen*-
Τώ. älisilieli®!3 \B/©is© kann @ia Bit in sin® "b©li@
©ing©sehr!ab@n ©ä@r ans ihr ansg®l@s©n werden ©infaoii da-=
äurehjj daß der"richtig© d@r Wortleitragsltiter ojl& d©r
richtige Bit-Leitungsleittr erregt w©rä®no Ob ®in© Les©-
operation - oder ein© Seteeiboperation du2?eiig®fUhrt wirdg
wird äuroh den Bit«Sr©i"b@r uxiä Afetastvsrstarksr g©s"fe©u©i*"fe0
d®r aa dl© Ausgangsltil?©:? in mn B±Qh "btk^atsr Weis®
sohlosB®n ist.
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2H1679 - ίο -
Bekanntlich fällt die Spannung an dem Senkenanschluß der
sich im ausgeschalteten Zustand befindlichen Vorrichtung
der beiden Vorrichtungen T13 und TH allmählich ab aufgrund
eines unvermeidlichen Leckstromes. Wenn die Spannung unter das Minimum, das zur Durchführung einer nicht gestörten
Leseoperation notwendig ist, abfällt, kann die Information in der Zelle verlorengehen„ Aus diesem Grunde werden
alle Zellen periodisch kompensiert oder erneuert.
Dies wird durch Verwendung zusätzlicher Torvorrichtungen TI 5
und T16 in den Bit/Abtastieitern BD/SA-O(O) und BD/SA-O(1)
erreicht. Ein ähnliches Vorrichtungspaar ist für jede der 16 Bit-Leitungen vorgesehen. Die Steueranschlüsse von allen
zusätzlichen 64 Vorrichtungen sind mit dem Leiter R verbunden. Wenn diese Leitung auf ein hohes Potential gepulst wird,
werden alle Torvorrichtungen eingeschaltet, und ein Strom fließt von der 5-Volt-Quelle ab, die mit den Senkenanschlüssen
der Vorrichtungen verbunden ist· Der Schaltstromfluß
durch die Bit/Abtastleiter verzögert die Knotenpunktkapazitäten.
Es sei beispielsweise angenommen, daß anfänglich der Knotenpunkt 18 auf einem hohen Niveau und der Knotenpunkt
20 auf einem niederen Niveau ist. In diesem Fall ist der Transistor T14 eingeschaltet lind der Transistor T13 ausgeschaltet* Weil der Transistor T13 ausgeschaltet ist, fließt
Strom dureli den Transistor T11, um die Kapazität an dem
Knotenpunkt 18 zu drosseln. Weil der Transistor T14 eingeschaltet
ist, ändert der Strom, der durch den Transistor T12 fließt, nicht die Kapazität an dem Knotenpunkt 20,
sondern wird stattdessen durch den Transistor T14 zur Erde
kurzgeschlossen,.
Offenbar ist es, um die Zellen in dem Feld zu erneuern, nicht notwendig^ die Bit-Schalter T17 und T18 oder die
anderen 31 Bit-Schalterpaare einzuschalten. Es ist lediglich
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notwendig^ die Transistoren T15 und T16 und die anderen
31 Paare der Vorrichtungen in den anderen 31 Bit<=»Leitun
gen einzuschalten^ während gleichseitig die 32 Wortlei=
tungen gepulst werdenβ Is ist auf diese Weise möglich^
alle Zellen gleichseitig su ©rneu©rn0 (Is ist auch mög«
lieh ρ alle Zellen nur in einer "bestimmten Spalte zu er«
neuerno Wenn dies erwünscht ist9 werden Isdiglich die
entsprechenden iorvorriehtungenj, "beispielsweise T15 und T
ohne di© anderen 31 Paare gepulst o Dies ist möglich;, o"b«
wohl ein© Anordnung zur Durchführung dieser Betriebsweise
nicht in der Zeichnung gezeigt ist0)
Das Syst©m weist Svirl Imrertersehaltungen 10^14 auf s äi©
den 32 Wertleitmigsn sugeorönet sindo 3)i@ fünf Adressen«
Bits SA10c=SAH4 roräsn an di® Inv®3?t®2?aehaltungsn g©g©]3©a0
und die Solialmmge-n "bilden di® komplementären Signal©0
Di® urspr"ünglich©n und di© komplementären Signal© werden
sodann auf di© entsprechenden der 32 D©kod®r BSC=WO "bis
BlC=TQ 1 g©ge"b©no Ins? einer d©x3 32 D@lsoä.©r arbeitet x^ähr
einem bestinsmten Lss®= oder Sclireibs.yklus 0 so daß nur sin©
dsr 32 ¥ortleitimg®n erregt isto Ih Slmlielaer Weise worden
die fünf Aäi?ess©n«Bits SAH5-SÄR9 auf Inverter I5«I9 gsgsbo
Di® ursprifeigliehen und die koi®leia©ntären Signal© w@rä.©n
sodann an fiis entsprechenden D@k©ö@r DlCc=BO Ms Dlö«131
rv73it©rg®l©it©t9 so daß sine "bestiraate der 32 3±t=L@itixn=
gsn BL0=BL31 während jedem lese« oder Schreibzyklus ©rr@gt
wirdo
Di© B©tri©T3stvüis® der Inverter und D@kod©r kann initar Bs^
zugnahme auf bestimmte Seha!tkr®isep beispielsweise 13 und
DlCc=WH erläutert w@rdeno Anfänglich sind all® Adressen=
signale auf ®in@m niederen Niveau und das Rüekstallsignal (H)
ist in ähnlicher Weise auf ©inem niederen Niveau (Mg0 7)„
Anfänglich ist dar Steueransohluß das Transistors T3 auf
einem hohen Potential (seine lüiotenpunktkapazität ist
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aufgeladen). Die Tatsache, daß der Steueranschluß bei Beginn eines Zyklus auf einem hohen Potential ist, wird
noch nachgewiesen. Gleichzeitig ist der Steueranschluß jeder der Vorrichtungen, "beispielsweise von T9, die an
eine Wortleitung oder eine Bit-Leitung angeschlossen sind, ebenfalls auf einem hohen Potential. (Dieser angenommene
Anfangs zustand wird ebenfalls noch nachgewiesen.) Der Einschal
tleiter (E) ist mit dem Senkenanschluß des Transistors T3 gekoppelt. Obwohl der Steueranschluß des Transistors
auf einem hohen Potential ist, ist das Signal E niedrig, so daß ein geringes Potential an den Leiter "SÜST weitergegeben
wird. Obwohl der Leiter SAR3 an die Steueranschlüsse der Transistoren in. 16 der ?/ortleitungsdekoder angeschlossen
ist (beispielsweise an den Steueranschluß des
Transistors T7 in dem Dekoder DEO-WI4), leiten die Transistoren
nicht, so daß das Potential auf dem Leiter 12 nicht beeinflußt wirdo In dem Dekoder DEO-WH sind die Steueranschlüsse
der drei Transistoren T4-T8 mit drei der Komplementäradressenleiter
(SAR1, SAR2 und SAR3) angeschlossen,
und die Steueranschlüsse zweier der Transistoren (T4 und T8) sind direkt an zwei der Eingangsadressenleiter (SAE1 und
SAR4) angeschlossen. Da alle Adressen-Bits anfänglich auf einem niederen Potential sind und ebenfalls alle Komplementäradressenleiter
bei Beginn Jedes Zyklus, ist keiner der Transistoren T4-T8 leitfähig und der Leiter 12 bleibt
auf dem hohen Potential.
Wenn der Leiter 12 auf dem hohen Potential ist, wird der Transistor T9 auf- oder eingeschaltet. Da jedoch anfänglich
der Leiter OS auf einem niederen Potential ist, erscheint ein niederes Potential auf jeder der Wortleitungen.
Entsprechendes gilt für jeden Bit-Leitungsdekoder und die Bit-Leitungen.
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Bei Beginn jedes Zyklus geht das Potential an einigen Adressenleitungen hoch. In dem gezeigten Ausführungs—
Beispiel ist von den Wortadressen-Bits SARO-SAR4 das
Adressen-Bit SARO das am meisten signifikante Bit, und ■bezüglich den Adressen-Bits für die Bit-Leitungen ist
das Adressen-Bit SAR5 das am meisten und das Adressen-Bit SAR9 das am wenigsten signifikante Bit. Wenn einige
der Adressen-Bits auf ein hohes Potential gehen, können die Steueranschlüsse einiger der Transistoren T4-T8 in
dem Dekoder DEC-W14 auf ein hohes Potential gehen. Wenn
eines der Bits SARO und SAR4 auf einem hohen Potential ist, wird ein hohes Potential direkt an den Steueransehluß
des Transistors T4 oder den Steueranschluß des Transistors
T8 weitergegeben. Je nach der Eingangsadresse ist es möglich, daß keiner der fünf Transistoren in dem "bestimmten
Dekoder leitfähig wird. In einem "beliebigen Dekoder, in
dem wenigstens einer der Transistoren "bei der Beaufschlagung
mit den Eingangsadressensignalen leitfähig wird, wird jedoch die Knotenkapazität an dem Leiter 17 durch den leitfähigen
Transistor entladen.
Die ersten Signale, die während eines beliebigen Zyklus erzeugt werden, sind solche Signale, die Adressen^Bits
darstellen (siehe Pig. 7)ο Wenn das Bit SAR3 im Potential hoch ist, entlädt sich die Ladung, die in der Knotenpunktkapazität
an dem Steueransehluß des Transistors T3 ge«
speichert ist, durch den Transistor T1. Wenn das Steuersignal (enable signal) dann auf das hohe Potential geht,
wird es nicht durch den Transistor T3 an den Leiter SAR3 weitergegeben, und daher wird das Tor T7 in dem Dekodsr
DEC-W14 nicht eingeschaltet. Wenn das Bit SAR3 im Potential
niedrig ist, wird andererseits das anfänglich hohe Potential an dem Steueransehluß des Transistors T3 nicht über dan
Transistor T1 entladen·' Wenn das Stauersignal dann auf das
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hohe Potential geht, wird, da der Transistor T3 aufgeschaltet
ist, das Steuerpotential durch den Transistor an den leiter SAR3 und den Steueranschluß des Transistors
T7 weitergegeben. Der Transistor T7 leitet und die Khotenpunktkapazität
an dem Steueranschluß des Transistors T9 entlädt sich durch den Transistor T7 zur Erde.
Die Transistoren, beispielsweise der Transistor T8, die mit ihren Steueranschlüssen direkt an die Eingangsadressenleiter
angeschlossen sind, werden nur dann eingeschaltet, wenn die entsprechenden Adressen—Bits auf dem hohen
Potential sind. Offenbar bleibt der Leiter 12 in dem Dekoder DEC-W14, der anfänglich auf dem hohen Potential
liegt, nur dann auf dem hohen Potential, nachdem das Steuersignal erzeugt ist, wenn die Wortleitungsadresse
01110 (Dezimalzahl 14) ist. Nur wenn die Adressen-Bits SARO und SAR4- auf dem niederen Potential liegen, bleiben
die Transistoren T4 und T8 ausgeschaltet, und nur wenn die Adressen-Bits SAR1, SAR2 und SAR3 auf dem hohen Potential
liegen, bleiben die Transistoren T5, T6 und T7 ausgeschaltet, wenn das Steuersignal erzeugt wird. In
allen Fällen bleibt der Leiter 12 nur in einem der Dekoder DEC-WO bis DEC-W31 auf dem hohen Potential. Es ist daher
ersichtlich, warum es notwendig ist, daß der Leiter 12 uaf einem hohen Niveau aufgrund der in der Khotenpunktkapazität
an dem Beginn jedes Zyklus gespeicherten Ladung ist, denn nur in den nicht gewählten Dekodern wird der Leiter 12 auf
das niedere Potential umgesteuert. In dem ausgewählten Dekoder bleibt der Leiter auf einem hohen Potential (nachdem
die Enotenpunktkapazität anfänglich aufgeladen worden ist), um das Ansteuern der entsprechenden Wortleitung zu steuern,
wenn der CS-Leiter auf das hohe Potential geht. Es ist ferner
ersichtlich, warum es notwendig ist, daß der Steueranschluß des Transistors T3 bei Beginn jedes Zyklus auf dem
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hohen Potential ist (und daß der Steueranschluß des entsprechenden
Transistors in jedem anderen Inverter bei Beginn jedes Zyklus auf dem hohen Potential ist). Es ist
das hohe Potential an dem Steueranschluß des Transistors T3, das bewirkt, daß der leiter SAR3 auf das hohe Potential
geht, wenn das Steuersignal erzeugt ist, außer wenn der Transistor T1 durch das SAR3-Signal eingeschaltet worden
ist, um zu bewirken, daß der Steueranschluß des Transistors T3 auf das niedere Potential geht. Wenn das Bit SAR3 ©ine 0
ist, schaltet der Transistor T1 nicht ein und? damit der
Transistor T3 eingeschaltet wirds muß ein hohes Potential
an seinem Steueranschluß bei Beginn des Zyklus ansteheno
Die Signale SARO-SAR9 gehen während der ersten 160 Nano~
Sekunden jedes Zyklus auf das hohe Potential (Pig» 7)ο
Die gestrichelte Linie zeigt, daß einige der Adressen si g<=
nale tief liegen (d. h, auf dem tiefen Niveau sind)s je nach
der ausgewählten Zelle. Nachdem das Steuersignal hochgeht (do ho auf das hohe Potential geht), bleibt der Steueran=
Schluß des Ausgangstransistors T9 in nur einem der 32 Wort-=
leitungsdekoder auf dem hohen Potential, und entsprechendes gilt für die 32 Bit-Leitungsdekoder« Wenn der CS-Leiter hochgeht, gibt der Transistor T9, wenn der Steueranschluß des
Transistors Tg hoch liegt, das hohe Potential an dem Leiter
CS an die Wortleitung WL14 weiter. Auf ähnliche Weis© wird
das hohe Potential auf dem Leiter CS an die ausgewählte der Bit-Leitungen BL0-BL31 weitergegeben.
Während der Zeitdauer, in der das CS~Signal hoch ist (auf
seinem maximalen Niveau in Pig. 7), ist es möglich, daß die CS-Leitungen in anderen Chips in demselben System nicht
hochgehen. Daher ist die gestrichelte Linie in der CS-WeI-lenform
ebenfalls in Pig. 7 gezeigt. Der Grund dafür ist,
daß in einem vollständigen System nur solche Chips, die
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Bits in dem zu verarbeitenden Wort enthalten, dadurch ausgebildet werden, daß ihre CS-Eingänge hochgehen. Aus
diesem Grund können die CS-Leitungen in einigen Chips
hochgehen, während die CS-Leitungen in anderen Chips nicht während der ersten (Wähl-) Phase des Wähl/Ausgleichssignales
während jedes Zyklus hochgehen können. Wie noch beschrieben wird, ist der 100 Nanosekunden lange Impuls mit
dem niedrigen Niveau in dem öesamt-CS-Signal auf allen
CS-Leitungen in dem System vorhanden (&0 h. er wird an
alle Chips weitergegeben), wenn die Zellen erneuert werden sollen. Auf diese Weise können alle Zellen in dem gesamten
Speiehersystem gleichzeitig erneuert werden, da es der HOO—Fanoseirunden— Impuls ist«, der diese Aiisgleieiisfunktion
erfüllt.
Während des Auslesens oder Sinschreibena wird die ausgewählte
Zelle automatisch erneuertβ Im lalle des Einsehreibens
ist es offensichtlich, daß die Seile erneuert wird, weil die Enotenpunktpotentiale auf ein niederes oder ein hohes
Potential gesteuert werden«, Selbst während dem Auslesen wird jedooh die ausgewählte Seile erneuert. Wie bereits
beschrieben wurde, besteht die !Funktion "bei einem typischen
Abtastverstärker darin, die entgegengesetzten Potentiale durch effektive Widerstände an die beiden Ausgangsleiter
des Chipfeldes anzulegen« Ströme fließen von den Abtastverstärkern durch die Ausgangsleiter und die gewählten
Bit/Abtastleiter, um die ausgewählte Zelle in derselben Weise nachzuladen, wie solche Ströme, die durch die letzteren
Leiter fließen, wenn die Transistoren, beispielsweise die Transistoren T15 und T16, eingeschaltet werden, um
die Zellen zu erneuern. Die anderen nicht ausgewählten Zellen müßten jedoch in dem Falle, daß sie nicht zum Auslesen
oder Einschreiben ausgewählt sind, in dem Zeitintervall erneuert werden, währenddem die Kapazität, die an den
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Knotenpunkt mit der hohen Spannung angeschlossen ist, auf ein solches Niveau entladen würde, daß die Bit-Information
tatsächlich vorlorengeht. Um die Zellen zu erneuern, wird, nachdem die Adressen-Bit-Signale und die
Steuersignale auf das tiefe Niveau gegangen sind (Pig. 7), "bewirkt, daß der CS-Leiter auf das hohe Potential geht.
Serbst in solchen Chips, die nicht zum Auslesen oder Einschreiten ausgewählt sind (für die der anfängliche Abschnitt
des CS-Signales nieder bleibt), wird ein CS-Impuls
mit einem Zwischenniveau erzeugt. Der Ausgleichsimpuls
wird zusammen mit dem Rückstellimpuls (R) erzeugt.
Der Rückstelleiter ist mit dem Steueranschluß des Transistors
T10 verbunden, und daher wird ein 10-Volt-Potential durch
den Transistor T10 an den Steueranschluß des Transistors T9 weitergegeben. Keiner der Dekodertransistoren in den Dekodern
leitet zu diesem Zeitpunkt, weil die Adressensignale alle tief liegen und die Komplementadressenleitungen ebenfalls
tief liegen (der R-Impuls schaltet den Transistor T2
ein, um ein 10-Volt-Potential an den Steueranschluß des Transistors T3 weiterzugeben, und da das Steuersignal tief
liegt, gibt der Transistor T3 ein Signal auf Erdpotential an seinen Komplementäradressen-Ausgangsleiter weiter)o Dieser
Vorgang findet in allen 64 Dekodern statt. Daher werden der Transistor T9 und die anderen 63 Transistoren^ die an
die Wort- und Bit-Ieitungen angeschlossen sind, alle eingeschaltet,
und der GS-Impuls wird an alle Wortleitungen
und alle Bit-Leitungen weitergegeben. Die Tatsache, daß die Bit-Leitungen zu diesem Zeitpunkt hochgehen, hat keine
Bedeutung. Obwohl die Tore T17 und T18 und ein ähnliches
Paar von Toren in jeder der anderen 31 Bit-Leitungen eingeschaltet werden, werden jegliche Signale, die an den Ausgangsleitern
SD/SA-! und BD/SA-0 auftreten, von dem Abtastverstärker
ignoriert· Wichtig ist jedoch, daß jede der
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32 Wortleitungen auf das hohe Niveau gesteuert wird, wenn der CS-Impuls erzeugt wird, und auf ähnliche Weise
"bewirkt der gleichzeitig auftretende R-Impuls, daß die
Tore, "beispielsweise T15 und T16, eingeschaltet werden.
Es geschieht zu diesem Zeitpunkt, daß alle Zellen erneuert werden. 100 NanoSekunden lang können sich die Zellen nachladen
(erneuern). Danach geht das OS-Signal auf das tiefe Niveau. Das Rück st el !signal "bleibt für weitere 70 Nano Sekunden
hoch. Obwohl die Wortleitungen nach Beendigung des CS-Signales tiefgehen, und die Zellen nicht weiter erneuert
werden, wird der Rucks teil impuls dennoch "benötigt,
um die Knotenpunktkapazitäten an dem SteueranSchluß des
Transistors T3 in jedem Inverter und den Steueranschluß des Transistors T9 in jedem Dekoder zu laden. Es wird daran
erinnert, daß angenommen worden war, daß das Potential an jedem dieser Steueranschlüsse "bei Beginn jedes Zyklus hoch
war. Es ist nun ersichtlich, daß dies durch den Rückstellimpuls an dem Ende jedes Zyklus erreicht wird. Der Transistor
T2 geht auf, um ein 10-Volt-Potential an den Steueranschluß des Transistors T3 weiterzugeben, und der Transistor T10
geht auf ähnliche Weise auf (während die Transistoren T4-T8 gesperrt sind), um ein 10-Volt-Potential an den Leiter 12
weiterzugeben.
Es ist wichtig, zu beachten, daß es nicht notwendig ist, die Zellen während jedes Zyklus zu erneuern. Der Abschnitt
jedes 400 Nanosekunden langen Zyklus, während dem die Erneuerung stattfindet, hat eine Dauer von 100 Nanosekunden.
Die Zellen müssen nur einmal während etwa 30 Zyklen erneuert werden. Während der anderen 29 Zyklen endet der CS-Impuls an
dem Ende des Abschnittes mit dem hohen Potential, und der Rückstellimpuls hat nur eine Breite von 70 Nanosekunden.
Der Rückstellimpuls ist notwendig, die Kapazität an dem Steueransohluß des Transistors T3 und dem Steueranschluß
des Transistors T9 in den Invertern und den Dekodern vorzuladen. Da jedoch der Ausgleichsimpuls (der Abschnitt des
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CS-Signales mit dem geringeren Niveau) nicht während jedes
Zyklus "benötigt wird, kann die Zyklusdauer auf 300 Nanosekunden
während all der' Zyklen reduziert werden, in denen keine Erneuerung notwendig ist.
Es ist wichtig, au verstehen, warum der Ausgleichsimpuls=-
anschnitt jedes CS-Signales (wenn er etwa in jedem 3O0 Zyklus
auftritt) auf einem geringeren Niveau als der anfängliche (Wähl-) Abschnitt des Signales ist. In dem gezeigten
Ausführungsbeispiel ist das Ausgleichsniveau nur etwa 2/3
des Wählniveaus (obwohl nur eine der Wortleitungen durch den Wählimpuls gepulst wiraff während all© Wortleitungen
durch den Ausgleiehsimpuls gepulst werden) <> Wenn, die 32 Tor=
paare ρ "beispielsweise die Torpaare T15 und T169 mit der Ir=
zeugung des Rückstellimpulses eingeschaltet werden^ fließen Ströme durch alle Bit/Abtastleiterο Gleichzeitig werden
alle 2048 Tore? "beispielsweise 111 und T12g eingeschaltete
Wenn der Knotenpunkt -18 auf einem tiefen Potential liegt9
"beruht dies darauf, daß der Transistor TI3 eingeschaltet ist,
und ein großer Strom fließt durch die Transistoren T11 und
TI3 "von dem Leiter BD/SA-O(O) zur Irde« Gleichzeitig fließt,
weil der Transistor TH ausgeschaltet ist? ein verhältnismäßig geringer Strom durch den Transistor T129 um die Kapa==
zität an dem Knotenpunkt 20 zu erneuern (nachzuladen)» Der ungünstigste Pail ergibt sich dann, wenn 31 der an einen
der Bit/Abtastleiter gekoppelten Transistoren eingeschaltet sind. Ss sei "beispielsweise angenommen, daß alle Transistoren auf der Bit-Leitung 0, entsprechend dem Transistor T13,
mit Ausnahme des Transistors T13 eingeschaltet sind. Mit anderen Worten sollen alle Zellen in der Bit-Leitung 0 im
Zustand 1 sein, mit Ausnahme der Zelle in der Wortleitung Η.
In solch einem Hall fließt ein sehr großer Strom durch den Leiter B/S-O(O), und an dem Transistor T15 kann ein erheblicher
Spannungsabfall auftreten. Dadurch wird statt einem
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5-Volt-Potential, das durch den Transistor T11 zur Nachladung
der Kapazität an den Knotenpunkt 18 weitergegeben wird, ein geringeres Potential an diesen Knotenpunkt weitergegeben.
Wenn solch ein großer Strom durch den Leiter B/S-O(O) fließt, wäre es gewöhnlich nötig, daß der Transistor
T15 groß genug ist, um den Strom weiterzugeben, ohne daß ein
beachtlicher Spannungsabfall über ihm auftritt. Das Potential auf dem Leiter B/S-O(Ö) muß über dem minimalen Spannungsniveau
liegen, das von der einen, im ausgeschalteten Zustand befindlichen aktiven Vorrichtung (Transistor T13) aller der
Vorrichtungen benötigt wird, die an den Leiter B/S-O(O) gekoppelt
sind. Statt sehr große Tortransistoren T15 und T16
vorzusehen, wird erfindungsgemäß der Wortieitungsimpuls, der
während des Ausgleichsabschnittes (Erneuerung) eines Zyklus verwendet wird, im Niveau geringer gehalten als der Wählimpuls.
Durch Reduzieren des Wortleitungsniveaus ziehen die Torzellen (T11 und T12) weniger Strom als während einer
Lese— oder Schreiboperation. Dadurch werden die Ströme durch die Bit/Abtastleitungeii reduziert. Dies stellt sicher,
daß die Spannung an jeder der Bit/Abtastleitungen genügend hoch ist, um alle Knotenpunkte auf die richtigen Niveaus
nachzuladen. Während das niedrigere Niveau auf den Wortleitungen bewirkt, daß die Tore, beispielsweise T11 und T12,
weniger Strom führen und daher einen längeren Ausgleichsimpuls erfordern, als notwendig wäre, wenn die Tore voll
eingeschaltet wurden, ist die längere Zeit, die zum Laden der Knotenpunkte der im ausgeschalteten Zustand befindlichen
aktiven Vorrichtungen benötigt wird, im Vergleich zu der Gesamtzeitdauer des Zyklus unerheblich. Durch Verwendung
des niedrigeren Ausgleichsniveaus wird die Notwendigkeit für sehr große Vorrichtungen für die Tore, beispielsweise
T15 und T16, eliminiert.
Es gibt einen weiteren Grund für die Verwendung von Aus— gleichsniveaus, die geringer als die Wählniveaus sind. Dies
wird anhand von Pig. 8 erläutert, die die Zelle mit den
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Transistoren T11-T14 und mit gewissen parasitären Kapazitäten
zeigt, die immer in MOS-Schaltungen vorhanden sind.
Die zwei Kapazitäten, die zusätzlich zu "beachten sind, sind die Kapazitäten 22 und 24 (und ähnliche Kapazitäten
zwischen dem Quellenanschluß und dem Steueranschluß des Transistors T11 und dem Senkenanschluß des Transistors T13
und Erde). Während des Ausgleichsvorganges wird die Torschaltung T12 durch das positive Potential auf der Wortleitung
WL14 im eingeschalteten Zustand gehalten. Ein Strom fließt von dem Leiter B/S-O(1) durch den Transistor T12 zu
dem Knotenpunkt 20. Der Strom wird durch den Transistor T14 zur Erde kurzgeschlossen, wenn der Transistor T14 eingeschaltet
und der Transistor T13 ausgeschaltet ist, oder er lädt die Kapazität 24, wenn der Transistor T14 ausgeschaltet
und der Transistor T13 eingeschaltet ist. Die Kapazitäten 22 und 24 bilden einen Spannungsteiler und das Potential
auf dem Leiter WL14 gegenüber Erde erscheint an den beiden Kapazitäten. Unter der Annahme, daß der Transistor
T14 ausgeschaltet und der Knotenpunkt 20 auf ein hohes Potential
aufgeladen ist, wenn der Ausgleichsimpuls endet, sollte sich ein möglichst geringer Entladeeffekt auf dem
Knotenpunkt ergeben. Wenn die Spannung an der Wortleitung abfällt, wird ein negativer Spannungssprung durch die Kapazitäten
22 und 24 übertragen. Der negative Sprung vermindert das Spannungsniveau an dem Knotenpunkt 20. Je geringer das
Niveau des Ausgleichsimpulses auf dem Leiter WL14 ist, desto
weniger wird die Kapazität 24 bei Beendigung des Erneuerungszyklus entladen. Ferner wächst die Größe der Kapazität 22
mit dem Steueranschlußpotential (gate potential) des Transistor T12. Je größer das Steuerpotential ist, desto größer ist
die Größe der Kapazität 22 gegenüber der Größe der Kapazität 24. Da die Kapazität 22 gegenüber der Kapazität 24 wächst,
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wird ein größerer Teil des negativen SpannungsSprunges
auf der Wortleitung WL14 über der Kapazität 24 auftreten.
Daher führt ein großer negativer Potentialsprung auf der
Wortleitung WI14 am Ende des Erneuerungszyklus dazu, daß
die Spannung an dem Knotenpunkt auf zwei Weisen herabgesetzt wird. Erstens erscheint der negative Potentialsprung
an den Kapazitäten 22 und 24ι wobei der Potentialsprung
über der Kapazität 24 im Sinne einer Entladung des Knotenpunktes 20 wirkt. Zweitens ist, je größer das Ausgleichsniveau ist, desto größer der Teil des negativen Potentialsprunges,
der von der Kapazität 24 übernommen wird, und daher auch desto größer die Entladung des Knotenpunktes
Je geringer die Spannung an dem Knotenpunkt 20 am Ende jedes ErneuerungsZyklus ist, desto geringer ist die Widerstandsfähigkeit
der Zelle gegen Rauschimpulse und desto kurzer ist die zulässige Zeitdauer zwischen Erneuerungs—'
zyklen. Aus diesem Grund ist es erwünscht, die Größe des Ausgleichsimpulses auf allen Wortleitungen zu begrenzen.
Selbstverständlich wird eine minimale Impulshöhe benötigte Die Impulshöhe muß wenigstens gleich der gewünschten Knotenpunktspannung
plus dem SchwellenwertSpannungsniveau des Transistors T12 sein. Die Größe des Ausgleichsimpulses
sollte nur geringfügig über diesem minimalen Wert liegen.
Ein dritter Vorteil der Verwendung eines Ausgleichsimpulses geringer Höhe besteht darin, daß weniger Leistung in dem
Feldchip während jedes Erneuerungszyklus verbraucht wird als verbraucht würde, wenn ein Erneuerungsimpuls verwendet
würde, der so groß wie ein Wählimpuls ist.
Kapazitätseffekte ähnlich wie die in Zusammenhang mit Pig. analysierten Effekte erfordern eine näher detaillierte Betrachtung
der Betriebsweise der Inverter. Figo 6 zeigt den
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Inverter 13 zusammen mit den drei effektiven Kapazitäten,
die betrachtet werden müssen: die Kapazität G1 zwischen dem Steueranschluß und dem Quellenanschluß, die Kapazität
zwischen dem Steueranschluß und dem Senkenanschluß und die Kapazität 03 zwischen dem Senkenanschluß und Erde (die letztere
schließt die Kapazität ein, die durch die Komplementadressenleitung SAR3 eingeführt wird)o Gegen Ende jedes
Lese/Schreibzyklus wird die Eingangsadressenleitung SAE3
(zusammen mit allen anderen Adressenleitungen) auf einem unteren Niveau gehalten, das E-Niveau liegt tief und die
R-Leitung ist positiv gepulst, wobei die verschiedenen Kapazitäten
geladen werden, so daß der Steueranschluß des Transistors T3 auf etwa 7 Volt gehalten wird (s die durch
die 10-Yolt-Quelle zugeführt werden, die mit dem Senkenanschluß
des Transistors T2 verbunden ist). Wenn der R-Impuls
am Ende des Zyklus endet, bleibt der Leiter 10 auf einem 7—Volt—Niveau und wartet auf das nächste Eingangssignal«
Bei Beginn des nächsten Lese/Schreibzyklus wird ein Adresseneingangssignal
an den Steueranschluß des Transistors T1 angelegt. Wenn die Adressenleitung positiv ist, entladen
sich die Kapazitäten sehr schnell durch den Transistor T1, so daß, wenn der Ε-Impuls erzeugt wird, der Transistor T3
nichtleitend bleibt und der Ausgangsleiter SAR3 nicht gepulst
wirdo Wenn jedoch die Adresseneingangsleitung auf einem tiefen Niveau ist, dann bleibt der Steueranschluß des Transistors
T3 auf 7 Volt geladen und der Transistor T1 verbleibt zusammen mit dem Transistor T2 im ausgeschalteten Zustand^, während nur der Transistor T3 in den eingeschalteten Zustand
vorgespannt ist. Wenn der positive Ε-Impuls erzeugt wird, wird der Strom kapazitiv an den Steueranschluß des Transistors
T3 sowohl durch die Kapazität 01 als auch durch die Kapazität 02 gekoppelt, mit dem Ergebnis, daß der Steueranschluß'mehr
positiv wird. Auf diese Weise bleibt der Transistor T3 stark
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in seinen eingeschalteten Zustand vorgespannt, so daß die
Ausgangsknotenpunkt-Kapazität 03 auf das Ε-Niveau aufgeladen
wird. Wenn der positive Ε-Impuls endet, entlädt dieselbe Wirkung sohneil den Ausgangsknotenpunkt zur Erde über
die Ε-Leitung (do h„ durch die Kapazitäten C1 und 02)„ Am
Ende des Adressenimpulses wird der positive Ε-Impuls wiederum an den Steueranschluß des Transistors T2 angelegt
und der Steueranschluß des Transistors T3 wird auf 7 YoIt zurückgestellt.
Der regenerierende Inverter hat verschiedene Vorteile gegenüber einer herkömmlichen Quellenfolgerschaltung: Ca) das ■«
obere Ausgangsniveau wird durch das Niveau des E-Eingangssignales eingestellt und ändert sich nicht mit der Schwellenspannung
des Transistors T3; Cb) die Ausgangsanstiegszeit ist nahezu linear, da die Spannung zwischen dem Steueranschluß
und dem Quellenanschluß an dem Transistor T3 während des gesamten Überganges gut oberhalb der Schwellenspannung
bleibt; und Cc) dieselbe hoch leitfähige Ausgangsvorrichtung kann sowohl zum Laden als auch zum Entladen der Lastkapazität
C3 verwendet werden,, Da der Leckstrom von dem Steueran—
schluß des Transistors T3 während eines Zyklus vernachlässigbar ist, wird das Endpotential des Steueranschlusses und daher
der Ausgangsstrom durch die kapazitive Spannungsteilerwirkung der Kapazitäten (nicht gezeigt) der Vorrichtung T3
zwischen dem Steueranschluß und dem Quellenanschluß, dem Steueranschluß und dem Senkenanschluß und dem Steueranschluß
und dem Substrat bestimmt. Jede dieser Kapazitäten kann künstlich erhöht werden, um den Betrieb der Schaltung zu
optimieren«
Die Dekoder arbeiten auf ähnliche Weise wie die Inverter, wobei das zwei Niveaus aufweisende Wähl/Ausgleichssignal
das Ε-Eingangssignal ersetzt. Der einzige Unterschied besteht darin, daß höchstens eine einzige Wortleitung zur
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Aussteuerung auf das höhere Niveau (Wählniveau) während des Lese/Schreibabschnittes des Zyklus ausgewählt wird,
während alle Wortleitungen mit dem niedrigeren Niveau (Erneuerungs- oder Ausgleichsniveau) während des Erneuerungsabschnittes des Zyklus angesteuert werden. Der Transistor T9
in jedem der Dekoder kann leicht eine große Kapazität zwischen dem Steueranschluß und dem Ausgangsknotenpunkt haben,
der an die entsprechende Wortleitung angeschlossen ist. Die Zelleneingangsvorrichtungen sind auf eine niedrige Impedanz
vorgespannt, um einen maximalen Abtaststrom während des Auslesens zu erzeugen, und sie werden auf eine höhere Impedanz
vorgespannt, um die Leistungsaufnahme zu reduzieren und die
notwendige Abtastleitungsspannung während des Erneuerungsvorganges zu halten.
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Claims (11)
- 2H1679Patentansprüche\J Dynamischer MOS-Speicherchip mit einer Vielzahl Wortleitungen, einer Vielzahl Bit-Leitungen und einer Vielzahl Zellen an den Schnittpunkten der Wortleitungen und der Bit-Leitungen, gekennzeichnet durch eine Impulssteuerung (EO-E9; DEC-BO "bis DEC-B31; CS, R, ζ. B, T15, Τ1β) zum Steuern der Pulsierung der Wortleitungen (WLO-WL31) bei einem ersten Niveau während einer Datenoperation und bei einem zweiten Niveau während einer Ausgleichsoperation.
- 2. MOS-Chip nach Anspruch 1, gekennzeichnet durch eine Impulswähleinrichtung (10-19; DEC-BO bis DEC-B31) zum Steuern der Pulsierung einer ausgewählten der Wortleitungen (WL0-WL31) während einer Datenoperation, und durch eine Impulssteuereinrichtung (CS, R, ζ. B. T15, T16) zum Steuern der Pulsierung von mehr als einer Wortleitung während einer Ausgleichsoperation.
- 3. MOS-Chip nach Anspruch 1, dadurch gekennzeichnet, daß jede Zelle Ladungsspeichereinrichtungen (z. B. 18, 20) und Toreinrichtungen (z. B, T11, T12) aufweist, um die Ladungsspeichereinrichtungen an die entsprechenden Bit-Leitungen (BL0-BL31) zu koppeln, wenn die entsprechende Wortleitung (z. B. WLO) gepulst ist, daß die Impulssteuerung eine Vielzahl Einrichtungen zum Pulsieren der jeweiligen Wortleitungen, Ausgangsleitereinrichtungen (BD/SA-Oj BD/SA-1) und eine Vielzahl von Einrichtungen (z. B. T17, T18) aufweist, um nur eine der Bit-Leitungen mit den Auagangsleitereinrichtungen während einer Leseoder Schreiboperation zu verbinden, und daß die Impulssteuerung nur eine der Vielzahl der Impulswählereinrichtungen während einer Lese- oder Schreiboperation ansteuert209809/1500und alle Impulswählereinrichtungen gleichzeitig zur Erneuerung der Ladungsspeichereinrichtungen (z. B. 18, 20) in allen Zellen in dem Feld zur gleichen Zeit ansteuerte
- 4« MOS-Chip nach Anspruch 3, gekennzeichnet durch eine Potentialquelle, eine Vielzahl von Einrichtungen (z„ B. T15, T16), um die Potentialquelle an die Bit-leitungen (z. B. BIO) zu koppeln, und durch Mittel (CSg. R) zum Betätigen aller Kopplungseinrichtungen (z« Be T15S T16)? wenn alle Impulswahleinrichtungen gleichzeitig arbeiten^ um die Ladungsspeichereinrichtungen (z0 B0 18, 20) in allen Zellen des Feldes gleichzeitig zu erneuern«,
- 5» MOS-Chip nach einem der Ansprüche 3, 4 oder 5, dadurch gekennzeichnet, daß die Impulssteuerung während einer Ausgleichsoperation die Impulswahleinrichtungen so an= steuert, daß alle Wortleitungen "bei einem ersten Niveau angesteuert werden, und während einer Lese- oder Schreiboperation eine der Impulswähl einrichtungen (lO=°I9j DlC-BO "bis DEC-B31) ansteuert, um nur eine der Wortleitungen "bei einem zweiten höheren Niveau zu pulsen.
- 6. MOS-Chip nach einem der Ansprüche 3, 4 oder 5, dadurch gekennzeichnet, daß die Impulssteuerung wahlweise be~ tätigbar ist, um die Impuls einrichtungen derart anzusteuern, daß alle Wortleitungen gleichzeitig nur während weit auseinanderliegenden Lese—Schreibzyklen gepulst werden.
- 7. MDS-Chip nach einem der Ansprüche 3, 4, 5 oder 6, dadurch gekennzeichnet, daß die Impulswähleinrichtungen jeweils einen Ausgangstransistor (z. B. T9) aufweisen, dessen Quellenanschluß mit der entsprechenden Wortleitung (z. B. WL14) verbunden ist, und daß die Impulssteuereinrichtungen209809/1500einen gemeinsamen Leiter (CS), der mit dem Senkenanschluß von allen Ausgangstransistoren (ζ. B. T9) der Impulswähleinrichtungen verbunden ist, Entladeeinrichtungen, um die Knotenpunktkapazitäten an den Steueranschlüssen aller Ausgangstransistoren (T9) der Impulswähleinrichtungen mit Ausnahme von einem vor einer Leseoder Schreiboperation zu entladen, wobei ein hohes Impulsniveau auf dem gemeinsamen Leiter (GS) durch nur einen Ausgangstransistor (z.: B. T9) auf nur eine Wortleitung (z. Bo WLI4) übertragen wird, und Ladeeinrichtungen aufweist, um alle Khotenpunktkapazitäten vor einer Ausgleichsoperation und nach einer Lese- oder Schreiboperation zu laden, wobei ein niedriges Impulsniveau . auf dem gemeinsamen Leiter (CS) durch alle Ausgangstransistoren (ζ. B. T9) der Impulswähleinrichtungen an alle Wortleitungen (WL0-WL31) übertragen wird·
- 8» MOS-Chip nach Anspruch 7, dadurch gekennzeichnet, daß die Ladeeinrichtungen eine Potentialquelle, eine Vielzahl von Transistoren (z. B. T5-T8) deren Quellenanschlüsse und SenkenanSchlüsse zwischen der Potential— quelle und dem Steueranschluß des jeweiligen Ausgangstransistors (ζ» B. T9) der Impulswähl einriclitungen angeschlossen sind, und Einrichtungen (SAR 5 SA1R) aufweist, um die Steueranschlüsse aller der Transistoren (z„ B0 T5-T8) gleichzeitig zu erregeno
- 9. MDS-Chip nach Anspruch 8, dadurch gekennzeichnet, daß die Kopplungseinrichtungen, die die Potentialquelle an den Bit-Leitungen (BL0-BL31) koppeln, durch die Erregungseinrichtungen (SAR; SAR) angesteuert sind.209809/1500214167 - 29 -
- 10. MOS-Chip nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Vielzahl von vier Vorrichtungen aufweisenden Zellen an den Schnittpunkten der Wortleitungen (WL0-WL31) und der Bit-Leitungen (BI0-BL31) angeordnet sind, und daß jede Zelle zwei kreuzgekoppelte Vorrichtungen (z. B. T13, T14), die zwei Knotenpunkte (z. B. 18, 20) bilden, und zwei Torvorrichtungen (z. B. T11, T12) aufweist, wobei jede der Torvorrichtungen mit ihrem Quellenanschluß und ihrem Senkenanschluß zwischen dem jeweiligen Knotenpunkt (18, 20) und einem der entsprechenden Bit/At>tastleiter (B/S-O(O), B/S-O(1) ... B/S-3i(0)y b/S-31(1)) und mit ihrem Steueranschluß an die entsprechende Wortleitung (WL0-WL31) angeschlossen ist.
- 11. MOS-Chip nach Anspruch 10, gekennzeichnet durch zwei Ausgangsleiter (BD/SA-0, BD/SA-1), eine Vielzahl von Einrichtungen (z. B. T17, T18), um die beiden Leiter in einer einzigen Bit-Leitung an die beiden Ausgangsleiter während einer Lese- oder Schreiboperation zu verbinden, eine Impulssteuerung, die die Pulsierung einer Wortleitung durch eine entsprechende Impulswähleinrichtung bei einem ersten Niveau während einer Leseoder Schreiboperation und die Pulsierung der Wortleitung durch die entsprechende Impulswähleinrichtung auf einem zweiten, geringeren Niveau während einer Ausgleichsoperation steuert, eine Potentialquelle, eine Vielzahl von Torvorrichtungspaaren (z. B0 T15, T16), die jeweils die Potentialquelle mit den beiden Bit/ Abtastleitern (z. B. B/S-O(O), B/S-O(1)) in einer entsprechenden Bit-Leitung (ze Be BLO) koppeln, und durch Mittel (CS, R), die daa Torvorrichtungspaar aufsteuert, das einer Bit-Leitung zugeordnet ist, wenn die Zellen in dieser Bit-Leitung erneuert werden sollen.209809/15002U167912» MOS-Chip nach Anspruch 11, dadurch gekennzeichnet, daß die Steuermittel (CS) wahlweise betätigbar sind, um die Impulswähleinrichtungen derart anzusteuern, daß alle Wortleitungen bei einem zweiten, geringeren Niveau während nur weit auseinanderliegenden Lese/Schreibzyklen gepulst werden»209809/1500
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| US4194130A (en) * | 1977-11-21 | 1980-03-18 | Motorola, Inc. | Digital predecoding system |
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