DE2036368B2

DE2036368B2 - Frequenzsynthetisierer

Info

Publication number: DE2036368B2
Application number: DE2036368A
Authority: DE
Inventors: Michael James Crawley Sussex Underhill (Grossbritannien)
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1969-07-31
Filing date: 1970-07-22
Publication date: 1975-11-13
Also published as: SE360526B; GB1264903A; FR2056489A5; US3651422A; JPS5020832B1; DE2036368A1

Description

Die Erfindung bezieht sich auf einen Frequenzsynthetisierer mit einem von einer Taktimpulsquelle betriebenen mehrstufigen Binärzähler, der bei jedem Wechsel von 0 zu 1 einen Ausgangsimpuls liefert, einem Register zum selektiven Durchlassen der Ausgangsimpulse des Binärzählers, derart, daß während eines Zyklus des Binärzählers eine vorherbestimmte,

as de' Sollfrequenz entsprechende Anzahl von Impulsen erzeugt wird, einem steuerbaren Oszillator zum Erzeugen einer Impulsreihe, deren Frequenz nominal gleich der Sollfrequenz ist, einer Fehlerdetektionsschaltung, der die Sollfrequenz-impulsreihe und die Impulsreihe der nominal gleichen Frequenz zugeführt werden und die beim Detektieren eines Fehlers zwischen den zugeführten Impulsreihen ein Fehlersignal abgibt, und mit einer Fehlersteuerschaltung, die beim Empfang des Fehlersignals ein Fehlerkorrektionssi-

gnal zur Steuerung des Oszillators erzeugt, in der Weise, daß die beiden Frequenzen in Synchronismus gebracht werden.

Frequenzsynthetisierer dieser Art sind bereits bekannt, so z.B. aus der USA.-Patentschrift 3 287 655.

Abgesehen von hohen Herstellungskosten weisen derartige Frequenzsynthetisierer jedoch außerdem den Nachteil auf, daß ihre Ausgangssignale spektral nichtrein sind, weil das Signal, das eigentlich ein Signal reiner Form und gleicher Frequenz sein sollte, in Wirklichkeit noch frequenzmoduliert ist.

Aufgabe der vorliegenden Erfindung ist, einen Frequenzsynthetisierer der eingangs genannten Art zu schaffen, der ein spektral reines Ausgangssignal liefert und der sich außerdem zur Herstellung in Form einer integrierten Schaltung eignet, wodurch auch die Herstellungskosten herabgesetzt werden.

Dies geschieht erfindungsgemäß dadurch, daß die Fehlerdetektionsschaltung einen Vorwärts-Rückwärts-Zähler enthält, dessen einem Eingang die selektiv durchgelassenen Ausgangsimpulse des Binärzählers und dessen anderem Eingang die Ausgangsimpulse des steuerbaren Oszillators zugeführt werden, und daß die Fehlersteuerschaltung zum Detektieren der Größe des Fehlers einen Dekodierer enthält, der den Kehrwert der Zählstellung dekodiert, die im Binärzähler erreicht ist, wenn die Fehlerdetektionsschaltung einen Fehler des Sollfrequenzgenerators detektiert hat.

Die Erfindung wird nachstehend für ein Ausführungsbeispiel an Hand der Zeichnung näher erläutert: Es zeigt

Fig. 1 blockschematisch in vereinfachter Form die wesentlichen Bestandteile eines Frequenzsynthetisie-

rers nach der Erfindung,

Fig. 2 das Blockschaltbild eines Frequenzsynthetisierers nach der Erfindung, ui^i

Fig. 3 blockschematisch einen Dezimalvervielfacher, der in den Frequenzsynthetisierer nach Fig. 2 eingebaut werden kann.

Der Frequenzsynthetisierer, dei in Fig. 2 im Detail dargestellt ist, enthält vier wesentliche Schaltungselemente, die im Blockschaltbild der Fig. 1 gezeigt sind. So enthält der Frequenzsynthetisierer grundsätzlich eine Anordnung 1, die die Sollfrequenz in spektral nichtreiner Form liefert. Das Ausgangssignal des Frequenzsynthetisierers wird einem spannungsgesteuerten Oszillator 2 entnommen, dessen Impulsreihe nominal die gleiche Frequenz wie die e'er Anordnung 1 hat. Die Ausgangssignale der Anordnung 1 und des spannungsgesteuerten Oszillators 2 werden beide einer Fehlerdetektionsschaltung 3 zugeführt, die nach Detektion eines Fehlers ein Fehlersignal an eine Fehlersteuerschaltung 4 abgibt, die ihrerseits den spannungsgesteuerten Oszillator 2 steuert.

Diese unterschiedlichen Teile des erfindungsgemäßen Frequenzsynthetisierers werden nun gesondert beschrieben:

Sollfrequenzgenerator *⁵

Der Sollfrequenzgenerator 1 enthält eine Taktimpulsquelle 10, die einen binären Zähler 20 betreibt. In einem binären Zähler ändert sich bei jedem Eingangsimpuls eines Einzelteiles nur eine einzige Stufe von 0 zu 1. Bei einem Vierstufenzähler gibt es in der Stufe der geringsten Wichtigkeit acht solche Übergänge von 0 zu 1, vier in der nächsten Stufe, zwei in der nächstfolgenden Stufe und einen in der wichtiesten Stufe für jeden Zyklus des Zählers. Dies bedeutet, daß, wenn von diesen 0-1-Übergängen Impulse abgeleitet werden, alle diese Impulse, weil die übergänge zu verschiedenen Zeitpunkten stattfinden, ohne Gefahr einer Koinzidenz einer einzigen Ausgangsleitung zugeführt werden können. Somit kann während eines vollständigen Zyklus eines Vierstufenzählers eine Höchstanzahl von 15 Impulsen der Ausgangsleitung zugeführt werden. Bei der beschriebenen Ausführungsform weist der Zähler 20 offenbar viel mehr als vier Stufen auf, und die Anzahl der Stufen ist von dem für den Frequenzsynthetisierer erforderlichen Frequenzbereich abhängig. Zum Erhalten einer Impulsreihe aus dem Sollfrequenzgenerator 1 ist ein Sollfrequenzregister 30 vorgesehen, das eine Anzahl UND-Tore steuert, über die die durch die 0-1-Ubergänge im binären Zähler herbeigeführten Impulse durchgelassen werden. Die UND-Tore sind nicht dargestellt, aber jeder Stufe des binären Zählers 20 ist ein solches Tor zugeordnet. Bei Verwendung negativer Logik werden die UND-Tore durch ODER-Tore ersetzt. Durch Voreinstellung der Größe im Sollfrequenzregister 30 erzeugt der binäre Zähler in jedem Zyklus eine vorher bestimmte Anzahl gesonderter Impulse, die vom Sollfrequenzregister 30 als die Sollfrequenz des Frequenzsynthetisierers ausgewählt werden können. Das so an der Ausgangsleitung f_d erhaltene Ausgangssignal ist aber spektral nichtrein. Dementsprechend wird das Ausgangssignal des Sollfrequenzgenerators als ein Bezugssignal verwendet, in bezug auf welches das Ausgangssignal des spannungsgesteuerten Oszillators 2 gemessen wird. Diese Fehlerabtnstung erfolgt in der Fehlerdetektionsschaltung 3. Das Gebilde des b nären Zählers 20, seiner zugehörigen UND-Tore und des Sollfrequenzregisters 30 ist unter der Bezeichnung »Binärvervielfacher« an sich bekannt.

Fehlerdetektionsschaltung 3

Die Fehlerdetektionsschaltung 3 besteht aus einem umkehrbaren Zähler 40, dessen einem Eingang das Ausgangssignal des Sollfrequenzgenerators 1 und dessen anderem Eingang das Ausgangssignal des spannungsgesteuerten Oszillators 2 über die Leitung f_o zugeführt wird. Die beiden Eingangssignale werden dem umkehrbaren Zähler 40 über eine Antikoinzidenzstufe 50 zugeführt, so daß vermieden wird, daß an den Eingängen gleichzeitig ein Eingangsimpuls erscheint.

Wenn die beiden Eingangssignale die gleiche Frequenz aufweisen, wird die Zählstellung im umkehrbaren Zähler 40, obgleich das durchgelassene Eingangssignal des Sollfrequenzgenerators 1 mit dem spektral reinen Eingangssignal des spannangsgesteuerten Oszillators 2 nicht in Phase ist, niemals den Bereich von — 1 bis +1 überschreiten.

Würde sich aber ein Unterschied zwischen den beiden Frequenzen ergeben, so wird die Zählstellung des Zählers 40 je nach der Polarität des Fehlers entweder oberhalb oder unterhalb des Bereiches von — 1 bis + 1 gelangen. Auf diese Weise wird der Fehlersteuerschaltung 4 ein Fehlersignal zugeführt, sobald ein Fehler von mehr als einem Zyklus zwischen den dem Zähler zugeführten Frequenzen besteht. Es ist jedoch auch erforderlich, die Größe des Fehlers zu berücksichtigen, welche Größe als eine Funktion der zum Detektieren des Fehlers beanspruchten Zeitdauer betrachtet werden kann. Je größer also der Fehler zwischen den beiden Frequenzen ist, desto schneller wird der Fehler detektiert.

Bei der vorliegenden Ausführungsform wird angenommen, daß die Größe des Fehlers der Zählerstellung des binären Zählers 20 umgekehrt proportional ist. Da der Zähler 20 ununterbrochen mit der Taktimpulsfrequenz zählt, wird die Zeit, die zwischen dem Anfang eines Zählzyklus und der Detektion eines Fehlers verlaufen ist, der Zählerstellung im Zähler gerade proportional sein. Die Größe des Fehlers ist somit von dem Kehrwert der Zählerstellung im Zähler abhängig. Dieser Kehrwert kann annähernd dadurch erzielt werden, daß der Fehler gle'ch 2" gemacht wird, wobei η die Anzahl der vorlaufenden Nullen der binären Zahl im Zähler 20 darstellt. Diese Anzahl wird durch den Vorlauf-O-Detektor 60 angegeben.

Wenn also im umkehrbaren Zähler 40 ein Fehler detektiert wird, wird der binäre Zähler 20 zum Stillstand gebracht, wobei der annähernde Kehrwert seiner Zählerstellung mit Hilfe des Vorlauf-O-Detektors 60 angegeben wird, der durch eine Art Dekodierer gebildet werden kann.

Im umkehrbaren Zähler 40 und im Vorlauf-O-Detektor 60 sind nun Signale enthalten, die die Größe und die Polarität eines delektierten Fehlers angeben und die nun der Fehlersteuerschaltung 4 zugeführt werden. Die Zähler 20 und 40 werden dann über eine (nicht dargestellte) Rückstelleitung zurückgesetzt, so daß das eingestellte Ausgangssignal des spannungsgesteuerten Oszillators 2 abgetastet werden kann.

Fehlersteuerschaltung

Diese Schaltung besteht aus einem Summen/Differenzerzeuger 70, dem die Signale des Vorlauf-0-De-

tektors 60 und des Zählers 40 zugeführt werden und der den in einem Speicher 80 gespeicherten Wert steuert. Der Summen/Differenzerzeuger 70 und der Speicher 80 können von der in »Digital Computer Design Fundamentals«, Verleger McGraw-Hill, Seiten 386 bis 391, beschriebenen Art sein. Dieser Wert steuert seinerseits den Digital-Analog-Wandler 90, der den spannungsgesteuerten Oszillator 2 antreibt. Wenn ein Fehler im umkehrbaren Zähler 40 detektiert wird, wird von der beschriebenen Schaltung eine Reihe von Korrekturen vorgenommen, durch die Frequenzen des spannungsgesteuerten Oszillators 2 und des Sollfrequenzgenerators in Synchronismus gebracht werden.

Die von dem Frequenzsynthetisierer erzeugte Frequenz kann mit Hilfe eines einzigen Drehknopfes geändert werden, durch den sowohl das Sollfrequenzregister 30 als auch der Speicher 80 gesteuert werden können. Dieser Knopf kann entweder von Hand gedreht oder, in einem automatischen System, mechanisch angetrieben werden, derart, daß ein bestimmter Frequenzbereich abgetastet werden kann. Eine derartige Anordnung ist besonders vorteilhaft, wenn der spannungsgesteuerte Oszillator 2 eine lineare Kennlinie aufweist.

Bei der dargestellten Ausführungsform sind tatsächlich zwei Digital-Analog-Wandler vorgesehen, wobei der Digital-Analog-Wandler 90, wie oben beschrieben, die detektierten Fehler zwischen den beiden Frequenzen verarbeitet, während der zweite Digital-Analog-Wandler 100 direkt mit dem Sollfrequenzregister 30 verbunden ist und zur Grob-Einstellung des spannungsgesteuerten Oszillators die abgeänderten Werte einer Sollfrequenz verarbeitet, wenn diese Werte mit Hilfe des von Hand betätigten Abstimmknopfes dem Sollfrequen7register zugeführt werden. Dies geschieht nur aus baulichen Gründen, und der zweite Digital-Analog-Wandler kann auch fortgelassen werden.

Die geringfügigen Änderungen, die in der Anordnung nach Fi g. 2 möglich sind, werden in den F i g. 2 a und 2b gezeigt.

Wenn die Ausgangsfrequenz des Synthetisierers besonders hoch, z.B. höher als 100 MHz, sein soll, läßt sich mit den bisher bekannten Techniken schwer ein binärer Vervielfacher herstellen, der bei derselben Frequenz arbeiten kann. Um dies zu vermeiden, zeigt Fig. 2a einen η-Teiler, der zwischen dem spannungsgesteuerten Oszillator 2 und dem umkehrbaren Zähler 40 angeordnet ist. Dies bedeutet, daß der binäre Vervielfacher n-mal langsamer als der spannungsgesteuerte Oszillator arbeiten kann. Dies hat aber zur Folge, daß Korrekturen zur Erzielung von Synchronismus zwischen den beiden Signalen nach der Detektion eines Fehlers eine «-mal längere Zeit in Anspruch nehmen werden.

Fig. 2b zeigt eine Abart, bei der ein «-Teiler zwischen dem spannungsgesteuerten Oszillator und dem Ausgang angeordnet ist. Der binäre Vervielfacher wirkt nun m-mal schneller als der spannungsgesteuerte Oszillator, und Korrekturen von Fehlern werden nun mit einer m-mal größeren Geschwindigkeit vorgenommen.

to Die Anordnung nach Fig. 2 enthält außerdem einige zusätzliche Schaltungselemente, mit deren Hilfe die Ausgangsfrequenz phasenstarr gemacht werden kann, wenn die Ausgangsfrequenz sprungweise geändert wird. Es kann z.B. genügend sein, wenn die Frequenz über eine Reihe von 100 Zyklu^rschritten geändert wird. Zu diesem Zweck ist ein Phasentetektor 110 zwischen der Ausgangsleitung f_a des spannungsgesteuerten Oszillators 2 und der Ausgangsleitung f_d des binären Zählers 20 eingeschaltet.

Dieser Phasendetektor 110 hat eine Zeitkonstante, die langer als die Zykluszeit des Zählers 20 ist, und liefert ein Ausgangssignal an einen Tiefpaß 120, der den spannungsgesteuerten Oszillator 2 unmittelbar steuert. Der Tiefpaß 120 kann durch einen Integrator

as ersetzt werden.

Wie oben beschrieben wurde, ist die im Sollfrequenzregister 30 gespeicherte Zahl eine binäre Zahl. Die Kombination des Binärzählers 20, des Sollfrequenzregisters 30 und der vom letzteren derart gesteuerten UND-Tore, daß die Impulse des Binärzählers 20 durchgelassen werden, ist als ein Binärvervielfacher an sich bekannt. Aus praktischen Erwägungen werden aber vorzugsweise Dezimalzahlen verwendet, während der Binärvervielfacher durch den schematisch in Fig. 3 dargestellten Dezimalvervielfacher ersetzt werden kann. Im Dezimalvervielfacher wird der einzige Binärzähler 20 durch eine Anzahl von Binärzählern 20a, 20b usw. ersetzt. Die Ausgangssignale der unterschiedlichen Stufen werden dann einem SoIlfrequenzregister entnommen, derart, daß jeder dei Dekadenstufen höchstens eine Anzahl von 9 Impulser entnommen werden kann. Dies kann durch Anwendung einer Standard-Kombinationslogik an dem Sollfrequenzregister erfolgen. Die Entnahme kann auch unter Verwendung eines 1,1,2,5-Kodes am Sollfrequenzregister stattfinden.

In den Binärdekaden können verschiedene andere 8421 -Kodes Anwendung finden; z. B. können Plus-2-Plus-4- und Plus-6-Kodes verwendet werden, die alle einen 1125-Kode am Sollfrequenzregister erfordern Theoretisch kann das Sollfrequenzregister die Impulse jeder Binärdekade entsprechend jedem gewogener Dekadenkode durchlassen, bei dem die Summe dei Gewichte gleich 9 ist, z.B. 1,2,2,4 oder 1,2,3,3.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Frequenzsynthetisierer mit einem von einer Taktimpulsquelle betriebenen mehrstufigen Binärzähler, der bei jedem Wechsel von 0 zu 1 einen Ausgangsimpuls liefert, einem Register zum selektiven Durchlassen der Ausgangsimpulse des Binärzählers, derart, daß während eines Zyklus des Binärzählers eine vorherbestimmte, der Sollfrequenz entsprechende Anzahl von Impulsen erzeugt wird, einem steuerbaren Oszillator zum Erzeugen einer Impulsreihe, deren Frequenz nominal gleich der Sollfrequenz ist, einer Fehlerdetektionsschaltung, der die Sollfrequenz-impulsreihe und die Impulsreihe der nominal gleichen Frequenz zugeführt werden und die beim Detektieren eines Fehlers zwischen den zugeführten Impulsreihen ein Fehlersignal abgibt, und mit einer Fehlersteuerschaltung, die beim Empfang des Fehlersignals ein Fehlerkorrektionssignal zur Steuerung des Oszillators erzeugt, in der Weise, daß die beiden Frequenzen in Synchronismus gebracht werden, dadurch gekennzeichnet, daß die Fehlerdetektionsschaltung (3) einen Vorwärts-Rückwärts-Zähler (40) enthält, dessen einem Eingang die selektiv durchgelassenen Ausgangsimpulse des Binärzählers (20) und dessen anderem Eingang die Ausgangsimpulse des steuerbaren Oszillators (2) zugeführt werden, und daß die Fehlersteuerschaltung (70) zum Detektieren der Größe des Fehlers einen Dekodierer (60) enthält, der den Kehrwert der Zählstellung dekodiert, die im Binärzähler erreicht ist, wenn die Fehlerdetektionsschaltung (3) einen Fehler des Sollfrequenzgenerators (1) detektiert hat.

2. Frequenzsynthetisierer nch Anspruch 1, dadurch gekennzeichnet, daß Mittel vorgesehen sind, mit deren Hilfe jeweils ein Fehlersignal erzeugt wird, wenn die Zählstellung im Vorwärts-Rückwärts-Zähler (40) außerhalb eines vorher bestimmten Bereiches gelangt ist.

3. Frequenzsynthetisierer nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Fehlersignale des Vorwärts-Rückwärts-Zählers (40) und der Mittel zum Detektieren der Größe des Fehlers einem Speicher (80) zugeführt werden.

4. Frequenzsynthetisierer nach Anspruch 3, dadurch gekennzeichnet, daß der Speicher (80) einem Digital-Analog-Wandler (90) ein Ausgangssignal liefert, welcher Wandler seinerseits dem spannungsgesteuerten Oszillator (2) ein Fehlersigna! zuführt.

5. Frequenzsynthetisierer nach Anspruch 4, dadurch gekennzeichnet, daß das Register zum Durchlassen der Impulse des Binärzählers (20) unmittelbar mit einem zweiten Digital-Analog-Wandler (100) zur Grobeinstellung der Ausgangsfrequenz des Frequenzsynthetisierers verbunden ist.

6. Frequenzsynthetisierer nach einem oder mehreren der vorangehenden Ansprüche, dadurch gekennzeichnet, daß Mittel vorgesehen sind, durch die der Oszillator auf einer Vielzahl vorher bestimmter Ausgangsfrequenzpegel phasenstarr gemacht werden kann.

7. Frequenzsynthetisierer nach Anspruch 6,

dadurch gekennzeichnet, daß die letzteren Mittel einen Phasendetektor (110) enthalten, dem die Torimpulse des Binärzählers (2Θ) und die Impulsreihe des steuerbaren Oszillators (2) zugeführt werden und der eine Zeitkonstante hat, die länger als die Zykluszeit des Binärzählers (20) ist, während dieser Phasendetektor (110) entweder einem Tiefpaß (120) oder einem Integrator ein Ausgangssignal zuführt, welcher Tiefpaß oder Integrator seinerseits den steuerbaren Oszillator (2) steuert.