DE19807012A1 - Arrayförmige nichtflüchtige Speichereinrichtung und Verfahren zu ihrer Herstellung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung, insbesondere zur Herstellung einer ar­ rayförmigen nichtflüchtigen Speichereinrichtung mit einfacher Stapelgate­ struktur ohne Metalldurchkontaktierungen, sowie auf eine nach diesem Ver­ fahren hergestellte arrayförmige nichtflüchtige Speichereinrichtung.

Es gibt zwei Faktoren, die die effektive Größe einer Speicherzelle bestimmen, al­ so auch die Packungsdichte einer nichtflüchtigen Speichereinrichtung definie­ ren, die z. B. ein elektrisch löschbarer programmierbarer Nurlese-Speicher (EEPROM) oder ein Flash EEPROM sein kann. Einer dieser beiden Faktoren ist die Zellengröße, während der andere der beiden Faktoren die Konstruktion des Zellenarrays ist. Im Hinblick auf eine Speicherzelle ergibt sich die minimale Zel­ lenkonstruktion bei Verwendung einer einfachen Stapelgatestruktur.

Da die Einsatzmöglichkeiten nichtflüchtiger Speichereinrichtungen, wie etwa EEPROMs und Flash EEPROMs, ständig erweitert werden, wird auf ihre Ent­ wicklung mehr und mehr Augenmerk gerichtet. Derzeit liegen die Kosten pro Bit noch relativ hoch, so daß der wirtschaftliche Einsatz nichtflüchtiger Halbleiter­ speicher, wie EEPROMs und Flash EEPROMs, als Massenspeichermedium noch nicht gerechtfertigt erscheint. Andererseits werden Chips mit niedrigem Lei­ stungsverbrauch vorzugsweise in transportablen Produkten verwendet. Große Anstrengungen werden derzeit unternommen, um die Kosten pro Bit zu senken.

Die Packungsdichte konventioneller nichtflüchtiger Speichereinrichtungen hängt von der Anzahl der Speicherzellen ab. Andererseits kann z. B. im Falle von Multibitzellen, bei denen in einer Speicherzelle Daten von 1 Bit oder von mehr als 1 Bit gespeichert werden können, die Packungsdichte gespeicherter Daten in einem identischen Bereich eines Chips erhöht werden, ohne daß die Größe einer Speicherzelle verringert werden muß. Um eine der zuvor erwähnten Multibitzel­ len zu erhalten, müssen mehr als zwei Schwellenspannungspegel für jede Spei­ cherzelle programmiert werden. Um z. B. Daten von 2 Bit in einer Zelle zu spei­ chern, muß jede Zelle durch vier Schwellenspannungspegel (2² = 4) program­ mierbar sein. Dabei sind die logischen Zustände der vier Schwellenspannungs­ pegel 00. 01. 10 und 11. Bei einer derartigen Multipegelprogrammierung be­ steht eines der signifikantesten Probleme jedoch darin, daß jeder Schwellen­ spannungspegel eine statistische Verteilung aufweist, deren Wert bei etwa 0,5 V liegt.

Wird daher die Verteilung durch exakte Einstellung jedes Schwellenspannungs­ pegels reduziert, so lassen sich mehrere Schwellenspannungspegel program­ mieren, so daß sich dadurch die Anzahl von Bits pro Zelle vergrößern läßt. Ein Verfahren zur Reduzierung der Spannungsverteilung bzw. Spannungsschwan­ kung besteht darin, daß die Programmierung durch abwechselnde Wiederho­ lung von Programmierung und Verifizierung bzw. Überprüfung erfolgt. Eine Se­ rie von Spannungspulsen wird an die Zellen angelegt, um die nichtflüchtigen Speicherzellen mit gewünschten Schwellenspannungspegeln zu programmie­ ren. Dabei erfolgt eine Lesen zwischen den jeweiligen Spannungspulsen, um zu verifizieren, ob die Zellen die gewünschten Schwellenspannungspegel erreicht haben oder nicht. Erreicht während einer Verifikation bzw. Überprüfung ein überprüfter Schwellenspannungspegelwert einen gewünschten bzw. vorbe­ stimmten Schwellenspannungspegelwert, so wird die Programmierung beendet.

Es ist jedoch schwierig, die Fehlerverteilung der Schwellenspannungspegel durch finite Programmier-Spannungspulsbreiten in der zuvor erwähnten Weise zu reduzieren. Andererseits ist eine Rechenschaltung erforderlich, mit deren Hilfe sich die Programmierschritte und die Verifizierschritte wiederholen las­ sen, was zur Folge hat, daß sich einerseits der Peripherieschaltungsbereich auf einem Chip vergrößert und sich andererseits eine Periode verlängert.

Die Fig. 1A zeigt einen Querschnitt durch eine herkömmliche nichtflüchtige Speichereinrichtung mit einfacher Stapelgatestruktur, während die Fig. 1B das Symbol der zugehörigen nichtflüchtigen Speicherzelle darstellt.

Gemäß Fig. 1A befindet sich ein Floatinggate 3 auf einem Tunnelungsoxidfilm 2, der seinerseits auf einem p-Typ Halbleitersubstrat 1 liegt. Auf dem Floatinggate 3 befindet sich ein dielektrischer Film 4, auf dem ein Steuergate 5 angeordnet ist. N-Typ Source- und Drainbereiche 6a und 6b liegen an beiden Seiten des Floatinggates 3 unterhalb einer Oberfläche des Halbleitersubstrats 1.

Bei einer derartigen nichtflüchtigen Speichereinrichtung ist die effektive Zel­ lengröße relativ klein. Andererseits ist aber auch eine Kopplungskonstante des Steuergates 5 klein. Je kleiner die effektive Zellengröße ist, desto geringer wird die Kopplungskonstante. Um eine Abnahme der Kopplungskonstante zu verhin­ dern, befindet sich ein dielektrischer Film 4 aus einer Oxid-Nitrid-Oxid (ONO)- Struktur zwischen dem Floatinggate 3 und dem Steuergate 5. Dabei ist ein kom­ plexer Prozeß zur Temperatur bei hoher Temperatur erforderlich, um die dielek­ trische Schicht 4 mit ONO-Struktur zu erhalten.

Gemäß Fig. 1B enthält jede nichtflüchtige Speicherzelle ein Floatinggate 3, ein Steuergate 5 zur Einstellung von Ladungen für das Floatinggate 3 sowie einen elektrischen Feldeffekttransistor zum Lesen bzw. verifizieren (überprüfen) ei­ ner Menge an Ladungsträgern für das Floatinggate 3 während der Programmie­ rung. Hierbei umfaßt der elektrische Feldeffekttransistor das Floatinggate 3, ei­ nen Sourcebereich 6a, einen Drainbereich 6b und einen Kanalbereich 7 zwi­ schen Sourcebereich 6a und Drainbereich 6b.

Wird eine in ihrer Höhe zur Programmierung geeignete Spannung an das Steuer­ gate 5 und den Drainbereich 6b gelegt, so fließt ein Strom zwischen dem Drain­ bereich 6b und dem Sourcebereich 6a, ist dieser Strom so groß wie der Referenz­ strom oder kleiner als dieser, so wird ein Programmierende-Signal erzeugt.

Nachfolgend wird eine konventionelle nichtflüchtige Speichereinrichtung unter Bezugnahme auf die weiteren Zeichnungen erläutert.

Die Fig. 2A zeigt ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Speichereinrichtung, während die Fig. 2B ein Schaltungsdiagramm einer kon­ ventionellen nichtfluchtigen Speichereinrichtung mit einfacher Stapelgate­ struktur ohne Metalldurchkontaktierungen zeigt. Die Fig. 2C bezieht sich auf ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Speicherein­ richtung ohne Metalldurchkontaktierungen, bei der Source- und Drainbereiche voneinander getrennt sind.

Entsprechend der Fig. 2A erstrecken sich mehrere metallische Bitleitungen 9, die in einem vorbestimmten Abstand parallel zueinander liegen, in Spaltenrich­ tung. Mehrere Wortleitungen 10 verlaufen unter rechtem Winkel zu den metalli­ schen Bitleitungen 9. Eine gemeinsame Sourceleitung 11 für jeweils zwei Wort­ leitungen 10 erstreckt sich in derselben Richtung wie die Wortleitungen 10.

Die Drainbereiche 6b gemäß Fig. 1B sind mit den metallischen Bitleitungen 9 verbunden, während die Sourcebereiche 6a mit den gemeinsamen Sourcelei­ tungen 11 verbunden sind. Da jeweils eine metallische Durchkontaktierung 8 pro zwei Zellen erforderlich ist, ergibt sich infolge der metallischen Durchkon­ taktierungen 8 eine sehr große effektive Größe der Speicherzellen. Wie bereits zuvor unter Bezugnahme auf die Fig. 1A beschrieben, umfaßt das Array der nichtflüchtigen Speichereinrichtung jeweils einfache Stapelgatestrukturen bei minimaler Zellengröße. Demzufolge wird die tatsächliche effektive Größe durch den Abstand der Metalldurchkontaktierungen 8 bestimmt.

Um dieses Problem zu überwinden, wurde bereits ein Array vorgeschlagen, bei dem metallische Durchkontaktierungen nicht mehr in so großem Umfang erfor­ derlich sind. Das Array besteht aus einfachen Stapelgatestrukturen ohne me­ tallische Durchkontaktierungen, so daß von daher die effektive Zellengröße mi­ nimiert wird. Jedoch besteht jetzt die Gefahr, daß Programmierstörungen auf­ treten, und zwar dadurch, daß eine nicht ausgewählte Zelle benachbart und in Richtung der Wortleitungen liegend programmiert oder gelöscht wird.

Entsprechend der Fig. 2B können als Speicherzellen allerdings auch kanalge­ trennte Zellen mit asymmetrischer Struktur zum Einsatz kommen, wenn Aus­ wahlgates 12 vorhanden sind. In diesem Fall läßt sich bei der Programmierung durch Injektion heißer Elektronen eine Programmstörung vermeiden, insbeson­ dere eine Überschreibung oder Löschung, die als ein Problem bei Zellen mit ein­ facher Stapelgatestruktur angesehen wird. Eine nichtflüchtige Speicherein­ richtung nach Fig. 2B enthält eine Mehrzahl von Wortleitungen 10 auf einem nicht dargestellten Halbleitersubstrat, die unter einem vorbestimmten Abstand zueinander angeordnet sind, Bitleitungen 13. die unter rechtem Winkel zu den Wortleitungen 10 sowie im Abstand zueinander verlaufen, um eine Mehrzahl von Rechtecken bzw. Quadraten zu bilden, und eine Mehrzahl von nichtflüchti­ gen Speicherzellen, von denen jeweils eine in einem der Rechtecke bzw. Quadra­ te positioniert ist.

Jede nichtflüchtige Speicherzelle gemäß Fig. 2B enthält ein Floatinggate 3 ge­ mäß Fig. 1B, ein Steuergate 5 zur Einstellung einer Menge von Ladungsträgern für das Floatinggate 3 bei der Programmierung und einen elektrischen Feldef­ fekttransistor zum Auslesen bzw. Verifizieren (Überprüfen) der Menge an La­ dungsträgern für das Floatinggate 3 während der Programmierung. Dieser elek­ trische Feldeffekttransistor umfaßt das Floatinggate 3, einen Sourcebereich 6a, einen Drainbereich 6b und einen Kanalbereich 7 zwischen dem Drainbereich 6b und dem Sourcebereich 6a.

Das Steuergate 3 einer jeden nichtflüchtigen Speicherzelle ist mit einer benach­ barten Wortleitung 10 verbunden, während der Sourcebereich 6a der nicht­ flüchtigen Speicherzelle innerhalb eines Rechtecks bzw. Quadrats mit der Bit­ leitung 13 benachbart zum Drainbereich einer nichtflüchtigen Speicherzelle verbunden ist, die in einem Quadrat oder Rechteck liegt, welches dem zuvor er­ wähnten Quadrat oder Rechteck benachbart ist. Die Auswahltransistoren 12 sind jeweils mit den Bitleitungen 13 verbunden, während jeweils eine Metall­ durchkontaktierung 8 für 32 nichtflüchtige Speicherzellen oder für mehr als 32 nichtflüchtige Speicherzellen, gesehen in Spaltenrichtung, mit den Auswahl­ transistoren 12 verbunden ist. Es ergibt sich somit eine Reduzierung der effekti­ ven Zellengröße.

Allerdings tritt das Problem auf, daß sich die Größe einer Einheitszelle erhöht, und zwar aufgrund der Gates der Auswahltransistoren 12. Andererseits ist das Programmieren unter Anwendung des Tunneleffekts unmöglich, was jedoch wünschenswert wäre, da hierbei nur wenig Leistung verbraucht wird. Der Grund liegt darin, daß zwei Zellen benachbart in Richtung der Wortleitungen 10 praktisch vollständig unter derselben Vorspannungsbedingung stehen.

Um dieses Problem zu überwinden und eine Programmierung durch Tunnelung zu ermöglichen, wurden bereits Arrays mit einfacher Stapelgatestruktur ohne Metalldurchkontaktierungen entwickelt, wie unter Fig. 2C dargestellt ist. Meh­ rere metallische Datenleitungen 9 verlaufen unter vorbestimmtem Abstand zu­ einander in Spaltenrichtung, wobei jede Bitleitung vollständig unterteilt ist in eine Sourceleitung 15 und eine Drainleitung 14. die in derselben Richtung wie die metallischen Datenleitungen 9 verlaufen.

Der Sourcebereich 6a gemäß Fig. 1B ist mit der Sourceleitung 15 verbunden, während der Drainbereich 6b der nichtflüchtigen Speicherzelle mit der Drain­ leitung 14 verbunden ist. Eine Metalldurchkontaktierung 8 ist jeweils mit einer der metallischen Datenleitungen 9 verbunden, während die Steuergates 5 mit mehreren Wortleitungen 10 verbunden sind, die unter rechtem Winkel zu den Bitleitungen sowie in vorbestimmtem Abstand voneinander verlaufen, also un­ ter rechtem Winkel zu den Source- und Drainleitungen 14 und 15. Bei dieser Struktur ergibt sich jedoch ebenfalls eine Vergrößerung der Einheitszelle, und zwar infolge der Unterteilung der Bitleitungen.

Die Fig. 3 zeigt einen Querschnitt durch eine nichtflüchtige Speichereinrich­ tung mit kanalgetrennten Zellen. Gemäß Fig. 3 befindet sich ein Floatinggate 3 (schwimmendes Gate) auf einer Oxidschicht 2, die ihrerseits auf einem p-Typ Halbleitersubstrat 1 liegt. Ein Steuergate 5 befindet sich oberhalb des Floating­ gates 3. Eine Isolationsschicht 16 befindet sich auf der gesamten Oberfläche der so erhaltenen Struktur, wobei ein Auswahlgate 17 wiederum auf der Oberfläche der so erhaltenen Struktur einschließlich dem Steuergate 5 und dem Floating­ gate 3 angeordnet ist. Ein dielektrischer Film 4 liegt zwischen dem Steuergate 5 und dem Floatinggate 3. Darüber hinaus liegt ein Sourcebereich 6a unterhalb der Oberfläche des Halbleitersubstrats 1 und im Abstand zum Floatinggate 3. während ein Drainbereich 6b unterhalb der Oberfläche des Halbleitersubstrats 1 angeordnet ist und an der anderen Seite des Floatinggates 3 liegt sowie mit diesem fluchtet.

Die Fig. 4A zeigt einen Querschnitt durch eine weitere nichtflüchtige Speicher­ zelle mit kanalgetrennten Zellen, während die Fig. 4B einen Querschnitt durch die nichtflüchtige Speicherzelle gemäß Fig, 4A zeigt, und zwar in Richtung der Kanalbreite.

Gemäß Fig. 4A liegen Floatinggates 3 unter vorbestimmtem Abstand zueinander auf der Oberfläche eines p-Typ Halbleitersubstrats 1, wobei oberhalb eines je­ den Floatinggates 3 ein Steuergate 5 angeordnet ist. Eine Tunnelungsoxid­ schicht 2 befindet sich jedem der Floatinggates 3 und dem Halbleitersubstrat 1. während ein dielektrischer Film 4 zwischen dem Floatinggate 3 und dem Steuer­ gate 5 angeordnet ist. Ein Sourcebereich 6a liegt unterhalb der Oberfläche des Halbleitersubstrats 1 und ist gegenüber dem Floatinggate 3 versetzt, während ein Drainbereich 6b ebenfalls unterhalb der Oberfläche des Halbleitersubstrats 1 an der anderen Seite des Floatinggates 3 liegt und mit diesem fluchtet.

Die Fig. 4B zeigt die nichtflüchtige Speichereinrichtung in Richtung der Kanal­ breite. Unter einem vorbestimmten Abstand voneinander angeordnete Feld­ oxidschichten 18 liegen auf der Oberfläche des Halbleitersubstrats 1, um eine Zelle von einer benachbarten Zelle zu isolieren. Gateisolationsschichten 19 be­ finden sich auf dem Halbleitersubstrat 1 zwischen den Feldoxidschichten 18. Floatinggates 3 liegen auf den Gateisolationsschichten 19 und überlappen teil­ weise die Feldoxidschichten 18. Der dielektrische Film 4 befindet sich auf einem vorbestimmten Bereich des Floatinggates 3, während die Steuergates 5 auf dem dielektrischen Film 4 liegen. Kappenisolationsschichten 20 liegen auf den Steu­ ergates 5, während Seitenwandstücke 21 an beiden Seiten der Kappenisola­ tionsschichten 20 und der Steuergates 5 angeordnet sind. Löschgates 17 befin­ den sich auf den Kappenisolationsschichten 20 sowie auf den Feldoxidschich­ ten 18. Die Tunnelungsoxidschichten 22 befinden sich an der Grenzfläche zwi­ schen den Floatinggates 3 und den Löschgates 17.

Allerdings tritt bei der konventionellen nichtflüchtigen Speichereinrichtung der zuletzt beschriebenen Art das Problem auf, daß nach wie vor Programmierstö­ rungen erhalten werden. Dagegen weist das Array mit einfacher Stapelgate­ struktur ohne Metalldurchkontaktierungen eine minimale effektive Zellengrö­ ße auf.

Der Erfindung liegt die Aufgabe zugrunde, eine arrayförmige nichtflüchtige Speichereinrichtung zu schaffen, deren Zellengröße weiter verringert ist und bei der keine Programmierstörungen mehr auftreten. Ferner soll ein Verfahren zur Herstellung einer derartigen arrayförmigen nichtflüchtigen Speichereinrich­ tung angegeben werden, das eine einfache Herstellung dieser Speichereinrich­ tung erlaubt.

Vorrichtungsseite Lösungen der gestellten Aufgabe sind in den Ansprüchen 1 und 2 angegeben. Dagegen findet sich eine verfahrensseitige Lösung der gestell­ ten Aufgabe im Anspruch 3. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Eine erfindungsgemäße arrayförmige und nichtflüchtige Halbleiterspeicherein­ richtung enthält folgendes: Eine Mehrzahl von EEPROM-Zellen, die jeweils ein Floatinggate. ein Steuergate und Source-/Drainbereiche aufweisen; eine Mehr­ zahl von Wortleitungen, die mit den Steuergates in Spaltenrichtung verbunden sind und in Zeilenrichtung unter einem vorbestimmten Abstand voneinander liegen; eine Mehrzahl von Bitleitungen, die mit den Source-/Drainbereichen verbunden sind und unter rechtem Winkel zu den Wortleitungen liegen; eine Mehrzahl von Programmierleitungen, die parallel zu den Bitleitungen verlaufen, wobei jeweils eine Programmierleitung pro Bitleitung vorhanden ist; und eine Mehrzahl von Programmiergates, die mit den Programmierleitungen zur Pro­ grammierung der Floatinggates verbunden sind, die benachbart zu jedem der Programmiergates liegen.

Ein erfindungsgemäßes Verfahren zur Herstellung einer arrayförmigen nicht­ flüchtigen Halbleiterspeichereinrichtung umfaßt folgende Schritte: Es werden Bitleitungen eines zweiten Leitungstyps in einer Richtung verlaufend unterhalb einer Oberfläche eines Halbleitersubstrats eines ersten Leitungstyps gebildet, wobei die Bitleitungen unter einem vorbestimmten Abstand zueinander ange­ ordnet sind; niedergeschlagen werden dann aufeinanderliegend eine Feldisola­ tionsschicht, eine erste leitende Schicht und eine Pufferisolationsschicht, und zwar auf der gesamten Substratoberfläche; unter rechtem Winkel zu den Bitlei­ tungen werden dann mehrere erste Leitungen aus der Feldisolationsschicht, der ersten leitenden Schicht für Programmiergates und der Pufferisolationsschicht gebildet, wobei die Feldisolationsschicht, die erste leitende Schicht und die Puf­ ferisolationsschicht aufeinandergestapelt sind und die ersten Leitungen unter einem vorbestimmten Abstand voneinander verlaufen; Bildung einer Gateisola­ tionsschicht auf dem freiliegenden Halbleitersubstrat sowie Bildung von Tun­ nelungsoxidschichten an den Seiten der zur ersten Leitung gehörenden ersten leitenden Schicht; zwischen den ersten Leitungen wird eine Mehrzahl von zwei­ ten leitfähigen Leitungen für Floatinggates gebildet; es erfolgt ein selektives Entfernen der ersten leitenden Schicht, der Pufferisolationsschicht und der zweiten leitenden Leitungen zwecks Bildung einer Mehrzahl von Programmier­ gates und einer Mehrzahl von Floatinggates zwischen den Bitleitungen; Bildung eines dielektrischen Films auf der gesamten Oberfläche des Halbleitersubstrats einschließlich der Floatinggates; Aufbringen einer dritten leitenden Schicht und einer Kappenisolationsschicht auf den dielektrischen Film und anschlie­ ßendes selektives Entfernen der dritten leitenden Schicht und der Isolations­ schicht zwecks Bildung einer Mehrzahl von Wortleitungen, die auf den Floating­ gates liegen und unter rechtem Winkel zu den Bitleitungen verlaufen; Bildung von Isolationsseitenwandstücken an beiden Seiten einer je den Wortleitung; und Bildung von Kontaktöffnungen auf bzw. oberhalb der Programmiergates sowie Bildung einer Mehrzahl von parallel zu den Bitleitungen verlaufenden Program­ mierleitungen, die mit den Programmiergates durch die Kontaktöffnungen hin­ durch in elektrischer Verbindung stehen.

Beispielsweise Ausführungsformen der Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnung im einzelnen erläutert. Es zeigen:

Fig. 1A einen Querschnitt durch eine herkömmliche nichtflüchtige Speicher­ einrichtung mit einfacher Stapelgatestruktur;

Fig. 1B ein Symbol einer herkömmlichen nichtflüchtigen Speicherzelle;

Fig. 2A ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Spei­ chereinrichtung;

Fig, 2B ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Spei­ chereinrichtung mit einfacher Stapelgatestruktur ohne Metalldurch­ kontaktierungen;

Fig. 2C ein Schaltungsdiagramm einer konventionellen nichtflüchtigen Spei­ chereinrichtung ohne Metalldurchkontaktierungen, wobei Source und Drain getrennt voneinander sind;

Fig. 3 eine Querschnittsansicht einer konventionellen nichtflüchtigen Spei­ chereinrichtung vom Kanaltrennungs-Typ mit unterteilten Gates;

Fig. 4A einen Querschnitt durch eine konventionelle nichtflüchtige Speicher­ einrichtung vom Kanaltrennungs-Typ;

Fig. 4B einen Querschnitt durch eine konventionelle nichtflüchtige Speicher­ einrichtung, gesehen in Richtung der Kanalbreite von Fig. 4A;

Fig. 5A ein Schaltungsdiagramm einer nichtflüchtigen Speicherzelle in Über­ einstimmung mit der vorliegenden Erfindung;

Fig. 5B eine Querschnittsansicht einer nichtflüchtigen Speichereinrichtung nach der Erfindung, dargestellt in Kanalrichtung;

Fig. 5C eine Querschnittsansicht einer nichtflüchtigen Speichereinrichtung nach der Erfindung, dargestellt in Richtung der Kanalbreite;

Fig. 6A ein Schaltungsdiagramm eines ersten Arrays einer nichtflüchtigen Speichereinrichtung in Übereinstimmung mit der vorliegenden Erfin­ dung;

Fig. 6B ein Schaltungsdiagramm eines zweiten Arrays einer nichtflüchtigen Speichereinrichtung in Übereinstimmung mit der vorliegenden Erfin­ dung;

Fig. 7 ein Layout eines Arrays einer nichtflüchtigen Speichereinrichtung in Übereinstimmung mit der vorliegenden Erfindung;

Fig. 8A eine Querschnittsansicht der nichtflüchtigen Speichereinrichtung, und zwar entlang der Linie I-I von Fig. 7;

Fig. 8B eine Querschnittsansicht der nichtflüchtigen Speichereinrichtung, und zwar entlang der Linie II-II von Fig. 7;

Fig. 8C eine Querschnittsansicht der nichtflüchtigen Speichereinrichtung, und zwar entlang der Linie III-III von Fig. 7;

Fig. 8D eine Querschnittsansicht der nichtflüchtigen Speichereinrichtung, und zwar entlang der Linie IV-IV von Fig. 7; und

Fig. 9A bis 9F Querschnittsdarstellungen zur Erläuterung der Herstellung der nichtflüchtigen Speichereinrichtung in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.

Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfin­ dung näher beschrieben. Dabei zeigt die Fig. 5A ein Schaltungsdiagramm einer nichtflüchtigen Speicherzelle, während die Fig. 5B einen Querschnitt durch ei­ ne nichtflüchtige Speichereinrichtung in Kanalrichtung zeigt. Die Fig. 5C ist da­ gegen ein Querschnitt durch eine nichtflüchtige Speichereinrichtung nach der Erfindung in Richtung der Kanalbreite.

Entsprechend der Fig. 5A, die ein Symbol einer nichtflüchtigen Speichereinrich­ tung darstellt, gehören zu einer Speicherzelle ein Floatinggate 38, ein Program­ miergate 35 zur Lieferung von Ladungen zum Floatingate 38 zwecks Durchfüh­ rung einer Programmierung, ein Steuergate 40 zur Einstellung einer Menge von Ladungen für das Floatinggate 38, ein Programmierstrompfad zum Auslesen oder Verifizieren (Überprüfen) einer Menge von Ladungsträgern für das Floa­ tinggate 38 während der Programmierung, und ein Monitor- bzw. Überwa­ chungsstrompfad zur Stromüberwachung zwischen Source und Drain.

Bei einer nichtflüchtigen Speichereinrichtung nach der vorliegenden Erfindung werden Programmiergates 35 zu den elektrischen Feldeffekttransistoren hinzu­ gefügt, zu denen ein Floatinggate 38, eine Wortleitung (Steuergate) 40, Source und Drain, sowie ein Kanalbereich zwischen Source und Drain gehören.

Entsprechend den Fig. 5A, 5B bzw. 6A, 6B weisen die Zellen Programmierleitun­ gen 44 auf, die mit den Programmiergates 35 verbunden sind. Es sind mehrere EEPROM Zellen vorhanden, die Floatinggates 38, Steuergates 40 und Source/ Drainbereiche aufweisen. Eine Mehrzahl von Wortleitungen 40, verbunden mit einer Mehrzahl von Steuergates in Spaltenrichtung, liegen unter vorbestimm­ tem Abstand zueinander in Zeilenrichtung. Mehrere Bitleitungen 33a und 33b, die unter vorbestimmtem Abstand in Spaltenrichtung zueinander angeordnet sind, erstrecken sich unter rechtem Winkel zu den Wortleitungen und sind je­ weils mit Source- oder Drainbereichen verbunden. Mehrere Programmierleitun­ gen 44 verlaufen parallel zu den Bitleitungen 33a und 33b. Im vorliegenden Fall wird eine Programmierleitung 44 für eine der Bitleitungen 33a oder 33b benö­ tigt. Mehrere Programmiergates 35 sind mit den Programmierleitungen 44 ver­ bunden, um jeweils benachbarte Floatinggates 38 zu programmieren. Jeder der mehreren nichtflüchtigen Speicherzellenbereiche 45 ist vorgesehen für eine Wortleitung 40, eine Bitleitung 33a oder 33b und ein Programmiergate 35. Im vorliegenden Fall ist pro Zelle ein Programmiergate 35 vorhanden, wobei die Zel­ len in Matrixform angeordnet sind. Ein Programmiergate 35 kann aber auch für zwei Zellen vorgesehen sein und liegt dann zwischen den Floatinggates 38.

Die Fig. 7 zeigt ein Layout eines Arrays einer nichtflüchtigen Speichereinrich­ tung in Übereinstimmung mit der vorliegenden Erfindung. Dabei ist Fig. 8A ein Querschnitt durch die nichtflüchtige Speichereinrichtung entlang der Linie I-I von Fig. 7, während Fig. 8B ein Querschnitt durch die nichtflüchtige Speicher­ einrichtung entlang der Linie II-II von Fig. 7 ist. Fig. 8C zeigt einen Querschnitt durch die nichtflüchtige Speichereinrichtung entlang der Linie III-III von Fig. 7, während die Fig. 8D einen Querschnitt durch die nichtflüchtige Speicherein­ richtung entlang der Linie IV-IV von Fig. 7 zeigt.

Entsprechend der Fig. 7 ist eine Wortleitung 40 mit einem Steuergate (Wortlei­ tung) 40 verbunden. Bitleitungen 33a und 33b sind in einem Halbleitersubstrat 31 begraben, wobei sie unter einem vorbestimmten Abstand zueinander liegen und unter rechtem Winkel zu der Wortleitung 40 verlaufen. Dabei ist der Lei­ tungstyp der Bitleitungen 33a und 33b entgegengesetzt zu demjenigen des Halbleitersubstrats 31. Programmierleitungen 44 verlaufen unter rechtem Win­ kel zu den Wortleitungen 40. Ferner sind die Programmiergates 35 zwischen den Wortleitungen 40 und den Zellenbereichen in Matrixform angeordnet.

Der Aufbau einer nichtflüchtigen Speichereinrichtung nach der vorliegenden Erfindung wird nachfolgend im einzelnen erläutert. Gemäß den Fig. 5B und 8A, die jeweils Querschnittsansichten entlang einer Wortleitung 40 zeigen, werden im Array keine Kontaktöffnungen benötigt. Source- und Drainbereiche werden daher nicht gesonderte benötigt, während vielmehr die Diffusionsbitleitungen 33a und 33b als Source- und Drainbereiche dienen. Die Bitleitungen erstrecken sich dabei unter rechtem Winkel zu den Wortleitungen 40 und liegen unter vor­ bestimmtem Abstand zueinander. Eine Isolationsoxidschicht 37 befindet sich auf den Bitleitungen 33a und 33b und erstreckt sich ebenfalls entlang der Bit­ leitungen 33a und 33b. Eine Gateoxidschicht 37a befindet sich ebenfalls auf den Bitleitungen 33a und 33b sowie zwischen den Isolationsoxidschichten 37, Floatinggates 38 sind auf den Gateoxidschichten 37a sowie zwischen den Isola­ tionsoxidschichten 37 angeordnet. Ein dielektrischer Film 39 befindet sich auf den Floatinggates 38 und deckt diese auch seitlich ab. Wortleitungen (Steuerga­ tes) 40 verlaufen in einer Richtung auf den Floatinggates 38 und liegen auch auf den Isolationsoxidschichten 37, die ihrerseits auf den Bitleitungen 33a und 33b liegen. Dabei liegt zwischen den Wortleitungen 40 und den Floatinggates 38 der dielektrische Film 39. Eine Isolationsschicht 41 befindet sich auf den Wortlei­ tungen 40, während Programmierleitungen 44 auf der Isolationsschicht 41 so­ wie oberhalb der Floatinggates 38 verlaufen. Dabei erstrecken sich die Program­ mierleitungen 44 senkrecht zu den Wortleitungen 40 und sind unter vorbe­ stimmtem Abstand zueinander angeordnet.

Entsprechend den Fig. 5C und 8B verlaufen die Programmierleitungen 44 paral­ lel zu den Bitleitungen 33a und 33b (siehe Fig. 7). Gateoxidschichten 37a befin­ den sich auf dem Halbleitersubstrat 31 und sind unter vorbestimmtem Abstand voneinander angeordnet. Floatinggates 38 liegen auf den Gateoxidschichten 37a. Feldoxidschichten 34, Programmiergates 35 und Pufferoxidschichten 36 liegen jeweils an beiden Seiten der Floatinggates 38. Dabei befinden sich außer­ dem Tunnelungsoxidschichten 37b an beiden Seiten eines jeden Programmier­ gates 35, wobei die Tunnelungsoxidschichten 37b in Vertikalrichtung gesehen zwischen den Feldoxidschichten 34 und den Pufferoxidschichten 36 zu liegen kommen. Die Vertikalrichtung steht hier senkrecht zur Substratoberfläche. Ein vorbestimmter Bereich der Pufferoxidschichten 36 ist weggeätzt, um Kontakt­ öffnungen zu erhalten. Ein dielektrischer Film 39. eine Wortleitung (Steuergate) 40 und eine Isolationsschicht 41 liegen der Reihe nach übereinander auf den Floatinggates 38. Isolationsseitenwandstücke 43 befinden sich an beiden Sei­ ten der Isolationsschicht 41 und der Wortleitung (Steuergate) 40. Die Program­ mierleitung 44 steht über die genannten Kontaktöffnungen mit den Program­ miergates 35 in elektrischer Verbindung.

Die Fig, 8C zeigt einen Querschnitt entlang einer Bitleitung 33a. Es handelt sich hier um eine begrabene Diffusionsbitleitung 33a, die sich in einer Richtung er­ streckt und auf dem Halbleitersubstrat 31 liegt. Isolationsoxidschichten 37 und Feldoxidschichten 34 werden abwechselnd auf den Bitleitungen 33a gebildet. Dabei sind die Feldoxidschichten 34 dicker als die Isolationsoxidschichten 37. Wortleitungen 40 liegen abwechselnd auf der Isolationsoxidschicht 37.

Die Fig. 8D zeigt einen Querschnitt entlang einer Wortleitung 40. Begrabene Dif­ fusionsbitleitung 33a und 33b liegen unter vorbestimmtem Abstand voneinan­ der in einem Halbleitersubstrat 31. Eine Isolationsoxidschicht 37 befindet sich auf den Bitleitungen 33a und 33b. Eine Feldoxidschicht 34 liegt auf der gesam­ ten Oberfläche. Programmiergates 35 befinden sich auf der Feldoxidschicht 34 und liegen ebenfalls in vorbestimmtem Abstand zueinander. Programmierlei­ tungen 44 stehen in Kontakt mit den Programmiergates 35, und zwar in vorbe­ stimmten Bereichen der Programmiergates 35.

Nachfolgend wird die Herstellung einer nichtflüchtigen Speichereinrichtung nach der Erfindung mit dem zuvor beschriebenen Aufbau näher erläutert.

Die Fig. 9A bis 9F zeigen Querschnittsansichten zur Verdeutlichung der Her­ stellungsschritte. Die Darstellungen links sind jeweils Querschnitte entlang ei­ ner Wortleitung 40, während die Darstellungen rechts Querschnitte entlang ei­ ner Programmierleitung 44 sind. In Übereinstimmung mit der vorliegenden Er­ findung werden die Programmiergates vor der Herstellung der Floatinggates ausgebildet, so daß die Programmiergates unterhalb der Floatinggates zu liegen kommen. Die Programmierung erfolgt daher durch Seitenwände der Program­ miergates hindurch.

Entsprechend der Fig. 9A wird zunächst ein Photoresistfilm 32 auf ein p-Typ Halbleitersubstrat 31 aufgebracht und anschließend selektiv durch Belichtung und Entwicklung strukturiert, um das Halbleitersubstrat 31 bereichsweise frei­ zulegen. Unter Verwendung des Photoresistmusters 32 als Maske werden n-Typ Verunreinigungsionen in relativ hoher Zahl in das freigelegte Halbleitersub­ strat 31 implantiert, um eine Mehrzahl von Bitleitungen 33a und 33b zu erhal­ ten. Die Bitleitungen 33a und 33b werden anschließend weiter durch Diffusion in das Halbleitersubstrat 31 getrieben, um begraben zu werden.

Alternativ hierzu können bei hoher Temperatur und niedrigem Druck Abstands­ stücke niedergeschlagen werden (HLD-Abstandsstücke), um eine laterale Diffu­ sion der n⁺-Diffusionsbitleitungen 33a und 33b zu verhindern, die als Sourcebe­ reich und Drainbereich dienen. Im Anschluß an die Herstellung der Abstands­ stücke werden dann die n-Typ Ionen in das Halbleitersubstrat implantiert und durch Diffusion weiter in das Substrat hineingetrieben, um die Bitleitungen 33a und 33b zu erhalten.

Entsprechend der Fig. 9B wird der verbleibende Photoresistfilm 32 entfernt.

Danach werden der Reihe nach aufeinanderliegend eine erste Oxidschicht, eine erste Polysiliciumschicht und eine zweite Oxidschicht auf die Substratoberflä­ che aufgebracht, wobei die so erhaltene Struktur schließlich durch einen Photo­ resistfilm abgedeckt wird. Nach Belichtung und Entwicklung des Photoresist­ films erfolgt ein Ätzprozeß, um die erste Oxidschicht, die erste Polysilicium­ schicht und die zweite Oxidschicht selektiv wegzuätzen, so daß auf diese Weise Feldoxidschichten 34, Programmiergates 35 und Pufferoxidschichten 36 erhal­ ten werden, die aufeinander liegen und zwischen den Bitleitungen 33a und 33b angeordnet sind. Zu dieser Zeit liegen die Feldoxidschichten 34, die Program­ miergates 35 und die Pufferoxidschichten 36 unter rechtem Winkel zu den Bit­ leitungen 33a und 33b. Die geätzten Feldoxidschichten 34, die Programmierga­ tes 35 und die Pufferoxidschichten 36 bilden eine erste Leitung. Die Bereiche außerhalb der Feldoxidschichten 34 und der n⁺-Bitleitungen 33a und 33b die­ nen als Kanalbereiche.

Entsprechend der Fig. 9C erfolgt ein thermischer Oxidationsprozeß auf der ge­ samten Oberfläche der so erhaltenen Struktur zwecks Bildung von Gateoxid­ schichten 37a. Ist der thermische Oxidationsprozeß beendet, so liegen dickere Isolationsschichten 37 auf den Bitleitungen 33a und 33b, da die Bitleitungen 33a und 33b durch starke Dotierung gebildet worden sind. Die Oxidschicht 37 kann als Ätzstoppschicht verwendet werden, und zwar in einem nachfolgenden Prozeß zur Ätzung einer zweiten Polysiliciumschicht.

Nachdem der thermische Oxidationsprozeß zur Bildung der Gateoxidschichten 37a beendet ist, sind auch die Seiten der Programmiergates 35 oxidiert, die zwi­ schen den zweiten Feldoxidschichten 34 und den Pufferoxidschichten 36 liegen, so daß an beiden Seiten der Programmiergates 35 Tunnelungsoxidschichten 37b vorhanden sind, die zur Programmierung dienen. Durch diese Tunnelungs­ oxidschichten 37b können beim Programmiervorgang Ladungsträger hindurch­ tunneln.

Anschließend wird eine zweite Polysiliciumschicht niedergeschlagen, um die aktiven Bereiche zwischen der Isolationsoxidschicht 37 und der Feldoxid­ schicht 34 auszufüllen. Danach erfolgt ein Rückätzen zur Beseitigung der zwei­ ten Polysiliciumschicht auf der Feldoxidschicht 34, dem Programmiergate 35 und der Pufferoxidschicht 36. Im Ergebnis werden zweite elektrisch leitfähige Leitungen für Floatinggates 36 erhalten, und zwar zwischen den ersten Leitun­ gen.

Gemäß Fig. 9D werden unter Verwendung einer Maske parallel zu den Bitleitun­ gen zwischen den Bitleitungen 33a und 33b die zweiten Leitungen mit der Puf­ feroxidschicht 36, der ersten Polysiliciumschicht unter der zweiten Polysilici­ umschicht oberhalb der Bitleitungen 33a und 33b anisotrop geätzt, um Pro­ grammiergates 35 und Floatinggates 38 zu erhalten, die in Matrixform ange­ ordnet sind. Danach wird ein dielektrischer Film 39 auf der Oberfläche des Halbleitersubstrats 31 gebildet, um die Floatinggates 38 abzudecken. Der die­ lektrische Film 39 kann dabei aus einem Oxid oder aus einer Oxid/Nitrid/Oxid- (ONO)-Struktur bestehen. Anschließend werden eine dritte Polysiliciumschicht und eine Isolationsschicht 41 in dieser Reihenfolge auf die gesamte Oberfläche aufgebracht.

Entsprechend der Fig. 9E werden die dritte Polysiliciumschicht und die Isola­ tionsschicht 41 unter rechtem Winkel zu den Bitleitungen 33a und 33b aniso­ trop geätzt, um die aktiven Bereiche zwischen den Isolationsoxidschichten 37 und den Feldoxidschichten 34 abzudecken. Auf diese Weise werden die Wortlei­ tungen (Steuergates) 40 erhalten. Danach wird eine Oxidschicht auf die Wortlei­ tungen 40 und die Isolationsschicht 41 aufgebracht und anschließend aniso­ trop geätzt, um Seitenwandstücke 43 an beiden Seiten der Isolationsschicht 41 und der Wortleitung 40 zu erhalten. Gleichzeitig werden die Pufferoxidschich­ ten 36 auf den Programmiergates 35 weggeätzt, um Kontaktöffnungen 42 auf den Programmiergates 35 zu erhalten.

Gemäß Fig. 9F wird sodann auf die gesamte Oberfläche eine Metallschicht oder eine Polysiliciumschicht aufgebracht, um die Programmiergates 35 zu kontak­ tieren, die sich auf den Feldoxidschichten 34 befinden. Die Polysiliciumschicht oder die Metallschicht wird anisotrop geätzt, und zwar parallel zu den Bitleitun­ gen 33a und 33b, um Programmierleitungen 44 zu erhalten. Dabei wird lediglich eine Polysiliciumschicht bzw. eine Programmierleitung 44 für eine Bitleitung 33a oder 33b benötigt. Darüber hinaus wird nur ein Programmiergate 35 für zwei Zellen benötigt. Die Programmierleitung 44 liegt auch auf jedem anderen Programmiergate 35 auf der Feldisolationsschicht 34.

Nachfolgend wird der Betrieb der nichtflüchtigen Speichereinrichtung nach der Erfindung mit dem obigen Aufbau näher beschrieben.

Zunächst sei darauf hingewiesen, daß der Programmierbetrieb und der Monitor- bzw. Überwachungsbetrieb zur selben Zeit durchgeführt werden. Eine aus den Zellbereichen 45 ausgewählte Zelle wird also gleichzeitig programmiert und überwacht. Der Überwachungs- bzw. Monitorvorgang kann auch als Lesevor­ gang bezeichnet werden, so daß eine ausgewählte Zelle beim Programmieren gleichzeitig ausgelesen wird. Spannungen werden an eine Wortleitung 40 und an eine Bitleitung 33a oder 33b gelegt, die unter rechtem Winkel zur Wortleitung 40 verläuft. Beispielsweise wird eine positive Spannung von 8 V und eine positi­ ve Spannung von 1 V an die Wortleitung bzw. an die Bitleitung 33a oder 33b für den Lesebetrieb gelegt. Eine auf Erdpotential liegende Spannung wird an die Bitleitung 33a oder 33b an der anderen Seite der ausgewählten Zelle angelegt (siehe Fig. 6A).

Durch die vorhergehende Auswahl zur Programmierung gelangen Vorspannun­ gen an die Wortleitungen 40 und an die unter rechtem Winkel zu den Wortlei­ tungen 40 verlaufenden Programmierleitungen 44 durch die Tunnelungsoxid­ schichten 37b der Programmgates hindurch, so daß Ladungsträger durch die Tunnelungsoxidschichten 37b hindurchtunneln können.

Ist dabei die Zelle ein n-Kanal, so sollte eine positive Spannung von +8 V und ei­ ne negative Spannung von -8 V an die Wortleitung 40 bzw. an die Programmier­ leitung 44 angelegt werden, da in diesem Fall Elektronen von den Programmier­ gates 35 in die Floatinggates 38 injiziert werden müssen. Geeignete Spannun­ gen werden an die nicht ausgewählte Wortleitung 40 bzw. Programmierleitung 44 angelegt, um Störungen bei den nicht ausgewählten Zellen zu vermeiden.

Ein Löschbetrieb kann durchgeführt werden über die Gateoxidschichten 37a zum Halbleitersubstrat 31 oder zu den Programmiergates 35. Wird der Weg über das Halbleitersubstrat 31 gewählt, so sollte die Gateoxidschicht 37a eine Dicke von 10 nm aufweisen, um ein gutes Tunnelungsverhalten der Gateoxidschicht 37a zu gewährleisten. Im Hinblick auf die Vorspannung sollte eine negative Spannung von -8 V oder eine auf Erdpotential liegende Spannung von 0 V an die Wortleitung (Steuergate) 40 angelegt werden und eine positive Spannung an die Bitleitung 33a oder 33b, die als Drain verwendet wird. Andererseits kann auch eine negative Spannung von -8 V oder eine auf Erdpotential liegende Spannung von 0 V an die Wortleitung (Steuergate) 40 angelegt werden und eine positive Spannung an das Halbleitersubstrat 31.

Erfolgt der Löschbetrieb über das Programmiergate 35, so sollten sowohl der Programmierbetrieb als auch der Löschbetrieb über das Programmiergate 35 durchgeführt werden. Dies erfordert jedoch eine hohe Zuverlässigkeit der Tun­ nelungsoxidschichten 37b.

Eine nichtflüchtige Speichereinrichtung nach der vorliegenden Erfindung und das erfindungsgemäße Verfahren zur Herstellung dieser Speichereinrichtung weisen einige Vorteile auf. Zunächst einmal sei erwähnt, daß keine metallischen Durchkontaktierungen im Zusammenhang mit einfachen Stapelgatestrukturen erforderlich sind, so daß die nichtflüchtige Speichereinrichtung mit minimaler effektiver Größe hergestellt werden kann, was eine Erhöhung der Packungs­ dichte der Zellen ermöglicht. Andererseits werden die Floatinggates nach der Erfindung durch einen Rückätzprozeß erzeugt, so daß sich die Anzahl der ver­ wendeten Masken reduzieren läßt. Dies vereinfacht den Gesamtherstellungs­ prozeß. Ferner ist eine Programmierleitung pro Programmiergate vorhanden, so daß sich beim Programmieren Kopplungen zwischen den Programmiergates und den Floatinggates reduzieren lassen. Zudem sind die Bitleitungen im Halbleiter­ substrat begraben, so daß sie sich als Source und Drain einer Zelle verwenden lassen. Nicht zuletzt werden die Tunnelungsoxidschichten zur Programmierung gleichzeitig mit einem thermischen Oxidationsprozeß hergestellt, der zur Bil­ dung von Gateoxidschichten dient, wodurch sich ebenfalls der Gesamtherstel­ lungsprozeß vereinfacht.

Claims (11)

1. Arrayförmige nichtflüchtige Speichereinrichtung mit:

• - einer Mehrzahl von EEPROM-Zellen, die Floatinggates (38). Steuergates (40) und Source-/Drainbereiche aufweisen;
• - einer Mehrzahl von Wortleitungen (40), die mit den Steuergates (40) in Spal­ tenrichtung verbunden sind, und die in Zeilenrichtung in einem vorbestimmten Abstand voneinander liegen;
• - einer Mehrzahl von Bitleitungen (33a und 33b), die mit den Source-/Drain­ bereichen verbunden sind und unter rechtem Winkel zu den Wortleitungen (40) liegen;
• - einer Mehrzahl von Programmierleitungen (41), von denen jeweils eine pro Bitleitung (33a oder 33b) vorgesehen ist, und die parallel zu den Bitleitungen (33a und 33b) angeordnet sind; und
• - einer Mehrzahl von Programmiergates (35), die mit den Programmierleitun­ gen (44) verbunden sind und zur Programmierung der Floatinggates (38) be­ nachbart zu jedem der Programmgates (35) dienen.

2. Arrayförmige nichtflüchtige Speichereinrichtung mit:

• - einer Mehrzahl von EEPROM-Zellen. die Floatinggates (38). Steuergates (40) und Source-/Drainbereiche aufweisen;
• - einer Mehrzahl von Wortleitungen (40), die mit den Steuergates (40) in Spal­ tenrichtung verbunden sind und in Zeilenrichtung in einem vorbestimmten Ab­ stand voneinander liegen;
• - einer Mehrzahl von Bitleitungen (33a und 33b), die mit den Source-/Drain­ bereichen verbunden sind und unter rechtem Winkel zu den Wortleitungen (40) verlaufen;
• - einer Mehrzahl von Programmierleitungen (44), von denen jede für ein Paar von benachbarten zwei Zellen und zwischen dem Paar der benachbarten zwei Zellen angeordnet ist und parallel zu den Bitleitungen (33a und 33b) verläuft; und
• - Programmiergates (35), von denen jeweils eines für ein Paar von Zellen vorge­ sehen und zwischen den Floatinggates (38) angeordnet ist.

3. Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeicherein­ richtung, mit folgenden Schritten:

• - Bildung von Bitleitungen (33a und 33b) eines zweiten Leitungstyps in einer Richtung unterhalb einer Oberfläche eines Halbleitersubstrats (31) eines ersten Leitungstyps sowie in einem vorbestimmten Abstand voneinander;
• - Aufbringen einer Feldoxidschicht (34), einer ersten leitenden Schicht und ei­ ner Pufferoxidschicht (36) aufeinanderliegend auf der gesamten Substratober­ fläche;
• - Bildung einer Mehrzahl von ersten und unter rechtem Winkel zu den Bitlei­ tungen (33a und 33b) verlaufenden Leitungen aus der Feldisolationsschicht (34), der ersten leitenden Schicht für Programmiergates (35) und der Pufferoxid­ schicht (36). wobei die Schichten (34, 35, 36) aufeinander liegen und die ersten Leitungen unter einem vorbestimmten Abstand zueinander angeordnet sind:
• - Bildung einer Gateisolationsschicht (37a) auf dem freiliegenden Halbleiter­ substrat (31) und von Tunnelungsoxidschichten (37b) an den Seiten der ersten leitenden Schicht (35), die zur ersten Leitung gehört;
• - zwischen den ersten Leitungen wird eine Mehrzahl von zweiten leitenden Leitungen für Floatinggates (38) gebildet:
• - selektives Entfernen der ersten leitenden Schicht, der Pufferoxidschicht (36) und der zweiten leitenden Leitungen zwecks Bildung einer Mehrzahl von Pro­ grammiergates (35) und einer Mehrzahl von Floatinggates (38) zwischen den Bit­ leitungen (33a und 33b);
• - Bildung eines dielektrischen Films (39) auf der gesamten Oberfläche des Halbleitersubstrats (31) einschließlich der Floatinggates (38);
• - Aufbringen einer dritten leitenden Schicht und einer Kappenisolations­ schicht (41) auf den dielektrischen Film (39) und selektives Entfernen der drit­ ten leitenden Schicht und der Kappenisolationsschicht (41) zur Bildung einer Mehrzahl von Wortleitungen (40), die die Floatinggates (38) abdecken und unter rechtem Winkel zu den Bitleitungen (33a und 33b) verlaufen;
• - Bildung von isolierenden Seitenwandstücken (43) an beiden Seiten einer je­ den Wortleitung (40); und
• - Bildung von Kontaktöffnungen (42) oberhalb der Programmiergates (35) so­ wie Bildung einer Mehrzahl von parallel zu den Bitleitungen (33a und 33b) ver­ laufenden Programmierleitungen (44), die mit den Programmiergates (35) über die Kontaktöffnungen (42) verbunden sind.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Bitlei­ tungen (33a und 33b) dadurch in dem Halbleitersubstrat (31) begraben werden, daß Verunreinigungsionen vom zweiten Leitungstyp in das Halbleitersubstrat (31) implantiert werden und daß anschließend eine weitere Diffusion der Verun­ reinigungsionen erfolgt.

5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Gate­ oxidschicht (37a) und die Isolationsoxidschicht (37) sowie die Tunnelungsoxid­ schicht (37b) gleichzeitig durch einen thermischen Oxidationsprozeß erzeugt werden.

6. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der dielektri­ sche Film (39) aus einem Oxid oder aus einer Oxid/Nitrid/Oxid-(ONO)-Struktur besteht.

7, Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Pro­ grammgates (35), die Floatinggates (38) und die Steuergates (40) aus Polysilici­ um hergestellt werden.

8. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Gate­ oxidschicht (37) auf den Bitleitungen (33a und 33b) dicker ist als die Gateoxid­ schicht (37) unterhalb der Floatinggates (38).

9. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die zweite leitende Schicht auf die gesamte Oberfläche niedergeschlagen wird, um Lücken zwischen den ersten Leitungen auszufüllen, und daß sie dann zurückgeätzt wird, um nur noch zwischen den ersten Leitungen zu verbleiben, so daß auf die­ se Weise die zweiten leitenden Leitungen erhalten werden.

10. Verfahren nach Anspruch 3. dadurch gekennzeichnet, daß für jeweils zwei Floatinggates (38), also für jeweils zwei Zellen, jeweils ein Programmiergate (35) hergestellt wird.

11. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß für jeweils ein Paar benachbarter Zellen jeweils eine Programmierleitung (44) hergestellt wird.