DE69329088T2

DE69329088T2 - Verfahren zum Herstellen einer AMG-EPROM mit schneller Zugriffszeit

Info

Publication number: DE69329088T2
Application number: DE69329088T
Authority: DE
Inventors: Albert Bergemont
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1992-06-02
Filing date: 1993-05-18
Publication date: 2001-03-22
Anticipated expiration: 2013-05-19
Also published as: JPH0653448A; EP0573168B1; EP0573168A1; KR100297016B1; KR940006272A; US5246874A; DE69329088D1; JP3694329B2

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine elektrisch programmierbare Festwert-Speichervorrichtung (EPROM) und insbesondere auf ein AMG-EPROM-Feld mit virtueller Masse aus abwechselndem Metall, das Segmentauswahlleitungen beinhaltet, um eine verbesserte Zugriffszeit beim Lesen zur Verfügung zu stellen.

2. Diskussion des Standes der Technik

US-A-5204835, eingereicht von Boaz Eitan am 13. Juni 1990, für "EPROM Virtual Ground Array" lehrt ein "kontaktloses" EPROM-Zellenfeld und den zugeordneten Prozeßablauf. Eitans kontaktloses Konzept ist attraktiv, weil es ermöglicht, daß hoch verdichtete EPROMs ohne Anwendung aggressiver Herstellungstechniken und Gestaltungsregeln hergestellt werden können.
Die Grundidee in Eitans Offenbarung ist die Verwendung einer "Kreuzpunkt"-EPROM-Zelle, d. h. einer Zelle, die durch die Kreuzung einer senkrechten massefreien Gateelektrode Poly-1 und Wortleitungen Poly-2 in einem virtuellen Massefeld definiert ist. Um das Einschalten der Drainelektrode zu vermeiden, d. h. Leckverlust von Elektronen aus nicht ausgewählten Zellen der gleichen Bitleitung wie die der ausgewählten Zelle, kontaktiert alle zwei Drain- Bitleitungen Metall mit Silizium, und die nicht kontaktierten Source-Bitleitungen sind nur über einen Zugriffstransistor an Vss angeschlossen. Außerdem ist in der Eitan- Architektur jede Bitleitung einmal pro 64 Zellen kontaktiert, wobei jeder Block aus 64 Zellen an der gleichen Bitleitung ein Segment bildet. Somit muß nur ein 64-Zellen- Segment adressiert werden, wenn eine bestimmte Zelle programmiert wird; alle anderen Segmente sind "ausgeschaltet", und daher sind die Zellen in diesen nicht ausgewählten Segmenten für Leckverlust nicht empfänglich.
Mit dem Eitan-Verarbeitungsablauf sind jedoch mehrere Nachteile verbunden. Erstens werden über der Schicht der massefreien Poly-1-Gatelektrode fünf Verarbeitungsschichten benötigt: Oxid/Nitrid/Oxid/Polyabdeckung/Nitrid. Die Poly-1- Schicht und die fünf darüberliegenden Schichten werden zweifach festgelegt, einmal im Poly-1-Maskierungsschritt und einmal im Poly-1-Insel-Maskierungsschritt. Diese beiden Ätzschritte sind sehr kritisch, weil sie die Länge bzw. die Breite der EPROM-Zelle festlegen. Die Anforderung, daß mehrere Schichten in diesen Schritten geätzt werden, bereitet Probleme beim Regeln dieser kritischen Abmessungen. Außerdem besteht, wenn ein Fehler beim Entfernen einer der fünf Schichten auftritt, das Risiko, daß Fäden aus Poly-1 (Poly- 1-Stringers) entlang der Kanten des Feldoxids entstehen. Diese Kanten sind in der Nachbarschaft der Zugriffstransistoren angeordnet.
Außerdem wird eine spezielle "Feld-Feld-Implantierung" (Array-Field-Implant) benötigt, um Leckverluste zwischen benachbarten Bitleitungen zu vermeiden, weil die Poly-2- Wortleitung im Eitanfeld nicht mit der massefreien Poly-1- Gateelektrode selbstausgerichtet ist. Dieser Leckstrom tritt auf, wenn das Poly-2 mit dem Poly-1 fehljustiert ist. Das Poly-2 steuert einen Teil des Siliziums und führt zu einem parasitären Transistor aus Poly-2 zwischen benachbarten Bitleitungen. Aus diesem Grund wird eine hohe Schwel lenspannung benötigt, um zu verhindern, daß dieser parasitäre Transistor aus Poly-2 eingeschaltet wird. Dies wird dadurch erreicht, daß eine Feld-Feld-Implantierung mit Bor verwendet wird.
Zusätzlich zur Feldimplantierung mit Bor benötigt die Eitan-Verarbeitung auch ein "Isolationsoxid", um die Feldschwelle auf eine ausreichend hohe Spannung einzustellen. Diese Feldimplantierung führt dazu, daß Bor lateral in den Kanal der Zelle diffundiert, was zur Reduzierung der Kanalbreite, zu einer hohen Last auf der Bitleitung und zu einer Verringerung der Durchbruchspannung zwischen Bitleitung und Substrat führt.
Außerdem ist das Ätzen des Poly-2 in der Eitan-Verarbeitung sehr kritisch. Das Ätzen des Poly-2 endet auf einer Poly- Abdeckung. Um das Kopplungsverhältnis beizubehalten, ist es nötig, das Ätzen innerhalb einer nominellen Dicke der Poly- Abdeckung anzuhalten. Dies ist unter dem Gesichtspunkt einer überätzten Breite mit einer dünnen Poly-Abdeckungsschicht schwierig. Abhängig von der Dicke des Isolationsoxids beeinflußt die Fehljustierung des Poly-1 zum Poly-2 die parasitäre Kapazität der Wortleitungen.
Desweiteren kann das Entfernen des obersten Nitrids vor dem. Abscheiden der Wortleitungen aus Poly-2 die Qualität des Oxids um die massefreie Gateelektrode aus Poly-1 herum beeinflussen. Dies kann zu Programmstörungen und Datenzurückhaltung führen.
US-A-5346842, eingereicht am 4. Februar 1992 von Albert Bergemont für "Alternate Metal/Source Virtual Ground Flash EPROM Cell Array", auf die hiermit allgemein verwiesen wird, offenbart eine neue kontaktlose Architektur für ein Flash-EPROM-Feld, die eine reduzierte Zellengröße und eine einfache Skalierbarkeit liefert, während die Einfachheit des konventionellen Flash-EPROMS beim Programmieren und Löschen erhalten bleibt.
Das kontaktlose Flash-EPROM-Feld von Bergemont verwendet Kreuzpunkt-Zellen, die in einem P-dotierten Siliziumsubstrat gebildet sind. Das Feld umfaßt eine chemische Schicht aus Gateoxid, das auf einem Substrat auf P-dotiertem Siliziumsubstrat gebildet ist. Parallele Streifen aus Oxid/ Nitrid/Oxid (ONO) und darunterliegendem ersten Polysilizium (Poly-1) sind auf dem Gateoxid gebildet, wobei das Poly-1 die massefreien Gates für die Zellen des Feldes liefert. Im Substrat sind zwischen den ONO/Poly-1-Streifen versenkte N&spplus;-Bitleitungen gebildet. In die abwechselnd versenkten N&spplus;- Bitleitungen ist zusätzlich ein N-Dotiermittel eingebracht, um abgestufte Sourceleitungen zu bilden, die mit den versenkten N&spplus;-Drainleitungen abwechseln. Die abgestuften Source-Bitleitungen werden segmentartig von Metall kontaktiert, d. h. es gibt in einer vorgegebenen Spalte des EPROM-Feldes nur einen Sourcekontakt für jeweils 32 oder 64 Zellen. Die dazwischen liegenden versenkten N&spplus;-Drainleitungen sind unkontaktiert. Die Wortleitungen aus Poly-2 des Feldes sind rechtwinklig zu den ONO/Poly-1-Streifen so gebildet, daß die Wortleitungen von den massefreien Gates durch das ONO getrennt sind, so daß "Kreuz-Punkt"-Zellen definiert werden. Jede versenkte N&spplus;-Drainleitung ist elektrisch an eine ihrer benachbarten abgestuften Sourceleitungen über einen ersten Auswahltransistor, dessen Gate von einer ersten Auswahlleitung aus Poly-2 gebildet wird und über einen zweiten Auswahltransistor, dessen Gate von einer zweiten Auswahlleitung aus Poly-2 gebildet wird, an die andere benachbarte abgestufte Sourceleitung anschließbar. Der erste und der zweite Auswahltransistor sind ebenfalls Kreuz-Punkt-Flash- EPROM-Zellen, die durch den Schnittpunkt der Poly-2-Auswahlleitungen und der N&spplus;-Bitleitungen festgelegt sind.
In der Bergemont-Anordnung wird eine ausgewählte Zelle dadurch programmiert, daß die Wortleitung der Zelle auf der Programmierspannung gehalten wird. Die erste benachbarte abgestufte Sourceleitung wird auf einer hohen Spannung gehalten, wohingegen die zweite benachbarte abgestufte Sourceleitung auf einer niedrigen Spannung gehalten wird. Dann wird an die erste Auswahlleitung ein hoher Spannungspegel angelegt, wohingegen die zweite Auswahlleitung auf dem niedrigen Spannungspegel gehalten wird, um die hohe Spannung auf der dazwischenliegenden, nicht kontaktierten Drain-Bitleitung hochzuziehen. Somit bewegen sich Elektronen durch einen Kanal von der versenkten N&spplus;-Drainleitung der ausgewählten Zelle zu deren massefreiem Gate.
Das Bergemontfeld wird dadurch gelöscht, daß eine Löschspannung an alle abgestuften Sourceleitungen angelegt wird und sowohl die erste Auswahlleitung als auch die zweite Auswahlleitung auf dem niedrigen Spannungspegel gehalten werden. Somit tunneln in jeder programmierten Flash-EPROM- Zelle im Feld Elektronen von dem massefreien Gate der Zelle zur abgestuften Source.
IEEE Electron Device Letters, Band 12, Nr. 8, August 1991, Seiten 450-2, beschreibt ein EPROM mit Segmentierung jeder zweiten Bitleitung.
1991 Symposium on VLSI Circuits Digest of Technical Papers, 30.5.91, Seiten 83-4, beschreibt ein EPROM mit einem Diffusionssegment, das über einen Auswahltransistor an die metallene Bitleitung angeschlossen ist.

Zusammenfassung der Erfindung

Gemäß der vorliegenden Erfindung wird ein Verfahren zum Herstellen eines EPROM-Feldes mit schnellem Zugriff in einem Siliziumsubstrat P-artiger Leitfähigkeit zur Verfügung gestellt, wobei das Verfahren aufweist:
a) Ausbilden einer Schicht eines ersten isolierenden Materials auf dem Siliziumsubstrat;
b) Ausbilden einer Schicht aus erstem leitfähigem Material auf dem ersten isolierenden Material;
c) Ausbilden einer Schicht aus zweitem isolierenden Material auf der Schicht des ersten leitfähigen Materials;
d) Ätzen ausgewählter Bereiche der Schicht aus zweitem isolierenden Material und der darunterliegenden aus erstem leitfähigen Material zur Ausbildung einer Anzahl von beabstandeten parallelen Streifen aus zweitem isolierenden Material und aus darunterliegendem ersten leitfähigen Material.
e) Züchten eines Kantenoxids zwischen den Streifen;
f) Einbringen von Dotierstoff vom N-Typ in die Siliziumsubstratbereiche zwischen den parallelen Streifen aus zweitem isolierenden Material und aus darunterliegendem ersten Material zur Ausbildung von beabstandeten versenkten N&spplus;-Bitleitungen, wobei abwechselnde versenkte N&spplus;-Bitleitungen Drainleitungen bilden, die sich mit versenkten N&spplus;-Sourceleitungen abwechseln, wobei jede der Drainleitungen nur einen elektrischen Kontakt für eine Anzahl von EPROM-Zellen, welche die Drainleitung gemeinsam nutzen, aufweist, so daß die EPROM-Anordnung in eine Anzahl von Segmenten unterteilt wird, wobei die Sourceleitungen nicht kontaktiert sind;
g) Bilden einer Schicht aus zweitem leitfähigen Material (Poly-2) und Aufbringen einer Multifunktionsmaske und Ätzen, um:
i) eine Anzahl beabstandeter paralleler Wortleitungen aus zweitem leitfähigen Material zu bilden, wobei die Wortleitungen rechtwinklig zu den Streifen aus zweitem isolierenden Material und darunterliegendem ersten leitfähigen Material gebildet sind und wobei sie derart gebildet sind, daß das zweite leitfähige Material von dem ersten leitfähigen Material durch das zweite isolierende Material getrennt ist, wodurch der Schnittpunkt des ersten und des zweiten leitfähigen Materials die Position einer Kreuz-Punkt-EPROM- Zelle der Anordnung festlegt;
ii) erste und zweite beabstandete parallele Auswahlleitungen aus zweitem leitfähigen Material in jedem Segment der Anordnung zu bilden, wobei die Auswahlleitung rechtwinklig zu den Streifen aus zweitem isolierenden Material und darunterliegendem ersten leitfähigen Material ausgebildet sind und wobei sie derart ausgebildet sind, daß das zweite leitfähige Material von dem ersten leitfähigen Material durch das zweite isolierende Material getrennt ist, wodurch der Schnittpunkt der ersten und der zweiten Auswahlleitung mit dem ersten leitfähigen Material die Position von ersten und zweiten Auswahltransistoren derart festlegt, daß jede versenkte N&spplus;-Sourceleitung über den ersten Auswahltransistor, dessen Gate durch die erste Auswahlleitung gebildet ist, elektrisch verbindbar mit einer ihrer benachbarten Drainleitungen ist und über einen zweiten Auswahltransistor, dessen Gate durch die zweite Auswahlleitung gebildet ist, mit der anderen benachbarten Drainleitung;
iii) erste und zweite Segmentauswahlleitungen in jedem Segment des Feldes zu bilden, wobei die Segmentauswahlleitungen das Gate eines Segmentauswahltransistors bilden, der jeder Drainleitung zugeordnet ist.
Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt ein (AMG)-EPROM-Feld mit virtueller Masse aus abwechselndem Metall zur Verfügung, das in einem Siliziumsubstrat des P-Leitfähigkeitstyps gebildet ist. Das EPROM-Feld umfaßt eine Schicht aus Gateoxid, das auf dem Siliziumsubstrat gebildet ist. Eine erste Schicht aus Polysilizium ist auf dem Gateoxid gebildet. Eine Oxid/Nitrid/Oxid-Zusammensetzung ist auf der ersten Polysiliziumschicht gebildet. Das ONO und das darunterliegende Poly-1 definieren parallele Streifen, wobei das Poly-1 die massefreien Gates der Zellen im Feld bildet. Zwischen den ONO-Poly-1-Streifen in das Siliziumsubstrat eingebrachter N-Dotierstoff legt versenkte N&spplus;-Bitleitungen fest. Abwechselnde versenkte N&spplus;-Bitleitungen legen N&spplus;-Drainleitungen fest, die zwischen benachbarten versenkten N&spplus;-Source-Bitleitungen liegen. Jede Drainleitung ist nur einmal für eine Anzahl von EPROM- Zellen, die diese jeweilige Drainleitung teilen, kontaktiert, wodurch das EPROM-Feld in einer Anzahl Segmente unterteilt wird. Die dazwischenliegenden Source-Bitleitungen sind unkontaktiert. Poly-2-Wortleitungen sind rechtwinklig zu den ONO/Poly-1-Streifen gebildet, so daß der Schnittpunkt einer Poly-2 Wortleitung und einem Poly-1-Streifen den Ort einer Kreuz-Punkt-EPROM-Zelle festlegt. Jedes Segment des Feldes schließt erste und zweite Auswahlleitungen aus Poly-2 ein, deren Schnittpunkte mit dem Poly-1 erste und zweite Auswahltransistoren derart festlegen, daß jede versenkte N&spplus;-Sourceleitung elektrisch über den ersten Auswahltransistor an eine ihrer benachbarten Drainleitungen und über den zweiten Auswahltransistor an die andere benachbarte Drainleitung anschließbar ist. Schließlich und gemäß der vorliegenden Erfindung schließt jedes Segment im Feld auch erste und zweite Segment-Auswahlleitungen ein, die das Gate von Segmentauswahltransistoren definieren, die an entgegengesetzten Enden jeder Drainleitung im Segment angeordnet sind. Die Segmentauswahltransistoren werden dazu verwendet, ein spezifisches Segment (Segmente) im Feld für Lesevorgänge zu bestimmen. Dies führt zu reduzierter Bitleitungskapazität während des Lesevorgangs und somit zu schnellerem Lesezugriff.
Ein besseres Verständnis der Merkmale und Vorteile der vorliegenden Erfindung wird durch den Bezug auf die folgende detaillierte Beschreibung und die zugehörigen Zeichnungen erhalten, die eine darstellende Ausführungsform darlegen, in der die Hauptelemente der Erfindung Verwendung finden.

Beschreibung der Zeichnungen

Die Fig. 1 bis 6 stellen aufeinanderfolgend einen Verarbeitungsablauf zum Herstellen eines EPROM-Feldes mit schnellem Zugriff gemäß der vorliegenden Erfindung dar.
Fig. 7 ist ein Layout, das einen Abschnitt eines EPROM- Feldes mit schnellem Zugriff, das gemäß der vorliegenden Erfindung hergestellt ist, darstellt.
Fig. 8 ist ein schematisches Diagramm, das zwei Segmente eines EPROM-Feldes mit schnellem Zugriff, das gemäß der vorliegenden Erfindung hergestellt ist, darstellt.
Fig. 9 ist ein schematisches Diagramm, das ein Ersatzschaltbild für das Layout aus Fig. 7 darstellt.

Detaillierte Beschreibung der Erfindung

Eine Verarbeitungsmethode wird nun für die Herstellung eines (AMG)-EPROM-Zellenfeldes mit virtueller Masse aus abwechselndem Metall gemäß den Konzepten der vorliegenden Erfindung beschrieben. Im Feld werden Kreuzpunkt-Zellen mit Intern-Zugriffstransistoren verwendet.
Die Fig. 1 bis 6 stellen die aufeinanderfolgenden Schritte in einem Verarbeitungsablauf zum Herstellen eines EPROM-Feldes gemäß der vorliegenden Erfindung dar. Jede der Fig. 1 bis 4 beinhaltet einen Grundriß eines Bereiches der Feldstruktur in der jeweiligen Stufe des Verarbeitungsablaufs und die folgenden drei entsprechenden Querschnittsansichten in der Struktur:
1) in Richtung der Wortleitungen in dem EPROM-Zellenfeld ("A/A" bezeichnet);
2) in Richtung der Wortleitung in der Auswahltransistorzone ("B/B" bezeichnet); und
3) in Richtung des Poly-1, das rechtwinklig zu den Wortleitungen in der Auswahltransistorzone verläuft ("C/C" bezeichnet). Außerdem beinhalten die Fig. 2 bis 4 eine Querschnittsansicht der Struktur in Richtung des N&spplus;-Drains, um die Auswahltransistorzone des Segments zu zeigen ("D/D"). Die Querschnittsansichten der Fig. 5 bis 6 zeigen Details der Auswahltransistorzone der Segmente.
Gemäß Fig. 1 beginnt der Verarbeitungsablauf mit konventionellen Schritten, die für diesen Verarbeitungstyp üblich sind, und dann mit dem Bilden eines Gateoxids 100 mit einer Dicke von 100 Å (10 Å = 1 Nanometer) auf einem P-dotierten Siliziumsubstrat 102. Dann wird eine Schicht aus Polysilizium (Poly-1) 104 bis zu einer Dicke von etwa 1500 Å abgeschieden und mit Phosphor bei einer Dosis von 2-5 · 10¹&sup5; bei niedriger Implantierungsenergie dotiert.
Als nächstes wird, wie weiter in Fig. 1 gezeigt ist, eine zusammengesetzte dielektrische Schicht aus Oxid-Nitrid- Oxid(ONO)106 auf dem Poly-1 gebildet. Nach dem Züchten dieser ONO-Schicht wird eine Fotolackmaske 108 dazu verwendet, Streifen auf dem ONO festzulegen. Das ONO 106 und das darunterliegende Poly-1 104 werden dann plasmageätzt, um parallele Streifen 110 aus ONO/Poly-1 zu bilden.
Gemäß Fig. 2 wird nach dem Abziehen der Poly-1-Fotolackmaske 108 ein dünnes Kantenoxid zwischen den Streifen. 110 aus Poly-1 gezüchtet, und eine Bitleitungsmaske wird festgelegt, um die Segmentauswahlbereiche des Substrats vor der Bitleitungsimplantierung zu schützen, Die Leitungen aus Poly-1 im Feld werden dann in einer selbstausrichtenden Arsenimplantierung dazu verwendet, N&spplus;-Bitleitungen im Feld festzulegen. Abwechselnd versenkte N&spplus;-Bitleitungen legen Drainleitungen fest, die in der Nachbarschaft versenkter N&spplus;-Sourceleitungen liegen. Jede N&spplus;-Drainleitung ist in segmentartiger Weise, d. h. ein Kontakt pro 32 oder 64 Zellen, von einem Metall kontaktiert, z. B. in einer vorgegebenen Spalte des Feldes. Die dazwischenliegenden Source- Bitleitungen sind unkontaktiert.
Als nächstes wird ein "differentielles" Oxid über den N&spplus;- Bitleitungszonen gezüchtet, um eine ausreichende Breite in den nachfolgenden Plasmaätzschritten für das ONO und/oder das Poly zur Verfügung zu stellen. Wird z. B. Ätzen des Po lysiliziums ohne Bildung des differentiellen Oxids durchgeführt, dann kann der Plasmaätzschritt des Polys in den unbedeckten N&spplus;-Bitleitungsflächen zu Grabenbildungen im Silizium führen. Aus diesem Grund trägt dieser Schritt zum äquivalenten Oxidverlust während des ONO-Ätzens bei und wird daher differentielle Oxidation genannt.
Als nächstes wird, wie in Fig. 3 gezeigt, ein Maskierungsschritt, der "Schutzfeld" genannt wird, durchgeführt, um zurückbleibendes Oxid des massefreien Gates (die Poly-1- Maske ist eine Klarfeld-Maske) außerhalb des Feldes und differentielles Oxid in der Segmentauswahlzone wegzuätzen. Als nächstes werden Reste des Oxids für das massefreie Gate im Randbereich und das differentielle Oxid in den Zonen für die Segmentauswahlleitungen mit Naßchemie unter Verwendung verdünnter HF weggeätzt. Dann wird der Fotolack abgezogen.
Gemäß Fig. 4 beinhaltet der nächste Verarbeitungsschritt das Züchten eines Gateoxids mit einer Dicke von 200 Å überall in den Gatekanalbereichen in den Randbereichen und in den Zonen für die Segment-Auswahltransistoren. Eine Schwellenspannungsmaske (Vtp-Maske) wird dann festgelegt, und in die P-Kanalbereiche wird Bor implantiert, um die gewünschte Schwellenspannung zu liefern.
Nach dem Abziehen der Vtp-Maske wird eine zweite Schicht aus Polysilzium (Poly-2) mit einer Dicke von 2000 Å abgeschieden und mit Phosphor dotiert. Dann wird eine Wolframsilizidschicht mit einer Dicke von 2500 Å abgeschieden und eine Poly-2-Maske festgelegt. Die Poly-2-Maske hat mehrere Funktionen: Festlegen der Gates der Transistoren in der Randzone, Festlegen der Wortleitungen der EPROM-Zellen, Festlegen erster und zweiter Zugriffsauswahlleitungen für jedes Segment des Feldes und, gemäß der vorliegenden Erfindung, Festlegen der Segmentauswahlleitungen für jedes Segment des Feldes.
Als nächstes werden die Wolfram-Silizidschicht und die Schicht aus Poly-2 plasmageätzt. Es sei erwähnt, daß die Zugriffstransistoren aus EPROM-Zellen mit größerer Breite als die EPROM-Zellen des Feldes bestehen, um einen größeren Strom zu treiben als die Feldzellen.
Entsprechend Fig. 5 wird nach diesem Plasmaätzen der Fotolack nicht abgezogen. Ein zweiter Fotolack wird aufgeschleudert und ein Maskierungsschritt für einen selbstausrichtenden Ätzprozeß (SAE Self-aligned-Etch-Masking-Step) wird durchgeführt. Die SAE-Maske erhält die Integrität des Fotolacks der vorangegangenen Poly-2-Maske, um das selbstausrichtende Ätzen des Poly-2 der restlichen ONO/Poly-1- Schicht zwischen den Wortleitungen im Flash-EPROM-Zellenfeld zu ermöglichen. Die SAE-Maske wird auch gebildet, um die Zonen der Segment-Auswahlleitungen während des Ätzens des ONO/Poly-1 zu schützen.
Nach dem Ätzen des ONO/Poly-1 wird die SAE-Maske entfernt und eine neue Maske wird festgelegt, um die Festlegung der N&spplus;-Source und -Drain-Bereiche der Segmentauswahltransistoren, die jeder N&spplus;-Sourceleitung im Feld zugeordnet sind, zu ermöglichen, wie es in Fig. 6 gezeigt ist.
Fig. 7 zeigt ein Layout der resultierenden Struktur, und
Fig. 8 zeigt ein äquivalentes schematisches Diagramm für zwei Segmente im Feld.
Gemäß Fig. 9, die einen Abschnitt eines Segments eines EPROM-Feldes, das gemäß der vorliegenden Erfindung erzeugt worden ist, zeigt, wird zum Programmieren der Zelle A mit der Wortleitung 2 auf Vpp und der Segmentauswahlleitung für dieses Segment auf der Programmierspannung Vpp, die Bitleitung N-1 auf die Versorgungsspannung Vcc (5-7 Volt) gelegt, die Bitleitung N wird auf Vss gehalten und der Bitleitung N+1 wird es ermöglicht, massefrei zu sein; die Programmierspannung Vpp wird an die Auswahlleitung 1 angelegt, wo hingegen Auswahlleitung 2 auf Vss gehalten wird. Dies treibt Vss auf der dazwischenliegenden Drain-Bitleitung, die, wie oben erwähnt, nicht kontaktiert ist. Diese Betriebsart verursacht eine Injektion heißer Elektronen von der Drainseite in das massefreie (floatende) Gate der Zelle A.
In ähnlicher Weise wird, um die Zelle B mit der Wortleitung 2 und der Segmentauswahlleitung auf Vpp zu programmieren, die Bitleitung N-1 auf Vss gehalten, die Bitleitung N wird auf Vcc gebracht, und der Bitleitung N+1 wird es ermöglicht, massefrei zu sein; die Programmierspannung Vpp wird an die Auswahlleitung 2 angelegt, wohingegen die Auswahlleitung 1 auf Vss gehalten wird.
Um die Zelle A zu lesen, wird die Segmentauswahlleitung des ausgewählten Segments auf Vcc gehalten, und alle Bitleitungen des ausgewählten Segments werden auf eine Lesespannung Vrd (1,5 bis 2 Volt) vorgeladen. Die Auswahlleitung 1 wird auf Vcc gehalten und die Auswahlleitung 2 wird auf Vss gehalten. Dann wird die Bitleitung N auf Vss herabgezogen, was die dazwischenliegende Source auf Vss bringt. Alle anderen Segmentauswahlleitungen werden auf Vss gehalten.
In ähnlicher Weise werden, um die Zelle B zu lesen, die Segmentauswahlleitungen auf Vcc gehalten, und alle Bitleitungen im Segment werden auf die Lesespannung Vrd vorgeladen. Die Auswahlleitung 2 wird auf Vcc gehalten und die Auswahlleitung 2 wird auf Vss gehalten. Dann wird die Bitleitung BLN1 auf Vss heruntergezogen, was die dazwischenliegende Sourceelektrode auf Vss bringt. Die Auswahlleitung 2 wird auf Vcc gehalten und die Auswahlleitung 2 wird auf Vss gehalten.
Wie oben im Text erwähnt wurde, wird nur ein Segment des Feldes vorgeladen. Dies erniedrigt die Kapazität der Bitleitung auf die Kapazität nur eines Segments plus einer Aluminium-Bitleitung, was die Zugriffsgeschwindigkeit weiter erhöht. Wenn eine Bitleitung z. B. insgesamt 1024 Zellen hat und jedes Segment 64 Zellen besitzt, dann reduziert die Leseisolierung eines Segments, für das die Segmentauswahlleitungen verwendet werden, die Bitleitungskapazität um einen Faktor 16.

Claims

1. Verfahren zum Herstellen einer EPROM-Anordnung mit schnellem Zugriff in einem Siliziumsubstrat (102) mit P- Leitfähigkeit, wobei das Verfahren aufweist:

(a) Ausbilden einer Schicht (100) eines ersten isolierenden Materials auf dem Siliziumsubstrat;

(b) Ausbilden einer Schicht (104) aus erstem leitfähigen Material auf dem ersten isolierenden Material;

(c) Ausbilden einer Schicht (106) eines zweiten isolierenden Materials auf der Schicht des ersten leitfähigen Materials,

(d) Ätzen ausgewählter Bereiche der Schicht des zweiten isolierenden Materials und des unterliegenden ersten leitfähigen Materials zur Ausbildung einer Anzahl von beabstandeten parallelen Streifen (110) des zweiten isolierenden Materials und des unterliegenden ersten leitfähigen Materials;

(e) Züchten eines Kantenoxids zwischen den Streifen;

(f) Einbringen von Dotiermittel vom N-Typ in die Siliziumsubstratbereiche zwischen den parallelen Streifen des zweiten isolierenden Materials und des darunterliegenden ersten Materials zur Ausbildung von beabstandeten versenkten N+Bitleitungen, wobei abwechselnd versenkte N+Bitleitungen Drainleitungen bilden, die sich mit versenkten N+Sourceleitungen abwechseln, wobei jede der Drainleitungen nur einen elektrischen Kontakt für eine Anzahl von EPROM- Zellen aufweist, die die Drainleitung gemeinsam nutzen, so daß die EPROM-Anordnung in eine Anzahl von Segmenten unterteilt wird, wobei die Sourceleitungen unkontaktiert sind,

(g) Bilden einer Schicht aus zweitem leitfähigen Material (Poly 2) und Vorsehen einer Multifunktionsmaske und Ätzen, um:

(i) eine Anzahl von beabstandeten parallelen Wortleitungen des zweiten leitfähigen Materials auszubilden, wobei die Wortleitungen rechtwinklig zu den Streifen des zweiten isolierenden Materials und des unterliegenden ersten leitfähigen Materials gebildet sind und derart, daß das zweite leitfähige Material von dem ersten leitfähigen Material durch das zweite isolierende Material getrennt ist, wodurch der Schnittpunkt des ersten und des zweiten leitfähigen Materials die Position einer Kreuzungspunkt-EPROM-Zelle der Anordnung definiert,

(ii) erste und zweite beabstandete parallele Auswahlleitungen des zweiten leitfähigen Materials in jedem Segment der Anordnung auszubilden, wobei die Auswahlleitungen rechtwinklig zu den Streifen des zweiten isolierenden Materials und des unterliegenden ersten leitfähigen Materials ausgebildet sind und derart, daß das zweite leitfähige Material von dem ersten leitfähigen Material durch das zweite isolierende Material getrennt ist, wodurch der Schnittpunkt der ersten und zweiten Auswahlleitungen mit dem ersten leitfähigen Material die Position von ersten und zweiten Auswahltransistoren derart definiert, daß jede versenkt e N+Sourceleitung elektrisch verbindbar mit einer ihrer benachbarten Drainleitungen über den ersten Auswahltransistor ist, dessen Gate duch die erste Auswahlleitung gegeben ist, und mit der anderen angrenzenden Drainleitung über einen zweiten Auswahltransistor, dessen Gate durch die zweite Auswahlleitung gegeben ist,

(iii) Ausbilden von ersten und zweiten Segmentauswahlleitungen in jedem Segment der Anordnung, wobei die Segmentauswahlleitungen das Gate eines Segmentauswahltransistors bilden, der jeder Drainleitung zugeordnet ist.