DE19757889A1

DE19757889A1 - Halbleiterspeichereinrichtung mit Testmodus

Info

Publication number: DE19757889A1
Application number: DE19757889A
Authority: DE
Inventors: Yasuhiko Tsukikawa
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-06-10
Filing date: 1997-12-24
Publication date: 1998-12-24
Also published as: JP3863968B2; US5995427A; KR100267828B1; JPH10340598A; TW353177B; KR19990006299A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei chereinrichtung mit einem Testmodus.

Fig. 7 ist eine Draufsicht einer Anordnung eines Chips für ei nen bei der Anmelderin vorhandenen Direktzugriffsspeicher (später bezeichnet als DRAM).

Es wird auf die Fig. 7 Bezug genommen; der DRAM weist vier Speicherbereiche 10, von denen jeder an einer der vier Ecken des Speicherchips vorgesehen ist, einen Zeilendekoder 11 und einen Spaltendekoder 12, die für jeden Speicherbereich 10 vor gesehen sind, und einen Peripherie-Schaltungsbereich 13, der im Zentrum des Speicherchips vorgesehen ist, auf. Jeder Speicher bereich 10 weist eine Mehrzahl von Speicherfeldern MA1-MA16 und eine Mehrzahl von Leseverstärkerbändern SA1-SA17 auf, die ent lang der Richtung der längeren Seite des Chips angeordnet sind. Jedes der Speicherfelder MA1-MA16 und jedes der Leseverstärker bänder SA1-SA17 sind abwechselnd angeordnet.

Jedes der Speicherfelder MA1-MA16 weist eine Mehrzahl von Spei cherzellen auf, von denen jedes zum Speichern der Daten eines Bits vorgesehen ist. Jede Speicherzelle ist an einer vorbe stimmten Adresse angeordnet, welche gemäß Zeilen- und Spalten adressen ermittelt wird.

Der Zeilendekoder 11 reagiert auf ein Zeilenadreßsignal zum Auswählen irgendeines Speicherfeldes MA1-MA16 und zum Bestimmen irgendeiner Zeilenadresse des ausgewählten Speicherfeldes. Der Spaltendekoder 12 reagiert auf ein Spaltenadreßsignal zum Be stimmen irgendeiner Spaltenadresse des Speicherfeldes MA1-MA16.

In Leseverstärkerbändern SA1-SA17 ist eine Schaltung zum Einge ben/Ausgeben von Daten zwischen der Speicherzelle derjenigen Adresse, die durch die Zeilen- und Spaltendekoder 11 und 12 be stimmt ist, und der Außenseite angeordnet. Eine Schaltung zum Steuern des gesamten DRAM, eine Stromversorgungsschaltung und dergleichen sind im Peripherie-Schaltungsbereich 13 angeordnet.

Fig. 8 zeigt im Detail eine Anordnung des Speicherfeldes MA1 und der Leseverstärkerbänder SA1 und SA2, die in Fig. 7 gezeigt sind.

Es wird auf Fig. 8 Bezug genommen; das Speicherfeld MA1 ist in der sogenannten 1/2-Raster-Zellenanordnung angeordnet und weist eine Mehrzahl (16 in der Figur) von Bitleitungen BL und /BL und Paare MCP von Speicherzellen auf, die periodisch am Schnitt punkt zweier Wortleitungen WL und einer Bitleitung BL oder /BL angeordnet sind. Die Leseverstärkerbänder SA1 und SA2 sind je weils mit einer Mehrzahl (vier in der Figur) von Leseverstärker + Eingangs/Ausgangssteuerschaltungen 15 versehen.

Das Paar MCP von Speicherzellen weist eine Speicherzelle MC, die mit einer Wortleitung WL von zwei Wortleitungen WL und mit der Bitleitung BL verbunden ist, und eine Speicherzelle MC, die mit der anderen Wortleitung WL und mit der Bitleitung BL ver bunden ist, auf, wie in Fig. 9A gezeigt ist. Die Speicherzelle MC weist einen n-Kanal-MOS-Transistor 20 für den Zugriff und einen Kondensator 21 für das Speichern von Information auf.

Das Paar MCP von Speicherzellen ist praktisch auf einer Ober fläche eines p-Siliziumsubstrats 22 gebildet, wie in Fig. 9b gezeigt ist. Eine Gateelektrode oder Wortleitung WL ist auf ei ner Oberfläche des p-Siliziumsubstrats 22 mit einer (nicht ge zeigten) Gateoxidschicht dazwischen gebildet und n⁺-Source/Drain-Be reiche 23a, 23b und 23c sind in der Oberfläche des Si liziumsubstrats 22 auf einer Seite von jeder der zwei Wortlei tungen WL, wie auch zwischen den beiden Wortleitungen WL gebil det, um zwei n-Kanal-MOS-Transistoren 20 zu bilden. Der gemein same Source/Drain-Bereich 23c der zwei n-Kanal-MOS-Transistoren 20 ist mit der Bitleitung BL verbunden und eine leitende Schicht 24, eine dielektrische Schicht 25 und eine leitende Schicht 26 sind auf der Oberfläche von jedem der Source/Drain-Be reiche 23a und 23b abgeschieden, um den Kondensator 21 der Speicherzelle MC zu bilden. Die leitende Schicht 24 dient als eine Elektrode des Kondensators 21 oder als ein Speicherknoten SN, und die leitende Schicht 26 dient als die andere Elektrode des Kondensators 21 zum Empfangen eines Zellenpotentials Vcp.

Eine ungeradzahlige Bitleitung BL und eine geradzahlige Bitlei tung /BL, die einander benachbart angeordnet sind, bilden ein Paar von Bitleitungen BL und /BL. Ein Paar MCP von Speicherzel len ist am Schnittpunkt einer ungeradzahligen Bitleitung BL und einer (4m+1)-ten und einer (4m+2)-ten Wortleitung WL angeord net, wobei m eine ganze Zahl repräsentiert, die gleich oder größer ist als null. Ein Paar MCP von Speicherzellen ist am Schnittpunkt einer geradzahligen Bitleitung /BL und einer (4m+3)-ten und einer (4m+4)-ten Wortleitung WL angeordnet.

Paare von Bitleitungen BL und /BL, die aus einer (4n+1)-ten Bitleitung und einer (4n+2)-ten Bitleitung angeordnet sind, sind mit ihrer entsprechenden Leseverstärker + Ein gangs-/Ausgangssteuerschaltung 15 im Leseverstärkerband SA1 verbun den, wobei n eine ganze Zahl repräsentiert, die gleich oder größer ist als null. Paare von Bitleitungen BL und /BL, die aus einer (4n+3)-ten Bitleitung und einer (4n+4)-ten Bitleitung an geordnet sind, sind mit ihrer entsprechenden Leseverstärker + Eingangs-/Ausgangssteuerschaltung 15 im Leseverstärkerband SA2 verbunden. Jede Leseverstärker + Eingangs-/Ausgangssteuerschal tung 15 in den Leseverstärkerbändern SA1 und SA2 empfängt ein Vorladepotential VBL (= Vcc/2).

Die Leseverstärker + Eingangs-/Ausgangssteuerschaltung 15 im Leseverstärkerband SA2 weist Übertragungsgatter 30 und 34, ein Spaltenauswahlgatter 31, einen Leseverstärker 32 und einen Aus gleichsschaltkreis 33 auf, wie in Fig. 10 gezeigt ist.

Das Übertragungsgatter 30 weist n-Kanal-MOS-Transistoren 41 und 42 auf. Die n-Kanal-MOS-Transistoren 41 und 42 sind zwischen Eingangs/Ausgangsknoten N1 und N2 der Leseverstärker + Ein gangs-/Ausgangssteuerschaltung 15 bzw. einem entsprechendem Paar von Bitleitungen BL und /BL des Speicherfeldes MA2 verbun den, und die Gates der n-Kanal-MOS-Transistoren 41 und 42 emp fangen ein Speicherfeldauswahlsignal BLIR.

Das Übertragungsgatter 34 weist n-Kanal-MOS-Transistoren 52 und 53 auf. Die n-Kanal-MOS-Transistoren 52 und 53 sind zwischen den Eingangs/Ausgangsknoten N1 und N2 bzw. einem entsprechenden Paar von Bitleitungen BL und /BL des Speicherfeldes MA1 verbun den, und die Gates der n-Kanal-MOS-Transistoren 52 und 53 emp fangen ein Speicherfeldauswahlsignal BLIL. Die Leseverstärker + Eingangs-/Ausgangssteuerschaltung 15 im Leseverstärkerband SA2 wird gemeinsam von zwei Speicherfeldern MA1 und MA2 benutzt, welche auf den beiden Seiten der Leseverstärker + Eingangs-/Aus gangssteuerschaltung 15 angeordnet sind. Wenn das Speicher feld MA1 ausgewählt wird, erreicht das Signal BLIR einen L-Pegel und das Übertragungsgatter 30 wird geschlossen. Wenn das Speicherfeld MA2 ausgewählt wird, erreicht das Signal BLIL ei nen L-Pegel und das Übertragungsgatter 34 wird geschlossen.

Das Spaltenauswahlgatter 31 weist n-Kanal-MOS-Transistoren 43 und 44 auf, die zwischen den Eingangs/Ausgangsknoten N1 und N2 bzw. den Signaleingangs/Ausgangsleitungen IO und /IO verbunden sind. Die Gates der n-Kanal-MOS-Transistoren 43 und 44 sind mit dem Spaltendekoder 12 über die Spaltenauswahlleitung CSL ver bunden. Wenn der Spaltendekoder 12 bewirkt, daß die Spaltenaus wahlleitung CSL auf einen H-Pegel als den Auswahl-Pegel an steigt, werden die n-Kanal-MOS-Transistoren 43 und 44 ange schaltet und die Eingangs/Ausgangsknoten N1 und N2, das heißt, das Paar von Bitleitungen BL und /BL des Speicherfeldes MA1 oder MA2 werden mit dem Paar von Datensignaleingangs/Ausgangs leitungen IO und /IO verbunden.

Der Leseverstärker 32 weist p-Kanal-MOS-Transistoren 45 und 46 auf, die zwischen den Eingangs/Ausgangsknoten N1 und N2 bzw. einem Knoten N3 verbunden sind, und weist außerdem n-Kanal-MOS-Tran sistoren 47 und 48 auf, die zwischen den Eingangs/Ausgangs knoten N1 und N2 bzw. einem Knoten N4 verbunden sind. Die Gates der MOS-Transistoren 45 und 47 sind beide mit dem Knoten N2 verbunden und die Gates der MOS-Transistoren 46 und 48 sind beide mit dem Knoten N1 verbunden. Die Knoten N3 und N4 empfan gen die Leseverstärkeraktivierungssignale SE bzw. /SE. Wenn die Leseverstärkeraktivierungssignale SE und /SE einen H-Pegel bzw. einen L-Pegel erreichen, verstärkt der Leseverstärker 32 eine geringfügige Potentialdifferenz zwischen den Knoten N1 und N2, das heißt zwischen gepaarten Bitleitungen BL und /BL des Spei cherfeldes MA1 oder MA2 zu der Versorgungsspannung Vcc.

Der Ausgleichsschaltkreis 33 weist einen n-Kanal-MOS-Transistor 49, der zwischen den Eingangs/Ausgangsknoten N1 und N2 verbun den ist, und n-Kanal-MOS-Transistoren 50 und 51, die zwischen den Eingangs/Ausgangsknoten N1 und N2 bzw. einen Knoten N6 ver bunden sind, auf. Die Gates der n-Kanal-MOS-Transistoren 49 bis 51 sind alle mit dem Knoten N5 verbunden. Der Knoten N5 emp fängt ein Bitleitungs-Ausgleichssignal BLEQ, und der Knoten N6 empfängt das Vorladepotential VBL (Vcc/2). Wenn das Bitlei tungsausgleichssignal BLEQ einen aktiven H-Pegel erreicht, gleicht der Ausgleichsschaltkreis 33 die Potentiale der Knoten N1 und N2 aus, das heißt, die Potentiale der Bitleitung BL und /BL des Speicherfeldes MA1 oder MA2 mit dem Vorladepotential VBL. Es wird darauf hingewiesen, daß die Signale BLIR, BLIL, SE, /SE und BLEQ und das Vorladepotential VBL von einer Schal tung im in Fig. 7 gezeigten Peripherie-Schaltungsbereich 13 geliefert werden.

Die anderen Speicherfelder MA2-MA16 und die Leseverstärkerbän der SA3-SA17 haben auch dieselbe Struktur.

Ein Betrieb des in den Fig. 7-10 gezeigten DRAM wird nun kurz beschrieben. Im Bereitschaftszustand erreichen alle Signa le BLIR, BLIL und BLEQ einen H-Pegel, die Signale SE und /SE erreichen beide einen Zwischenpegel (Vcc/2) und die Potentiale der Bitleitungen BL und /BL werden mit dem Vorladepotential VBL aufgeladen. Die Wortleitung WL und die Spaltenauswahlleitung CSL erreichen jede einen L-Pegel als den Nicht-Auswahl-Pegel.

Im Schreibmodus fällt das Bitleitungs-Ausgleichssignal BLEQ an fänglich auf einen L-Pegel, um den Ausgleich zwischen den Bit leitungen BL und /BL anzuhalten. Dann wählt, als Antwort auf ein Zeilenadreßsignal, der Zeilendekoder 11 zum Beispiel das Speicherfeld MA1 aus und setzt die Signale BLIR und BLIL auf L- bzw. H-Pegel zum Verbinden des Speicherfeldes MA1 mit den Lese verstärkerbändern SA1 und SA2. Ferner bewirkt der Zeilendekoder 11, daß die Wortleitung WL der Zeile, die dem Zeilenadreßsignal entspricht, auf einen H-Pegel als den Auswahl-Pegel ansteigt und die n-Kanal-MOS-Transistoren 20 der Speicherzellen MC der Zeile anschaltet.

Dann bewirkt der Spaltendekoder 12, daß die Spaltenauswahllei tung CSL für die Spalte, die einem Spaltenadreßsignal ent spricht, auf einen aktiven H-Pegel ansteigt und das Spaltenaus wahlgatter 31 anschaltet. Außen angelegte Schreibdaten werden an das Paar der Bitleitung BL und /BL der ausgewählten Spalte über das Paar von Dateneingangs/Ausgangsleitungen IO und /IO geliefert. Die Schreibdaten werden als eine Potentialdifferenz zwischen den Bitleitungen BL und /BL geliefert. Der Kondensator 21 der ausgewählten Speicherzelle MC speichert in sich den Be trag einer elektrischen Ladung, der dem Potential der Bitlei tung BL oder /BL entspricht.

Im Lesemodus fällt das Bitleitungs-Ausgleichssignal BLEQ an fänglich auf einen L-Pegel und der Ausgleich zwischen den Bit leitungen BL und /BL wird angehalten. Wie im Schreibmodus wählt der Zeilendekoder 21 zum Beispiel das Speicherfeld MA1 aus und verbindet das Speicherfeld MA1 mit den Leseverstärkerbändern SA1 und SA2 und bewirkt auch, daß die Wortleitung WL der Zeile, die einem Zeilenadreßsignal entspricht, auf einen H-Pegel als den Auswahl-Pegel ansteigt. Die Potentiale der Bitleitungen BL und /BL verändern sich geringfügig, abhängig von dem Betrag der elektrischen Ladung, die im Kondensator 21 der aktiven Spei cherzelle MC gespeichert ist.

Dann erreichen die Leseverstärkeraktivierungssignale SE und /SE H- bzw. L-Pegel zum Aktivieren des Leseverstärkers 32. Wenn das Potential der Bitleitung BL geringfügig höher ist als das der Bitleitung /BL, sind die Widerstandswerte der MOS-Transistoren 45 bzw. 48 kleiner als diejenigen der MOS-Transistoren 46 bzw. 47 und das Potential der Bitleitung BL wird auf einen H-Pegel gesteigert und das Potential der Bitleitung /BL wird auf einen L-Pegel verringert. Wenn das Potential der Bitleitung /BL ge ringfügig höher ist als das der Bitleitung BL, sind die Wider standswerte der MOS-Transistoren 46 bzw. 47 kleiner als dieje nigen der MOS-Transistoren 45 bzw. 48 und das Potential der Bitleitung /BL wird auf einen H-Pegel gesteigert und das Poten tial der Bitleitung BL wird auf einen L-Pegel verringert.

Dann bewirkt der Spaltendekoder 12, daß die Spaltenauswahllei tung CSL der Spalte, die einem Spaltenadreßsignal entspricht, auf einen H-Pegel als den Auswahl-Pegel ansteigt zum Anschalten des Spaltenauswahlgatters 31 der Spalte. Die Daten des Paares von Bitleitungen BL und /BL der ausgewählten Spalte werden nach außen über das Spaltenauswahlgatter 31 und dem Paar von Daten signaleingangs/Ausgangsleitungen IO und /IO ausgegeben.

Fig. 11 zeigt den Hauptabschnitt eines anderen bei der Anmelde rin vorhandenen DRAM im Vergleich zu demjenigen, der in Fig. 8 gezeigt ist. Der in Fig. 11 gezeigte DRAM ist in einer soge nannten 1/4-Raster-Zellenanordnung angeordnet.

Insbesondere bilden die (4n+1)-ten und (4n+3)-ten Bitleitungen ein Paar von Bitleitungen BL und /BL und die (4n+2)-ten und (4n+4)-ten Bitleitungen bilden ein Paar von Bitleitungen BL und /BL. Ein Paar MCP von Speicherzellen ist am Schnittpunkt einer (4n+1)-ten Bitleitung und einer (4m+1)-ten und einer (4m+2)-ten Wortleitung angeordnet. Ein Paar MCP von Speicherzellen ist am Schnittpunkt einer (4n+2)-ten Bitleitung und einer (4m+2)-ten und einer (4m+3)-ten Wortleitung angeordnet. Ein Paar MCP von Speicherzellen ist am Schnittpunkt einer (4n+3)-ten Bitleitung und einer (4m+3)-ten und einer (4m+4)-ten Wortleitung angeord net. Ein Paar MCP von Speicherzellen ist am Schnittpunkt einer (4n+4)-ten Bitleitung und einer (4m+4)-ten und einer (4m+5)-ten Wortleitung angeordnet.

Jedes ungeradzahlige Paar von Bitleitungen BL und /BL, die aus einer (4n+1)-ten und einer (4n+3)-ten Bitleitung gebildet sind, sind mit der Leseverstärker + Eingangs-/Ausgangssteuerschaltung 15 im Leseverstärkerband SA1 verbunden. Jedes geradzahlige Paar von Bitleitungen BL und /BL, die aus einer (4n+2)-ten und einer (4n+4)-ten Bitleitung gebildet ist, ist mit der Leseverstärker + Eingangs-/Ausgangssteuerschaltung 15 im Leseverstärkerband SA2 verbunden.

Der Rest der Anordnung und des Betriebes des DRAM ist derselbe wie beim in den Fig. 7 bis 10 gezeigten DRAM und deshalb wird eine Beschreibung davon nicht wiederholt.

Eine 1/4-Raster-Zellenanordnung ist darin vorteilhafter als die 1/2-Raster-Zellenanordnung, daß der in Querrichtung verlängerte Kondensator 21 der Speicherzelle MC um 90° gedreht und als ein in Längsrichtung länglicher Kondensator angeordnet werden kann, wie in Fig. 12 gezeigt ist.

Um die Zuverlässigkeit eines derartigen DRAM zu sichern, wurde bisher ein dynamisches Einbrenntesten allgemein ausgeführt durch dynamisches Betreiben jeden Chips für eine längere Zeit periode (normalerweise mehrere zehn Stunden) unter einer Tempe ratur- und Spannungsbelastungsbedingung, die höher ist als die normale Betriebsbedingung, um die Erzeugung von anfänglichen Fehlern zu beschleunigen zum Aussortieren irgendwelcher Chips, die möglicherweise anfängliche Fehler im Markt verursachen, und zum Verhindern des Auslieferns derartiger Chips an den Markt auf diese Weise.

Im bisherigen Einbrenntesten werden eine Wortleitung WL und ei ne Spaltenauswahlleitung CSL, die durch dicke durchgezogene Li nien dargestellt sind, vom Zeilendekoder 11 und vom Spaltende koder 12 ausgewählt, um eine Speicherzelle MC, die durch einen Kreis bezeichnet ist, auszuwählen, wie in Fig. 13 gezeigt ist. In diesem Einbrenntesten ist, während eine Belastung durch das elektrische Feld zwischen einer durch den Zeilendekoder 11 aus gewählten Wortleitung WL und einer dazu benachbarten Wortlei tung WL angelegt ist, der Beschleunigungseffekt klein, da die Wortleitungen einzeln ausgewählt werden.

Daher wurde ein Verfahren vorgeschlagen, daß den Beschleuni gungseffekt durch gleichzeitiges Auswählen ungeradzahliger Wortleitungen WL1, WL3, . . . oder geradzahliger Wortleitungen WL2, WL4, . . . verstärkt. Die Fig. 14 und 15 sind Block schaltbilder, die Hauptabschnitte eines DRAM zeigen, der fähig ist, ein derartiges Testverfahren auszuführen.

Es wird auf die Fig. 14 und 15 Bezug genommen; der Zeilende koder 11 des DRAM weist Worttreiber WD1, WD2, . . . auf, die ent sprechend für die Wortleitungen WL1, WL2, . . . vorgesehen sind. Jeder Worttreiber WD1, WD2, . . . ist aus einem Inverter gebil det, der interne Signale V1, V2, . . . invertiert, verstärkt und entsprechend an die Wortleitungen WL1, WL2, . . . liefert.

Insbesondere weist jeder ungeradzahlige Worttreiber WD1, WD3 . . . einen p-Kanal-MOS-Transistor 61 und einen n-Kanal-MOS-Tran sistor 62 auf. Der p-Kanal-MOS-Transistor 61 ist zwischen einer Leitung für ein Stromversorgungspotential Vcc und einer zugehörigen Wortleitung (z. B. WL1) verbunden, und empfängt an seinem Gate ein zugehöriges internes Signal (z. B. V1). Der n-Kanal-MOS-Transistor 62 ist zwischen einer Leitung für ein Stromversorgungspotential VA und einer zugehörigen Wortleitung (WL1 in diesem Beispiel) verbunden, und sein Gate empfängt ein zugehöriges internes Signal (V1 in diesem Beispiel).

Jeder geradzahlige Worttreiber WD2, WD4, . . . weist einen p-Kanal-MOS-Transistor 63 und einen n-Kanal-MOS-Transistor 64 auf. Der p-Kanal-MOS-Transistor 63 ist zwischen einer Leitung für das Stromversorgungspotential Vcc und einer zugehörigen Wortleitung (z. B. WL2) verbunden, und sein Gate empfängt ein zugehöriges internes Signal (z. B. V2). Der n-Kanal-MOS-Tran sistor 64 ist zwischen einer Leitung für ein Stromversor gungspotential VB und einer zugehörigen Wortleitung (WL2 in diesem Beispiel) verbunden, und sein Gate empfängt ein zugehö riges internes Signal (V2 in diesem Beispiel).

Die Stromversorgungspotentiale VA und VB werden in einer VA-Erzeugungsschaltung 65 bzw. einer VB-Erzeugungsschaltung 66 er zeugt. Wenn ein Einbrenntestsignal BI1 einen aktiven H-Pegel erreicht, gibt die VA-Erzeugungsschaltung 65 einen H-Pegel aus (Stromversorgungspotential Vcc). Wenn das Einbrenntestsignal BI1 einen inaktiven L-Pegel erreicht, gibt die VA-Erzeugungs schaltung 65 einen L-Pegel aus (ein Massenpotential GND). Wenn ein Einbrenntestsignal BI2 einen aktiven H-Pegel erreicht, gibt die VB-Erzeugungsschaltung 66 einen H-Pegel aus. Wenn das Ein brenntestsignal B12 einen inaktiven L-Pegel erreicht, gibt die VB-Erzeugungsschaltung 66 einen L-Pegel aus.

Ein Betrieb des in den Fig. 14 und 15 gezeigten DRAM wird nun kurz beschrieben.

Wie in den Fig. 16A-16E gezeigt ist, erreichen im Bereit schaftszustand beide Einbrenntestsignale BI1 und BI2 einen in aktiven L-Pegel und die Stromversorgungspotentiale VA und VB erreichen beide das Massenpotential GND. Ferner erreichen alle internen Signale V1, V2, . . . einen H-Pegel und alle Wortleitun gen WL1, WL2, . . . erreichen das Massenpotential GND.

Im Einbrenntesten erreicht nur das Einbrenntestsignal BI1 der Einbrenntestsignale BI1 und BI2 einen aktiven H-Pegel und nur das Stromversorgungspotential VA der Stromversorgungspotentiale VA und VB erreicht einen H-Pegel. Daher erreichen die ungerad zahligen Wortleitungen WL1, WL3, . . . einen H-Pegel und die ge radzahligen Wortleitungen WL2, WL4, . . . erreichen einen L-Pegel, und daher ist die Belastung durch das elektrische Feld gleichzeitig zwischen den Wortleitungen und denjenigen, die da zu benachbart sind, angelegt.

Dann erreicht nur das Einbrenntestsignal BI2 der Einbrenntest signale BI1 und BI2 einen aktiven H-Pegel und nur das Stromver sorgungspotential VB der Stromversorgungspotentiale VA und VB erreicht einen H-Pegel. Daher erreichen die geradzahligen Wort leitungen WL2, WL4, . . . einen H-Pegel und die ungeradzahligen Wortleitungen WL1, WL3, . . . erreichen einen L-Pegel, und daher ist die Belastung durch das elektrische Feld in der umgekehrten Richtung gleichzeitig zwischen den Wortleitungen und denjeni gen, die dazu benachbart sind, angelegt.

Der Beschleunigungseffekt des Einbrenntestens ist jedoch nicht zufriedenstellend.

Deshalb ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung anzugeben, die fähig ist, anfäng liche Fehler im Einbrenntesten ausreichend zu beschleunigen.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrich tung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Die vorliegende Erfindung wird kurz beschrieben; ein erster Bitleitungspotential-Eingabeknoten eines ersten Ausgleichs schaltkreises, der für jedes ungeradzahlige Paar von Bitleitun gen vorgesehen ist, ist getrennt von einem zweiten Bitleitungs potential-Eingabeknoten eines zweiten Ausgleichsschaltkreises, der für jedes geradzahlige Paar von Bitleitungen vorgesehen ist, vorgesehen, und der erste und der zweite Knoten empfangen erste bzw. zweite Testpotentiale im Testmodus über eine erste Potential-Versorgungsschaltung. Daher kann die Belastung durch das elektrische Feld gleichzeitig zwischen Paaren von Bitlei tungen und den dazu benachbarten Paaren angelegt werden und die Erzeugung anfänglicher Fehler in einer Halbleiterspeicherein richtung kann ausreichend beschleunigt werden. Dies erlaubt ei ne effiziente Eliminierung von Halbleiterspeichereinrichtungen, die anfängliche Fehler verursachen, und sichert daher die Zu verlässigkeit von Halbleiterspeichereinrichtungen.

Das Speicherfeld ist vorzugsweise in einer 1/2-Raster-Zellen anordnung aufgebaut. In diesem Beispiel kann die Belastung durch das elektrische Feld zwischen einer (2n+2)-ten Bitleitung und einer (2n+3)-ten Bitleitung angelegt werden.

Weiter vorzugsweise ist das Speicherfeld in einer 1/4-Raster-Zellen anordnung aufgebaut. In diesem Beispiel kann die Bela stung durch das elektrische Feld zwischen benachbarten Bitlei tungen angelegt werden.

Weiter vorzugsweise weist die erste Potential-Versorgungsschal tung eine erste und eine zweite Anschlußfläche zum Empfangen des ersten bzw. zweiten Testpotentials und eine Schaltvorrich tung zum Verbinden des ersten und zweiten Knotens mit der er sten bzw. zweiten Anschlußfläche im Testmodus auf. In diesem Beispiel kann ein beliebiges Testpotential einfach angelegt werden.

Weiter vorzugsweise ist das erste und zweite Testpotential ein Stromversorgungspotential bzw. ein Massenpotential, und die er ste Potential-Versorgungsschaltung weist eine erste Schaltvor richtung zum selektiven Anlegen des Stromversorgungspotentials oder des Massenpotentials an den ersten Knoten im Testmodus und eine zweite Schaltvorrichtung zum selektiven Anlegen des Strom versorgungspotentials oder des Massenpotentials an den zweiten Knoten in dem Testmodus auf. In diesem Beispiel müssen das Stromversorgungspotential und das Massenpotential nur an die Halbleiterspeichereinrichtung angelegt werden, und das erste und zweite Testpotential muß nicht weiter angelegt werden.

Weiter vorzugsweise sind ein erster Worttreiber, der für eine ungeradzahlige Wortleitung zum Verbindung der entsprechenden Wortleitung mit einem dritten Knoten im Testmodus vorgesehen ist, ein zweiter Worttreiber, der für jede geradzahlige Wort leitung zum Verbinden der entsprechenden Wortleitung mit einem vierten Knoten im Testmodus vorgesehen ist, und eine zweite Po tential-Versorgungsschaltung zum Versorgen eines dritten und vierten Knotens mit einem Auswahlpotential und des anderen des dritten und vierten Knotens mit einem Nichtauswahlpotential in dem Testmodus vorgesehen. In diesem Beispiel kann das erste Testpotential in eine der zwei benachbarten Speicherzellen ge schrieben werden und das zweite Testpotential kann in die ande re der zwei benachbarten Speicherzellen geschrieben werden, und die Belastung durch das elektrische Feld kann daher zwischen zwei benachbarten Speicherzellen angelegt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen der Erfin dung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, das die Anordnung eines Speicherfeldes MA1 und von Lesever stärkerbändern SA1 und SA2 eines DRAM ge mäß einer ersten Ausführungsform der vor liegenden Erfindung zeigt;

Fig. 2 ein Blockschaltbild, das die Anordnung einer Schaltung zum Versorgen der in Fig. 1 gezeigten Leseverstärkerbänder SA1 und SA2 mit Bitleitungspotentialen VBL1 und VBL2 zeigt;

Fig. 3 ein Blockschaltbild, das die Anordnung einer Schaltung zum Versorgen mit Bitlei tungspotentialen VBL1 und VBL2 in einem DRAM gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 4 ein Blockschaltbild zum Veranschaulichen einer Anordnung und eines Betriebs eines Speicherfeldes MA1 und der Leseverstär kerbänder SA1 und SA2 in einem DRAM gemäß einer dritten Ausführungsform der vorlie genden Erfindung;

Fig. 5 ein Blockschaltbild zum Veranschaulichen eines anderen Betriebes des Speicherfel des MA1 und der Leseverstärkerbänder SA1 und SA2, die in Fig. 4 gezeigt sind;

Fig. 6 ein Blockschaltbild zum Veranschaulichen eines weiteren anderen Betriebes des Speicherfeldes MA1 und der Leseverstär kerbänder SA1 und SA2, die in Fig. 4 ge zeigt sind;

Fig. 7 eine bei der Anmelderin vorhandenen Chip anordnung eines DRAM;

Fig. 8 ein Blockschaltbild, das die Anordnung des Speicherfeldes MA1 und der Lesever stärkerbänder SA1 und SA2 des in Fig. 7 gezeigten DRAM zeigen;

Fig. 9A und 9B eine Anordnung eines Paares MCP von in Fig. 8 gezeigten Speicherzellen;

Fig. 10 ein Schaltbild, das eine Anordnung einer in Fig. 8 gezeigten Leseverstärker + Ein gangs-/Ausgangssteuerschaltung 15 zeigt;

Fig. 11 ein Blockschaltbild, das eine andere, bei der Anmelderin vorhandenen Anordnung des Speicherfeldes MA1 und der Leseverstär kerbänder SA1 und SA2 eines DRAM zeigt;

Fig. 12 ein Blockschaltbild, das ein verbessertes Beispiel des in Fig. 11 gezeigten DRAM zeigt;

Fig. 13 eine Figur zum Veranschaulichen eines bei der Anmelderin vorhandenen DRAM-Ein brenntestverfahrens und eines zugehö rigen Nachteiles;

Fig. 14 ein Schaltbild zum Veranschaulichen eines anderen, bei der Anmelderin vorhandenen Einbrenntestverfahrens;

Fig. 15A und 15B Blockdarstellungen zum Veranschaulichen von Stromversorgungspotentialen VA und VB, die in Fig. 14 gezeigt sind;

Fig. 16A-16E eine Zeitdarstellung zum Veranschaulichen eines Betriebs der in Fig. 14, 15A und 15B gezeigten Schaltungen.

Erste Ausführungsform

Fig. 1 zeigt eine Anordnung eines Hauptabschnittes eines DRAM gemäß einer ersten Ausführungsform der vorliegenden Erfindung im Vergleich zu derjenigen, die in Fig. 8 gezeigt ist.

Es wird auf Fig. 1 Bezug genommen; der DRAM unterscheidet sich von bei der Anmelderin vorhandenen DRAMs darin, daß ein Knoten N6 (gezeigt in Fig. 8) eines Ausgleichsschaltkreises 33 unge radzahliger Leseverstärkerbänder SA1, SA3, . . . getrennt vom Knoten N6 eines Ausgleichsschaltkreises 33 geradzahliger Lese verstärkerbänder SA2, SA4, . . . vorgesehen ist, und daß sie ver schiedene Bitleitungspotentiale VBL1 bzw. VBL2 empfangen kön nen.

Wie in Fig. 2 gezeigt ist, ist der Knoten N6 des Ausgleichs schaltkreises 33 der ungeradzahligen Leseverstärkerbänder SA1, SA3, . . . mit einem Ausgangsknoten 5a einer Zwischenpotential-Er zeugungsschaltung 5 über einen n-Kanal-MOS-Transistor 1 und auch mit einer Anschlußfläche P1 über einen n-Kanal-MOS-Tran sistor 3 verbunden. Der Knoten N6 des Ausgleichsschaltkrei ses 33 der geradzahligen Leseverstärkerbänder SA2, SA4, . . . ist mit dem Ausgangsknoten 5a der Zwischenpotential-Erzeugungs schaltung 5 über einen n-Kanal-MOS-Transistor 2 und auch mit einer Anschlußfläche P2 über einen n-Kanal-MOS-Transistor 4 verbunden. Die Zwischenpotential-Erzeugungsschaltung 5 empfängt das Stromversorgungspotential Vcc und das Massenpotential GND und gibt ein Zwischenpotential (Vorladepotential) Vcc/2 dazwi schen aus. Die Gates der n-Kanal-MOS-Transistoren 1 und 2 emp fangen ein Normalbetriebssignal ϕN, und die Gates der n-Ka nal-MOS-Transistoren 3 und 4 empfangen ein Testsignal TE.

Ein Betrieb des DRAM wird nun kurz beschrieben. Im Normalmodus des Betriebs erreicht das Normalbetriebssignal ϕN einen aktiven H-Pegel zum Anschalten der n-Kanal-MOS-Transistoren 1 und 2 und das Testsignal TE erreicht einen inaktiven L-Pegel zum Abschal ten der n-Kanal-MOS-Transistoren 3 und 4. Daher sind der Knoten N6 des Ausgleichsschaltkreises 33 der ungeradzahligen Lesever stärkerbänder SA1, SA3, . . . und der Knoten N6 des Ausgleichs schaltkreises 33 der geradzahligen Leseverstärkerbänder SA2, SA4, . . . beide mit dem Ausgangsknoten 5a der Zwischenpotential-Er zeugungsschaltung 5 verbunden und empfangen das Vorladepoten tial Vcc/2. Der Betrieb im Normalmodus des Betriebs wird wie in dem bei der Anmelderin vorhandenen DRAM ausgeführt.

In dem Einbrenntesten erreicht das Normalbetriebssignal ϕN ei nen inaktiven L-Pegel zum Ausschalten der n-Kanal-MOS-Tran sistoren 1 und 2 und das Testsignal TE erreicht einen akti ven H-Pegel zum Anschalten der n-Kanal-MOS-Transistoren 3 und 4. Daher wird der Knoten des Ausgleichsschaltkreises 33 der un geradzahligen Leseverstärkerbänder SA1, SA3, . . . mit der An schlußfläche P1 verbunden und der Knoten N6 des Ausgleichs schaltkreises 33 der geradzahligen Leseverstärkerbänder SA2, SA4, . . . ist mit der Anschlußfläche P2 verbunden. Dann empfängt der Knoten N6 des Ausgleichsschaltkreises 33 der ungeradzahli gen Leseverstärkerbänder SA1, SA3, . . . von außen einen H-Pegel (z. B. 5 V, wenn das Stromversorgungspotential Vcc 3,3 V ist) über die Anschlußfläche P1, und der Knoten N6 des Ausgleichsschalt kreises 33 der geradzahligen Leseverstärkerbänder SA2, SA4, . . . empfängt von außen einen L-Pegel (0 V) von der Anschlußfläche P2.

Daher sind die Potentiale der in Fig. 1 gezeigten Bitleitungen entsprechend 5 V, 5 V, 0 V, 0 V, 5 V, 5 V, 0 V, 0 V, . . ., und die Bela stung durch das elektrische Feld ist gleichzeitig zwischen den (2n+2)-ten Bitleitungen /BL und den (2n+3)-ten Bitleitungen BL angelegt. Ferner können die Anschlußflächen P1 und P2 einen L-Pegel bzw. einen H-Pegel empfangen zum Anlegen der Belastung durch das elektrische Feld in der invertierten Richtung.

Ferner können die Bitleitungspotentiale VBL1 und VBL2 beide auf einen H-Pegel gesetzt werden zum Auswählen der ungeradzahligen Wortleitungen WL1, WL3, . . . und die Bitleitungspotentiale VBL1 und VBL2 können beide auf einen L-Pegel gesetzt werden zum Aus wählen der geradzahligen Wortleitungen WL2, WL4, . . ., so daß ein H-Pegel in einen Speicherknoten SN der schraffierten Spei cherzellen MC in Fig. 1 geschrieben wird und ein L-Pegel kann in den Speicherknoten SN der anderen Speicherzellen geschrieben werden. Wie in Fig. 1 gezeigt ist, bilden die Speicherzellen MC, in die ein H-Pegel geschrieben ist, und die Speicherzellen MC, in die ein L-Pegel geschrieben ist, ein gestaffeltes Mu ster.

Gemäß dieses Verfahrens kann die Belastung durch das elektri sche Feld zwischen benachbarten Speicherzellen MC angelegt wer den. Ferner kann, wenn die Bitleitungspotentiale VBL1 und VBL2 beide auf einen L-Pegel gesetzt sind zum Auswählen ungeradzah liger Wortleitungen WL1, WL3, . . . und die Bitleitungspotentiale VBL1 und VBL2 beide auf einen H-Pegel gesetzt sind zum Auswäh len geradzahliger Wortleitungen WL2, WL4, . . ., die Richtung der Belastung durch das elektrische Feld invertiert werden.

In der vorliegenden Ausführungsform können zwei benachbarte Paare von Bitleitungen verschiedene Bitleitungspotentiale VBL1 bzw. VBL2 empfangen, so daß die anfänglichen Fehler der DRAM-Chips ausreichend beschleunigt werden unter Verwendung des zu vor genannten Verfahrens. Dies sondert defekte DRAM-Chips auf effiziente Weise aus und sichert daher die Zuverlässigkeit der DRAM-Chips.

Es ist überflüssig festzustellen, daß die n-Kanal-MOS-Tran sistoren 1 bis 4, die zum Verbinden zwischen dem Ausgangs knoten 5a der Zwischenpotential-Erzeugungsschaltung 5 und den Anschlußflächen P1 und P2 verwendet werden, und der Knoten N6 des Ausgleichsschaltkreises 33 durch p-Kanal-MOS-Transistoren ersetzt werden können. Es wird jedoch darauf hingewiesen, daß die invertierten Versionen der Signale TE und ϕN in die Gates der p-Kanal-MOS-Transistoren eingegeben werden müssen.

Bei n-Kanal-MOS-Transistoren kann, wenn das Stromversorgungspo tential Vcc an die Anschlußflächen P1 und P2 angelegt ist, der Knoten N6 des Ausgleichsschaltkreises 33 nur ein Potential Vcc-Vth empfangen, was ein Potential ist, das um die Schwellenspan nung Vthn eines n-Kanal-MOS-Transistors kleiner ist als die Leistungsversorgungsspannung Vcc. Im Gegensatz dazu kann bei p-Kanal-MOS-Transistoren die Stromversorgungsspannung Vcc, die an die Anschlußflächen P1 und P2 angelegt ist, unverändert zum Knoten N6 des Ausgleichsschaltkreises 33 übermittelt werden.

Im Gegensatz dazu kann der Knoten N6 des Ausgleichsschaltkrei ses 33 das Massenpotential GND, das an die Anschlußflächen P1 und P2 angelegt ist, wenn die n-Kanal-MOS-Transistoren benutzt werden, unverändert empfangen, während der Knoten N6 des Aus gleichsschaltkreises 33 nur ein Potential GND+Vthp empfangen kann, was ein Potential ist, das um eine Schwellenspannung Vthp eines p-Kanal-MOS-Transistors höher ist als das Massenpotential GND, wenn p-Kanal-MOS-Transistoren verwendet werden.

Es ist auch unnötig festzustellen, daß jeder der n-Kanal-MOS-Tran sistoren 1 bis 4 durch ein Übertragungsgatter ersetzt wer den kann, das aus einer parallelen Verbindung von n- und p-Kanal-MOS-Transistoren aufgebaut ist. Es wird jedoch darauf hingewiesen, daß das Gate des n-Kanal-MOS-Transistors des Über tragungsgatters die Signale TE und ϕN empfangen muß und das Ga te des p-Kanal-MOS-Transistors des Übertragungsgatters die in vertierte Version der Signale TE und ϕN empfangen muß. Mit dem Übertragungsgatter können die Stromversorgungsspannung Vcc und das Massenpotential GND, die an die Anschlußflächen P1 und P2 angelegt sind, unverändert zum Knoten N6 des Ausgleichsschalt kreises 32 übermittelt werden.

Zweite Ausführungsform

Fig. 3 ist ein Blockschaltbild, das einen Hauptabschnitt eines DRAMs gemäß einer zweiten Ausführungsform der vorliegenden Er findung zeigt, im Vergleich zu derjenigen, die in Fig. 2 ge zeigt ist.

Es wird auf Fig. 3 Bezug genommen; der DRAM unterscheidet sich von dem DRAM gemäß der ersten Ausführungsform darin, daß die n-Kanal-MOS-Transistoren 3 und 4 und die Anschlußflächen P1 und P2 durch n-Kanal-MOS-Transistoren 6-9 ersetzt sind.

Der n-Kanal-MOS-Transistor 6 ist zwischen einer Leitung für das Stromversorgungspotential Vcc und dem Knoten N6 des Ausgleichs schaltkreises 33 der ungeradzahligen Leseverstärkerbänder SA1, SA3, . . . verbunden, und der n-Kanal-MOS-Transistor 7 ist zwi schen einer Leitung für das Massenpotential GND und dem Knoten N6 des Ausgleichsschaltkreises 33 der ungeradzahligen Lesever stärkerbänder SA1, SA3, . . . verbunden, und die Gates der n-Kanal-MOS-Transistoren 6 und 7 empfangen Testsignale TE1 bzw. TE2.

Der n-Kanal-MOS-Transistor 8 ist zwischen einer Leitung für das Massenpotential GND und dem Knoten N6 des Ausgleichsschaltkrei ses 33 der geradzahligen Leseverstärkerbänder SA2, SA4, . . . verbunden, und der n-Kanal-MOS-Transistor 9 ist zwischen einer Leitung für das Stromversorgungspotential Vcc und dem Knoten N6 des Ausgleichsschaltkreises 33 der geradzahligen Leseverstär kerbänder SA2, SA4, . . . verbunden, und die Gates der n-Ka nal-MOS-Transistoren 8 und 9 empfangen Testsignale TE3 bzw. TE4.

Ein Betrieb des DRAM wird nun kurz beschrieben. Im Normalmodus des Betriebs erreicht das Normalbetriebssignal ϕN einen aktiven H-Pegel zum Anschalten der n-Kanal-MOS-Transistoren 1 und 2 und alle Testsignale TE1 bis TE4 erreichen einen inaktiven L-Pegel zum Ausschalten der n-Kanal-MOS-Transistoren 6 bis 9. Daher sind der Knoten N6 des Ausgleichsschaltkreises 33 der ungerad zahligen Leseverstärkerbänder SA1, SA3, . . . und der Knoten N6 des Ausgleichsschaltkreises 33 der geradzahligen Leseverstär kerbänder SA2, SA4, . . . beide mit dem Ausgangsknoten 5a der Zwischenpotential-Erzeugungsschaltung 5 verbunden und empfangen das Vorladepotential Vcc/2. Der Betrieb im Normalmodus des Be triebs wird wie in dem bei der Anmelderin vorhandenen DRAM aus geführt.

In dem Einbrenntesten erreicht das Normalbetriebssignal ϕN ei nen inaktiven L-Pegel zum Ausschalten der n-Kanal-MOS-Tran sistoren 1 und 2, das Testsignal TE1 oder TE2 erreicht ei nen aktiven H-Pegel zum Anschalten des n-Kanal-MOS-Transistors 6 oder 7, und das Testsignal TE3 oder TE4 erreicht einen akti ven H-Pegel zum Anschalten des n-Kanal-MOS-Transistors 8 oder 9. Daher empfängt der Knoten des Ausgleichsschaltkreises 33 der ungeradzahligen Leseverstärkerbänder SA1, SA3, . . . das Strom versorgungspotential Vcc oder das Massenpotential GND, und der Knoten N6 Ausgleichsschaltkreises 33 der geradzahligen Lesever stärkerbänder SA2, SA4, . . . empfängt das Massenpotential GND oder das Stromversorgungspotential Vcc.

Andere Betriebsarten des DRAM sind denjenigen des DRAM gemäß der ersten Ausführungsform ähnlich und eine zugehörige Be schreibung wird nicht wiederholt.

Die vorliegende Ausführungsform ermöglicht einen Effekt, der demjenigen der ersten Ausführungsform ähnlich ist. Ferner ist das Anlegen der Bitleitungspotentiale VBL1 und VBL2 nicht er forderlich und eine Testeinrichtung kann vereinfacht werden.

Es ist unnötig darauf hinzuweisen, daß in der vorliegenden Aus führungsform außerdem jeder der n-Kanal-MOS-Transistoren 1, 2, 6 bis 9 durch einen p-Kanal-MOS-Transistor oder ein Übertra gungsgatter ersetzt werden kann.

Dritte Ausführungsform

Fig. 4 zeigt einen Hauptabschnitt eines DRAM gemäß einer drit ten Ausführungsform der vorliegenden Erfindung, verglichen mit derjenigen, die in Fig. 1 gezeigt ist.

Der in Fig. 4 gezeigte DRAM unterscheidet sich vom DRAM gemäß der ersten Ausführungsform darin, daß die Speicherfelder MA1, MA2, . . . gemäß der ersten Ausführungsform in einer 1/2-Raster-Zellen anordnung angeordnet sind, während die Speicherfelder MA1, MA2, . . . gemäß der vorliegenden Ausführungsform in einer 1/4-Raster-Zellenanordnung angeordnet sind.

Ein Betrieb des DRAM im Einbrenntesten wird nun kurz beschrie ben. Zuerst wird wie in der ersten Ausführungsform der Aus gleichsschaltkreis 33 der Leseverstärkerbänder SA1, SA2, . . . von der Zwischenpotential-Erzeugungsschaltung 5 getrennt.

Dann empfängt der Knoten N6 des Ausgleichsschaltkreises 33 der ungeradzahligen Leseverstärkerbänder SA1, SA3, . . . von außen einen H-Pegel (z. B. 5 V, wenn das Stromversorgungspotential Vcc 3,3 V beträgt) über die Anschlußfläche P1, und der Knoten N6 des Ausgleichsschaltkreises 33 der geradzahligen Leseverstärkerbän der SA2, SA4, . . . empfängt von außen einen L-Pegel (0 V) über die Anschlußfläche P2.

Daher betragen die Potentiale der in Fig. 4 gezeigten Bitlei tungen BL und /BL entsprechend 5 V, 0 V, 5 V, 0 V, 5 V, 0 V, . . ., und die Belastung durch das elektrische Feld ist gleichzeitig zwi schen allen benachbarten Bitleitungen BL und /BL angelegt. Da her werden die anfänglichen Fehler effektiver beschleunigt als im DRAM gemäß der ersten Ausführungsform, in dem die Belastung durch das elektrische Feld nicht zwischen den Bitleitungen BL und /BL angelegt ist, die ein Paar von Bitleitungen BL und /BL bilden. Es wird darauf hingewiesen, daß die Anschlußflächen P1 und P2 L-Pegel bzw. einen H-Pegel empfangen können zum Anlegen der Belastung durch das elektrische Feld in der invertierten Richtung.

Ferner kann, wie in der Tabelle 1 gezeigt ist, wenn die Bitlei tungspotentiale VBL1 und VBL2 auf H- bzw. L-Pegel gesetzt wer den zum Auswählen der ungeradzahligen Wortleitungen WL1, WL3, . . . und dann auf L- bzw. H-Pegel gesetzt werden zum Auswählen geradzahliger Wortleitungen WL2, WL4, . . ., ein H-Pegel entspre chend in den Speicherknoten SN der in Fig. 4 schraffierten Speicherzellen MC geschrieben werden und ein L-Pegel kann in den Speicherknoten SN der anderen Speicherzellen MC geschrieben werden.

Tabelle 1

Wie aus Fig. 4 ersichtlich ist, bilden die Speicherzellen MC, in die ein H-Pegel geschrieben ist, und die Speicherzellen MC, in die ein L-Pegel geschrieben ist, ein erstes gestaffeltes Mu ster.

In der in Fig. 4 gezeigten Beziehung kann jedoch die Belastung durch das elektrische Feld zwischen jeder Speicherzelle MC und den Speicherzellen, die unmittelbar darüber, darunter, auf der zugehörigen rechten Seiten, auf der zugehörigen linken Seite, auf der zugehörigen oberen rechten Seite und der zugehörigen unteren linken Seite angeordnet sind, angelegt werden, sie kann aber nicht zwischen jeder Speicherzelle MC und den Speicherzel len, die unmittelbar auf der zugehörigen oberen linken Seite und der zugehörigen unteren rechten Seite angeordnet sind, an gelegt werden.

Daher kann, wie in der Tabelle 2 gezeigt ist, wenn die Bitlei tungspotentiale VBL1 und VBL2 beide auf einen H-Pegel gesetzt werden zum Auswählen ungeradzahliger Wortleitungen WL1, WL3, . . . und dann auf einen L-Pegel gesetzt werden zum Auswählen ge radzahliger Wortleitungen WL2, WL4, . . ., ein H-Pegel in den Speicherknoten SN der in Fig. 5 gezeigten schraffierten Spei cherzellen MC geschrieben werden und ein L-Pegel kann in den Speicherknoten SN der anderen Speicherzellen MC geschrieben werden.

Tabelle 2

Wie aus Fig. 4 ersichtlich ist, bilden die Speicherzellen MC, in die ein H-Pegel geschrieben ist, und die Speicherzellen MC, in die ein L-Pegel geschrieben ist, ein zweites gestaffeltes Muster, welches vom ersten gestaffelten Muster verschieden ist. Dies ermöglicht das Anlegen der Belastung durch das elektrische Feld zwischen jeder Speicherzelle MC und den Speicherzellen, die unmittelbar auf der oberen linken Seite und der unteren rechten Seite jeder Speicherzelle angeordnet sind. Es wird dar auf hingewiesen, daß die Pegel der Bitleitungspotentiale VBL1 und VBL2 invertiert werden können zum Anlegen der Belastung durch das elektrische Feld in der invertierten Richtung.

Daten (ein H-Pegel oder ein L-Pegel), die in eine Speicherzelle MC in einem DRAM geschrieben sind, gehen allmählich verloren, wenn die Wortleitung WL auf einen L-Pegel fällt. Daher ist es beim Messen eines leichten Kurzschlusses zwischen den Speicher zellen MC vorzuziehen, daß eine statische Belastung (gleich mäßige Belastung) zwischen den Speicherzellen MC angelegt wird, während die Wortleitungen WL auf einem H-Pegel gehalten werden.

Wenn die Wortleitungen WL auf einen H-Pegel ansteigen und dort gehalten werden in dem in Fig. 4 gezeigten Zustand, werden je doch die ungeradzahligen oder geradzahligen Wortleitungen WL nur auf einem H-Pegel gehalten, und daher kann die statische Belastung nur zwischen jeder Speicherzelle MC und zwei Spei cherzellen MC der sechs Speicherzellen MC, die jeder Speicher zelle MC benachbart sind, angelegt werden. Ferner kann, wenn die Wortleitungen WL auf einen H-Pegel ansteigen und dort ge halten werden in dem in Fig. 5 gezeigten Zustand, die statische Belastung nicht zwischen den Speicherzellen MC angelegt werden, da die ungeradzahligen oder geradzahligen Wortleitungen WL nur auf einem H-Pegel gehalten werden und die Speicherzellen MC, die den auf dem H-Pegel gehaltenen Wortleitungen WL entspre chen, dieselben Daten haben.

Daher werden die Bitleitungspotentiale VBL1 und VBL2 auf H- bzw. L-Pegel gesetzt zum Halten aller Wortleitungen WL auf ei nem H-Pegel, wie in Fig. 6 gezeigt ist.

Wie aus Fig. 6 ersichtlich ist, bilden die Speicherzellen MC, die einen H-Pegel empfangen (d. h. die schraffierten Speicher zellen MC) und die Speicherzellen MC, die einen L-Pegel empfan gen, ein drittes gestaffeltes Muster. Dies ermöglicht das Anle gen einer statischen Belastung zwischen jeder Speicherzelle MC und vier dazu benachbarten Speicherzellen MC. Es wird darauf hingewiesen, daß die Pegel der Bitleitungspotentiale VBL1 und VBL2 invertiert werden können zum Anlegen der statischen Bela stung in der invertierten Richtung.

Die vorliegende Ausführungsform kann wie die erste Ausführungs form die anfänglichen Fehler der DRAM-Chips ausreichend be schleunigen und daher defekte DRAM-Chips auf effiziente Weise aussondern.

Claims

1. Halbleiterspeichereinrichtung mit einem Testmodus, mit:
einem Speicherfeld (MA), das eine Mehrzahl von in einer Matrix angeordneten Speicherzellen (MC), eine für jede Zeile vorgese hene Wortleitung (WL) und ein für jede Spalte vorgesehenes Paar von Bitleitungen (BL, /BL) aufweist;
einem ersten Ausgleichsschaltkreis (15), der für jedes ungerad zahlige Paar von Bitleitungen vorgesehen ist und auf ein Bit leitungsausgleichssignal (BLEQ) reagiert, zum Verbinden eines entsprechenden Paares von Bitleitungen mit einem ersten Knoten (N6);
einem zweiten Ausgleichsschaltkreis (15), der für jedes gerad zahlige Paar von Bitleitungen vorgesehen ist und auf das Bit leitungsausgleichssignal (BLEQ) reagiert, zum Verbinden eines entsprechenden Paares von Bitleitungen mit einem zweiten Knoten (N6); und
einer ersten Potentialversorgungs-Einrichtung (1-5, P1, P2) zum Versorgen des ersten und zweiten Knotens mit einem Vorladepo tential (VBL1, VBL2) in einem Normalmodus des Betriebs bzw. zum Versorgen des ersten und zweiten Knotens (N6) mit einem ersten und einem zweiten Testpotential im Testmodus.

2. Halbleiterspeichereinrichtung nach Anspruch 1, bei der
eine (2n+1)-te und eine (2n+2)-te Bitleitung (BL, /BL) des Speicherfeldes (MA) das Paar von Bitleitungen (BL, /BL) bilden, wobei n eine ganze Zahl ist, die nicht kleiner als null ist; und
die Speicherzelle (MC) an jedem Schnittpunkt der (2n+1)-ten Bitleitung (BL, /BL) und einer (4m+1)-ten und einer (4m+2)-ten Wortleitung (WL) und an jedem Schnittpunkt der (2n+2)-ten Bitleitung (BL, /BL) und einer (4m+3)-ten und einer (4m+4)-ten Wortleitung (WL) angeordnet ist, wobei m eine ganze Zahl nicht kleiner als null ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1, wobei
eine (4n+1)-te und eine (4n+3)-te Bitleitung (BL, /BL) des Speicherfeldes (MA) das Paar von Bitleitungen (BL, /BL) bilden und eine (4n+2)-te und eine (4n+4)-te Bitleitungen (BL, /BL) das Paar von Bitleitungen (BL, /BL) bilden, wobei n eine ganze Zahl nicht kleiner als null ist; und
die Speicherzelle (MC) an jedem Schnittpunkt der (4n+1)-ten Bitleitung (BL, /BL) und einer (4m+1)-ten und einer (4m+2)-ten Wortleitung (WL), und an jedem Schnittpunkt der (4n+2)-ten Bitleitung (BL, /BL) und einer (4m+2)-ten und einer (4m+3)-ten Wortleitung (WL), an jedem Schnittpunkt der (4n+3)-ten Bitlei tung (BL, /BL) und einer (4m+3)-ten und einer (4m+4)-ten Wort leitung (WL) und an jedem Schnittpunkt der (4n+4)-ten Bitlei tung (BL, /BL) und einer (4m+4)-ten und einer (4m+5)-ten Wort leitung (WL) angeordnet ist,
wobei m eine ganze Zahl nicht kleiner als null ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, bei der die erste Potentialversorgungs-Einrichtung auf weist:
eine Potential-Erzeugungseinrichtung (5), die von außen ein Stromversorgungspotential (Vcc) und ein Massenpotential (GND) empfängt und das Vorladepotential (VBL1, VBL2) ausgibt;
eine erste und zweite Anschlußfläche (P1, P2), die von außen das erste bzw. zweite Testpotential empfangen; und
Schalteinrichtungen (1-4) zum Verbinden des ersten und zweiten Knotens (N6) mit einem Ausgangsknoten (5a) der Potential-Er zeugungsvorrichtung (5) im Normalmodus des Betriebs und zum Verbinden des ersten und zweiten Knotens (N6) mit der ersten bzw. zweiten Anschlußfläche (P1, P2) im Testmodus des Betriebs.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, bei der das erste und zweite Testpotential ein Stromver sorgungspotential (Vcc) oder ein Massenpotential (GND) sind, die von außen angelegt sind, und die erste Potentialversor gungs-Einrichtung (1-5, P1, P2) aufweist:
eine Potential-Erzeugungseinrichtung (5) zum Empfangen des Stromversorgungspotentials (Vcc) und des Massenpotentials (GND) und zum Ausgeben des Vorladepotentials (VBL1, VBL2);
eine Verbindungseinrichtung (1, 2) zum Verbinden des ersten und zweiten Knotens (N6) mit einem Ausgangsknoten (5a) der Potenti al-Erzeugungsvorrichtung (5) im Normalmodus des Betriebs;
eine erste Schalteinrichtung (6, 7) zum selektiven Anlegen ent weder des Stromversorgungspotentials (Vcc) oder des Massenpo tentials (GND) an den ersten Knoten (N6) im Testmodus des Be triebs; und
eine zweite Schalteinrichtung (8, 9) zum selektiven Anlegen entweder des Stromversorgungspotentials (Vcc) oder des Massen potentials (GND) an den zweiten Knoten (N6) im Testmodus des Betriebs.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, mit:
einer Zeilenauswahleinrichtung (11), die auf ein Zeilenadreßsi gnal zum Auswählen einer Wortleitung (WL) des Speicherfeldes (MA) reagiert;
einem ersten Worttreiber (WD1), der für jede ungeradzahlige Wortleitung (WL) vorgesehen ist, zum Verbinden einer entspre chenden Wortleitung (WL) mit einem Knoten auf einem Auswahlpo tential zum Aktivieren entsprechender Speicherzellen (MC), wenn die Zeilenauswahleinrichtung (11) die entsprechende Wortleitung (WL) auswählt, und andernfalls zum Verbinden der entsprechenden Wortleitung (WL) mit einem dritten Knoten;
einem zweiten Worttreiber (WD2), der für jede geradzahlige Wortleitung (WL) vorgesehen ist, zum Verbinden einer entspre chenden Wortleitung (WL) mit dem Knoten auf einem Auswahlpoten tial zum Aktivieren entsprechender Speicherzellen (MC), wenn die Zeilenauswahleinrichtung (11) die entsprechende Wortleitung (WL) auswählt, und andernfalls zum Verbinden der entsprechenden Wortleitung (WL) mit einem vierten Knoten; und
einer zweiten Potentialversorgungs-Einrichtung (65, 66), die ein Nichtauswahlpotential an den dritten und vierten Knoten im Normalmodus des Betriebs liefert, und das Auswahlpotential an mindestens einen vom dritten und vierten Knoten im Testmodus des Betriebs liefert.