DE19680526C2

DE19680526C2 - Temperaturausgeglichene Schaltung

Info

Publication number: DE19680526C2
Application number: DE19680526T
Authority: DE
Inventors: Takeo Miura
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1995-06-02
Filing date: 1996-05-31
Publication date: 1999-04-22
Anticipated expiration: 2016-06-01
Also published as: KR970705232A; JPH08330920A; TW295630B; KR100211230B1; DE19680526T1; JP3552176B2; WO1996038911A1

Description

TECHNISCHES GEBIET

Die vorliegende Erfindung betrifft eine temperaturausgeglichene Schaltung zur Verwendung zum Ausgleich der Höhe des Leistungsverbrauchs einer als eine integrierte Halbleiterschaltung (IC) ausgebildeten Schaltung, beispielsweise einer integrierten Halbleiterschaltung (CMOS-IC) in CMOS- Technik (komplementärer MOS-Technik), um dadurch die Temperatur in dem IC auf einem konstanten Wert zu halten.

STAND DER TECHNIK

Ein Speichertestgerät zum Testen eines Speichers, der aus einem IC besteht, erzeugt ein Taktsignal (Puls), das um ein vorbestimmtes Zeitintervall gegenüber einem Referenzzeittaktsignal (Puls) verzögert ist, um den Zeittakt (die Zeitsteuerung) eines Tests zu bestimmen, erzeugt ein Testmustersignal zu dem Zeittakt dieses Taktsignals und legt dieses Testmustersignal an einen im Test befindlichen Speicher zur Durchführung des Tests an.

Allgemein werden als Verzögerungsschaltung zur Zeitverzögerung des Referenzzeittaktpulses eine schrittweise variable Verzögerungsschaltung, welche eine Verzögerungszeit schrittweise unter Ausnutzung eines Impulsintervalls zwischen zwei benachbarten Taktimpulsen als Verzöge rungseinheit umschalten kann, und eine Feinverzögerungsschaltung benutzt, welche eine feine Verzögerungszeit bieten kann, die kürzer als das Impulsintervall der Taktimpulse ist, das heißt, bei der es sich um einen Bruchteil des Impulsintervalls handelt. Diese Verzögerungsschaltung ist so ausgebildet, daß eine beliebige Verzögerungszeit durch Kombination einer Verzögerungszeit der schrittweise variablen Verzögerungsschaltung und einer Verzögerungszeit der Feinverzöge rungsschaltung geboten werden kann. Die vorliegende Erfindung ist auf eine Verbesserung der letzteren, der Feinverzögerungsschaltung, gerichtet.

Die Feinverzögerungsschaltung dieser Art, wie sie beispielsweise aus der JP-5-129908 A bekannt ist, verwendet allgemein eine Reihe aktiver Elemente, die als ein CMOS-IC ausgebildet sind. Der Grund dafür, daß ein CMOS-IC als eine Verzögerungsschaltung verwendet wird ist, daß der Leistungsverbrauch eines CMOS-IC dann sehr gering ist, wenn kein Signal angelegt wird, womit die Menge von in dem CMOS-IC erzeugter Wärme oder der Wärmewert des CMOS-IC auf einen kleinen Betrag gedrückt werden kann.

Eine als ein CMOS-IC ausgebildete Verzögerungsschaltung gelangt in einen Zustand, wo Leistung verbraucht wird, wenn ihr ein Signal eingegeben wird und jedes der aktiven Elemente beginnt, ein/auszuschalten. Die Temperatur in dem IC nimmt proportional mit dem Betrag des Leistungsverbrauchs zu. Daher besteht ein Nachteil der Verzögerungsschaltung darin, daß eine Verzögerungszeit eines Eingangssignals mit dieser Temperaturschwankung variiert. Insbesondere besitzt die Verzögerungsschaltung den Nachteil, daß der Betrag des Leistungsverbrauchs zunimmt, wenn die Frequenz des zu verzögernden Eingangssignals hoch wird, und sich die Verzögerungszeit entsprechend verändert.

Aus der EP 0 306 662 A2 ist eine Verzögerungsschaltung bekannt, die aus mehreren Verzögerungselementen besteht, die wahlweise in den Pfad eines Taktsignals geschaltet werden können, um das Taktsignal um eine der Anzahl eingeschalteter Verzögerungselemente entsprechende Verzögerungszeit zu verzögern. Jedes Verzögerungselement verzögert um eine Einheitsverzögerungszeit, die nach Maßgabe einer angelegten Steuerspannung variabel ist. Die Einheitsverzögerungszeit wird mittels einer Regelschaltung auf einen Sollwert geregelt, der von einem stabilen Referenztaktsignal vorgegeben wird. Mittels einer derartigen Verzögerungsschaltung kann eine Verzögerungszeit nur in Schritten der Einheitsverzögerungszeit verstellt werden.

Aus der US 5,136,180 ist eine Schaltungsanordnung zur Erzeugung eines Systemtaktsignals bekannt, die einen ersten Eingang zum Anlegen eines ersten Schwingungssignals und einen zweiten Eingang zum Anlegen eines zweiten Schwingungssignals aufweist. Wenn an dem zweiten Eingang das zweite Schwingungssignal anliegt, wird das Systemtaktsignal auf der Grundlage dieses zweiten Schwingungssignals, anderenfalls auf der Grundlage des ersten Schwingungssignals erzeugt. Das ausgewählte Schwingungssignal wird zur Erzeugung des Systemtaktsignals geteilt, wobei ein erster Frequenzteiler durch einen ersten Wert teilt und ein zweiter Frequenzteiler parallel durch einen zweiten Wert teilt. Eine Wählschaltung wählt das Ausgangssignal des ersten oder des zweiten Frequenzteilers.

Aus der DE 689 14 805 T2 ist ein digitaler Frequenzteiler bekannt, dessen Teilerverhältnis einstellbar ist.

OFFENBARUNG DER ERFINDUNG

Es ist eine Aufgabe der Erfindung, eine temperaturausgeglichene Schaltung zu schaffen, die ein der Verzögerungsschaltung geliefertes Eingangssignal um eine konstante Verzögerungszeit verzögern kann, selbst wenn die Frequenz des Eingangssignals variiert wird.

Gemäß der vorliegenden Erfindung wird diese Aufgabe durch eine temperaturausgeglichene Schaltung gemäß dem Patentanspruch 1 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

Die Verzögerungsschaltung ist als eine integrierte Halbleiterschaltung, etwa ein CMOS-IC, ausgebildet, und die Frequenz des zweiten Impulssignals ist gleich oder höher der höchsten Frequenz des zu verzögernden ersten Impulssignals gewählt. Weiterhin wird die Höhe in sowohl der Verzögerungsschaltung als auch der Dummyschaltung verbrauchten Leistung auf einem konstanten Wert gehalten, selbst wenn die Frequenz des zu verzögernden ersten Impulssignals variiert wird. Mit der temperaturausgeglichenen Schaltung gemäß der vorliegenden Erfindung kann demgemäß, da die Anzahl der der ersten Verzögerungsschaltung während einer konstanten Zeitdauer eingegebenen ersten Impulssignale gezählt wird und dieselbe Anzahl zweiter Impulssignale wie der Differenzwert zwischen dem gezählten Wert und einem voreingestellten Wert an die Dummyschaltung geliefert wird, der Betrag des Leistungsverbrauchs, der in der gesamten temperaturausgeglichenen Schaltung verbraucht wird, auf einem konstanten Wert gehalten werden, selbst wenn die Frequenz des ersten Impulssignals variiert wird. Folglich kann, selbst wenn die Frequenz des zu verzögernden ersten Impulssignals variiert wird, die Verzögerungs zeit, um die dieses erste Impulssignal verzögert wird, auf einem konstanten Wert gehalten werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm, das eine Ausführungsform einer temperaturausgeglichenen Schaltung gemäß der vorliegenden Erfindung zeigt, und

Fig. 2 sind Wellenformen zur Erläuterung der Arbeitsweise der temperaturausgeglichenen Schaltung von Fig. 1.

BESTE ARTEN ZUR AUSFÜHRUNG DER ERFINDUNG

Fig. 1 zeigt eine Ausführungsform einer temperaturausgeglichenen Schaltung gemäß der vorlie genden Erfindung. Die temperaturausgeglichene Schaltung enthält eine Verzögerungsschaltung 10 zur Verzögerung eines Eingangssignals um eine vorbestimmte Verzögerungszeit und eine Dummyschaltung 11, die in der Nähe der Verzögerungsschaltung 10 vorgesehen ist und denselben Schaltungsaufbau wie die Verzögerungsschaltung 10 aufweist. Diese Verzögerungs schaltung 10 und die Dummyschaltung 11 sind als ein CMOS-IC ausgebildet. Ein erster Impuls speiseweg 12 ist mit der Verzögerungsschaltung 10 verbunden, und ein zu verzögerndes erstes Impulssignal CP1 wird der Verzögerungsschaltung 10 über den ersten Impulsspeiseweg 12 eingegeben. Ein zweiter Impulsspeiseweg 13 ist über ein UND-Glied 14 und eine später erör terte Impulsextraktionsschaltung 27 mit der Dummyschaltung 11 verbunden, und ein zweites Impulssignal CP2 wird der Dummyschaltung 11 über den zweiten Impulsspeiseweg 13 und das UND-Glied 14 eingegeben. Die Frequenz F₂ des zweiten Impulssignals CP2, das der Dummy schaltung 11 geliefert wird, ist gleich der oder höher als die höchste Frequenz F_m des der Verzögerungsschaltung 10 gelieferten ersten Impulssignals CP1 gewählt. Das heißt, F₂ ≧ F_m. Nachfolgend wird als Beispiel ein Fall beschrieben, wo die Frequenz F₂ des zweiten Impuls signals CP2 höher als die höchste Frequenz F_m des ersten Impulssignals CP1 gewählt ist.

Ein Zähler 15 ist über ein UND-Glied 22 mit dem ersten Impulsspeiseweg 12 verbunden. Dieser Zähler 15 zählt die der Verzögerungsschaltung 10 über den ersten Impulsspeiseweg 12 einge gebenen ersten Impulssignale CP1 nur während eines vorbestimmten festen Zeitintervalls. Zu diesem Zweck ist bei dieser Ausführungsform eine Zeitgebereinrichtung (Zeitzählvorrichtung) 16 vorgesehen, so daß die Zeitgebereinrichtung 16 verursacht, daß der Zähler 15 einen Zählbetrieb nur während eines festen Zeitintervalls durchführt. Bei dieser Ausführungsform umfaßt die Zeit gebereinrichtung 16 einen Zähler 17, der einen Eingangsanschluß aufweist, welcher mit dem zweiten Impulsspeiseweg 13 verbunden ist, um eine vorbestimmte Anzahl der zweiten Impuls signale CP2, die ihm über den zweiten Impulsspeiseweg 13 geliefert werden, zu zählen, UND- Glieder 18 und 19 zur Feststellung, wann der Zählwert des Zählers 17 einen vorbestimmten Wert erreicht, und einen Inverter 21 zur Invertierung der Polarität des Ausgangssignals des UND-Glieds 18 zur Ausgabe des invertierten Signals.

Genauer gesagt sind fünf Ausgangsanschlüsse Q₁ bis Q₅ des Zählers 17 jeweils mit den Eingängen des UND-Glieds 18 verbunden, und der übrige Ausgangsanschluß Q₆ des Zählers 17 ist mit einem Eingang des UND-Glieds 19 verbunden. Der andere Eingang des UND-Glieds 19 ist mit dem zweiten Impulsspeiseweg 13 verbunden, und der Ausgang des UND-Glieds 19 ist mit Taktanschlüssen CL sowohl des Zählers 15 als auch des Zählers 17 verbunden. Darüberhinaus ist der Ausgang des UND-Glieds 18 mit einem Eingang des UND-Glieds 22 über den Inverter 21 verbunden. Da das UND-Glied 18 ein Signal mit einem (nachfolgend als H bezeichneten) logisch hohen Pegel nur ausgibt, wenn alle fünf Ausgangsanschlüsse Q_1-Q₅ H werden (dies entspricht 32 Zählungen), stellt das UND-Glied 18 folglich fest, daß der Zählwert des Zählers 17 32 erreicht hat. Dieses Feststellungsausgangssignal (H-Signal) des UND-Glieds 18 wird einem Eingangsanschluß des UND-Glieds 22, das mit dem Eingang des Zählers 15 verbunden ist, über den Inverter 21 geliefert. Da der andere Eingangsanschluß des UND-Glieds 22 mit dem ersten Impulsspeiseweg 12 verbunden ist, fällt, wenn der Zählwert des Zählers 17 32 Zählungen erreicht, das Ausgangssignal des Inverters 21 auf den (nachfolgend als L bezeichneten) logisch niedrigen Pegel, wodurch das UND-Glied 22 in einen Sperrzustand gesteuert wird. Als Folge stoppt der Zähler 15 seinen Zählbetrieb.

Wenn die Frequenz F₂ des zweiten Impulssignals CP2 als eine immer konstante Frequenz ange nommen wird, dann ist das Zeitintervall, während dessen der Zähler 17 32 zweite Impulssignale CP2 zählt, immer konstant. Daher zählt der Zähler 15 immer die ersten Impulssignale CP1 für ein konstantes Zeitintervall. Weiterhin kann der Aufbau der Zeitgebereinrichtung 16 beliebig geändert oder abgewandelt werden.

Der von dem Zähler 15 gezählte Zählwert wird der an der nachfolgenden Stufe angeordneten Arithmetikeinrichtung 23 geliefert. Diese Arithmetikeinrichtung arbeitet, um die Differenz so zwischen dem von dem Zähler 15 gezählten Wert und einem vorbestimmten Wert zu ermitteln und das Differenzsignal an die Impulsextraktionsschaltung 27 zu liefern, die nach einem NAND- Glied 24 als folgende Stufe angeordnet ist. Die Impulsextraktionsschaltung 27 umfaßt ein Flipflop 25, einen Inverter 26 und ein UND-Glied 14 und arbeitet, um die gleiche Anzahl zweiter Impulssignale CP2 zu extrahieren, wie der Differenzwert zwischen dem von dem Zähler 15 gezählten Wert und dem vorbestimmten Wert, und sie der Dummyschaltung 11 einzugeben.

Wie dargestellt, wird bei dieser Ausführungsform ein voreinstellbarer Zähler als die obige arith metische Einrichtung 23 verwendet. Das Ausgangssignal von dem UND-Glied 18 der Zeitgeber einrichtung 16 wird einem Ladeeingangsanschluß LD des voreinstellbaren Zählers geliefert, und das zweite Impulssignal CP2 wird einem Eingangsanschluß des voreinstellbaren Zählers gelie fert. Da die fünf Ausgangsanschlüsse Q₁ bis Q₅ des voreinstellbaren Zählers jeweils mit den Eingangsanschlüssen des NAND-Glieds 24 verbunden sind, erreicht der voreinstellbare Zähler, wenn alle seine Ausgangsanschlüsse Q₁ bis Q₅ H werden, den vollen Zählwert (32 Zählungen) wie der Zähler 17 der Zeitgebereinrichtung 16.

Wenn bei diesem Aufbau der Zählwert des Zählers 17 32 Zählungen erreicht und das UND-Glied 18 ein H-Signal ausgibt, wird der Zählwert des Zählers 15 in die Arithmetikeinrichtung 23 gele sen. Der die Arithmetikeinrichtung 23 bildende Zähler bleibt, bevor der Zählwert des Zählers 15 in ihn eingelesen wird, in dem Zustand, wo der Zähler zuvor 32 zweite Impulssignale CP2 gezählt hat. Dies ist deshalb so, weil, wie oben erwähnt, die Frequenz des zweiten Impuls signals höher als die Frequenz des ersten Impulssignals ist. Folglich bleibt das NAND-Glied 24 in dem Zustand, wo es das L-Signal ausgibt, und das Flipflop 25 der Impulsextraktionsschaltung 27 liest ein polaritätsinvertiertes Signal, das heißt ein H-Signal ein. Als Folge davon gibt das Flipflop 25 von seinem Ausgangsanschluß Q ein H-Signal aus. Die Polarität dieses H-Signals wird von einem Inverter 26 zu einem L-Signal invertiert, und das L-Signal wird dem UND-Glied 14 geliefert. Somit befindet sich das UND-Glied 14 in einem Sperrzustand.

Wenn andererseits die Arithmetikeinrichtung 23 den Zählwert des Zählers 15 einliest, gibt das NAND-Glied 24 ein H-Signal aus, da der Zählwert des Zählers 15 kleiner als 32 Zählungen ist. Dementsprechend liest das Flipflop 25 ein L-Signal ein und gibt das L-Signal an seinem Ausgangsanschluß Q ab. Da die Polarität dieses L-Ausgangssignals von dem Inverter 26 inver tiert wird, wird ein H-Signal an das UND-Glied 14 angelegt, so daß das UND-Glied 14 in einen Freigabezustand gesteuert wird.

Als Folge der obigen Arbeitsweise wird das UND-Glied 14 zum gleichen Zeitpunkt in einen Frei gabezustand gesteuert, zu dem die Arithmetikeinrichtung 23 den Zählwert des Zählers 15 einliest, und somit werden die zweiten Impulssignale CP2 an die Dummyschaltung 11 geliefert. Weiterhin beginnt die Arithmetikeinrichtung 23 die zweiten Impulssignale CP2 ausgehend von dem eingelesenen Zählwert des Zählers 15 zu liefern (da dieser Zählwert kleiner als 32 ist). Wenn der Zählwert der Arithmetikeinrichtung 23 deren vollen Zählwert (32 Zählungen) erreicht, das heißt, wenn die Arithmetikeinrichtung 23 mit dem Zählen der Anzahl zweiter Impulssignale entsprechend dem Differenzwert zwischen dem Zählwert des Zählers 15 und ihrem eigenen vollen Zählwert (32 Zählungen) aufhört, wird das Ausgangssignal des NAND-Glieds 24 L, und dieses L-Signal wird als ein H-Signal in das Flipflop 25 eingelesen. Daher fällt das Ausgangs signal des Inverters 26 auf L, so daß das UND-Glied 14 in den Sperrzustand gesteuert wird.

Wie in Fig. 2E gezeigt, gelangt das UND-Glied 14 somit von einem Zeitpunkt T₁, wo der Zähler 17 32 zweite Impulssignale CP2 gezählt hat, in den Freigabezustand, womit die Zufuhr des zweiten Impulssignals CP2 an die Dummyschaltung 11 beginnt. Das UND-Glied 14 wird zu einem Zeitpunkt T₂, wenn der Zählwert der Arithmetikeinrichtung 23 seinen vollen Zählwert erreicht, in den Sperrzustand gesteuert, um dadurch die Lieferung des zweiten Impulssignals CP2 an die Dummyschaltung 11 zu stoppen. Somit bilden bei der dargestellten Ausführungs form das Flipflop 25, der Inverter 26 und das UND-Glied 14 die Impulsextraktionsschaltung 27 zum Extrahieren des zweiten Impulssignals CP2.

Die vorliegende Erfindung soll nun konkret unter Bezugnahme auf Fig. 2 beschrieben werden. Wie aus Fig. 2 ersichtlich, ist die Frequenz F₂ des zweiten Impulssignals CP2, das in Fig. 2B gezeigt ist, auf eine höhere Frequenz eingestellt als die höchste Frequenz F_mdes in Fig. 2A gezeigten ersten Impulssignals CP1. Das heißt, F_m < F₂. Nimmt man an, die Anzahl erster Impulssignale CP1, die von dem Zähler 15 gezählt werden, ist N₁ (Fig. 2A) und die Anzahl zwei ter Impulssignale CP2, die der Dummyschaltung 11 über das UND-Glied 14 geliefert werden, ist N₂ (Fig. 2F), dann ist die Summe von N₁ und N₂ immer 32, wie oben erörtert, das heißt, N₁ + N₂ = 32.

Dieser Zusammenhang bleibt bestehen, selbst wenn die Frequenz des ersten Impulssignals CP1 variiert wird, so, daß für jede Periode die Anzahl der zweiten Impulssignale CP2, die dem Ergebnis der Subtraktion des Zählwerts der ersten Impulssignale CP1 von dem vorbestimmten Wert (dem vollen Zählwert der Arithmetikeinrichtung 23) der Dummyschaltung 11 zugeführt wird. Im Mittel kann daher die in der Verzögerungsschaltung 10 und in der Dummyschaltung 11, die als ein CMOS-IC ausgebildet sind, erzeugte Wärme, das heißt die in dem CMOS-IC, der beide Schaltungen beinhaltet, erzeugte Wärmemenge auf einem konstanten Wert gehalten werden.

Weiterhin ist ein in Fig. 2C gezeigtes Signal LOAD ein Ladesignal, das von dem UND-Glied 18 an die Arithmetikeinrichtung 23 geliefert wird, wenn der Zähler 17 seinen vollen Zählwert erreicht, und ein Signal CLEAR, das in Fig. 2D gezeigt ist, ist ein Löschsignal, das an die jewei ligen Löscheingangsanschlüsse CL der Zähler 15 und 17 von dem UND-Glied 19 geliefert wird.

Obwohl bei der oben beschriebenen Ausführungsform die Verzögerungsschaltung und die Dummyschaltung als ein CMOS-IC ausgebildet sind, bedarf es keiner Erwähnung, daß die vorliegende Erfindung auch auf einen Fall anwendbar ist, bei der die Verzögerungsschaltung und die Dummyschaltung als eine andere integrierte Schaltung anstelle eines CMOS-IC ausgebildet sind, und auch in einem solchen Fall lassen sich eine ähnliche Funktion und ähnliche Wirkungen erzielen.

Wie oben erörtert, ist gemäß der vorliegenden Erfindung die temperaturausgeglichene Schaltung so ausgebildet, daß der Zähler 15 die Anzahl der ersten Impulssignale CP1 zählt, die innerhalb einer festen Zeitdauer an die Verzögerungsschaltung geliefert werden, und die Anzahl N₂ der zweiten Impulssignale CP2, die dem Ergebnis der Subtraktion des Zählwerts N₁, der von dem ersten Zähler 15 gezählt wird, von dem vorbestimmten Wert entspricht (dem vollen Zählwert des Zählers in der Arithmetikeinrichtung 23) wird an die Dummyschaltung 11 geliefert. Daher kann die Gesamtanzahl von an die Verzögerungsschaltung 10 und die Dummyschaltung 11 gelieferten Impulsen auf einem konstanten Wert gehalten werden. Dieses Verhältnis wird aufrechterhalten, selbst wenn die Frequenz des ersten Impulssignals CP1 variiert wird. Folglich kann die in einer integrierten Halbleiterschaltung, als die die Verzögerungsschaltung 10 und die Dummyschaltung ausgebildet sind, etwa in einem CMOS-IC erzeugte Wärmemenge auf einem konstanten Wert gehalten werden, selbst wenn die Frequenz des der Verzögerungsschaltung 10 eingegebenen Signals variiert, was in dem Vorteil resultiert, daß die Verzögerungszeit der Verzögerungsschaltung 10 auf einem konstanten Wert gehalten werden kann, selbst wenn die Frequenz des ersten Impulssignals CP1 variiert wird.

Claims

1. Temperaturausgeglichene Schaltung, umfassend:
eine Verzögerungsschaltung (10) zur Verzögerung eines Eingangssignals um eine vorbe stimmte Verzögerungszeit und zur Ausgabe des verzögerten Signals,
einen ersten Impulsspeiseweg (12), der mit der Verzögerungsschaltung zur Zufuhr eines zu verzögernden ersten Impulssignals (CP1) an die Verzögerungsschaltung verbunden ist,
einen zweiten Impulsspeiseweg (13) zur Zufuhr eines zweiten Impulssignals (CP2) mit
einer Frequenz gleich der oder höher als die des ersten Impulssignals, das von dem ersten Impuls speiseweg geliefert wird,
einen Zähler (15) zum Zählen der Anzahl der ersten Impulssignale (CP1) innerhalb eines vorbestimmten festen Zeitintervalls,
eine Arithmetikeinrichtung (23) zur Ermittlung eines Differenzwerts zwischen einem Zähl wert des Zählers und einem vorbestimmten Wert,
eine Impulsextraktionseinrichtung (27) zur Entnahme der gleichen Anzahl zweiter Impuls signale wie der von der Arithmetikeinrichtung ermittelte Differenzwert, und
eine Dummyschaltung (11), die mit den zweiten Impulsen beliefert wird, die mittels der Impulsextraktionseinrichtung entnommen wurden, und nahe der Verzögerungsschaltung vorgesehen ist, wobei die Dummyschaltung denselben Aufbau wie die Verzögerungsschaltung aufweist.

2. Temperaturausgeglichene Schaltung nach Anspruch 1, bei der die Arithmetikeinrichtung (23) einen voreinstellbaren Zähler umfaßt der betrieben wird, um eine Differenz zwischen seinem vollen Zählwert und dem von dem Zähler (15) gelesenen Zählwert des Zählers zu ermitteln.

3. Temperaturausgeglichene Schaltung nach Anspruch 1, bei der die Verzögerungs schaltung (10) und die Dummyschaltung (11) als eine integrierte Halbleiterschaltung ausgebildet sind.

4. Temperaturausgeglichene Schaltung nach Anspruch 3, bei der die integrierte Halb leiterschaltung ein CMOS-IC ist.

5. Temperaturausgeglichene Schaltung nach Anspruch 1 oder 2, ferner umfassend eine Zeitgebereinrichtung (17, CP2) zur Steuerung derart, daß eine Zeitdauer, während derer der Zähler (15) die ersten Impulssignale (CP1) zählt, konstant wird.

6. Temperaturausgeglichene Schaltung nach Anspruch 5, bei der die Zeitgebereinrichtung umfaßt: einen mit dem zweiten Impulsspeiseweg (13) verbundenen Zähler (17) und eine Logikschal tung (19) zur logischen Steuerung des Ausgangssignals des Zählers, wobei die Zeitgebereinrichtung den Zähler (15) zum Zählen der ersten Impulssignale (CP1) zur Durchführung eines Zählbetriebs während eines Zeitintervalls von dem Zeitpunkt, zu dem der Zähler (17), der mit dem zweiten Impulsspeiseweg verbunden ist, mit dem Zählen der zweiten Impulssignale beginnt, bis zu dem Zeitpunkt, zu dem der mit dem zweiten Impulsspeiseweg verbundene Zähler (17) seinen vollen Zählwert erreicht, veranlaßt.

7. Temperaturausgeglichene Schaltung nach Anspruch 5, bei der die Zeitgebereinrichtung umfaßt: einen mit dem zweiten Impulsspeiseweg (13) verbundenen Zähler (17) und eine Logikschal tung (18) zur logischen Steuerung des Ausgangssignals des Zählers, wobei der Zählwert des Zählers (15) zum Zählen der ersten Impulssignale (CP1) in die Arithmetikeinrichtung (23) übernommen wird, wenn der mit dem zweiten Impulsspeiseweg verbundene Zähler (17) seinen vollen Zählwert erreicht.