DE1197650B - Parallel-Addierer - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. Cl.:

Nummer: Aktenzeichen: Anmeldetag: Auslegetag:

G06f

Deutsche KL: 42 m-14

1197 650 J27093IXc/42m 11. Dezember 1964 29. Juli 1965

Anmelder:

International Business Machines Corporation,

Armonk, N. Y. (V. St. A.) Vertreter:

Dipl.-Ing. H. E. Böhmer, Patentanwalt,

Böblingen (Württ), Sindelfinger Str. 49

Als Erfinder benannt:

George Franklin Steigerwalt jun., Hyde Park,

N. Y. (V. St. A.)

Beanspruchte Priorität: V. St. v. Amerika vom 16. Dezember 1963 (330841)

In Datenverarbeitungsmaschinen mit gespeicherten Parallel-Addierer

Programmen ruft jeder Befehl im allgemeinen die Daten in einer ganz bestimmten Speicherstelle auf. Der Adreßteil jedes Befehls gibt die Speicherstelle an, in welcher die Daten, welche verarbeitet werden 5 sollen, enthalten sind. Durch Modifizierung des Befehlsadreßteiles können nacheinander mit einem Befehl Daten verarbeitet werden, die in verschiedenen Speicherplätzen gespeichert sind.

Bei der Adressenmodifikation wird ein Modifi- io kationsbetrag mit dem Befehlsadreßteil kombiniert, um somit eine neue effektive Adresse zu bilden. Das Indexieren, eine Art der Adressenmodifikation, bildet die effektive Adresse durch Kombination des Inhalts eines durch den Befehl gekennzeichneten Indexregi- 15 sters mit dem Adreßteil des Befehls.

Die doppelte Indexierung kombiniert zwei Modifikationsbeträge mit dem Adreßteil eines Befehls, um
die effektive Adresse zu bilden. Die effektive Adresse
kann z. B. durch Kombination des Modifikations- 20
betrages aus einem Indexregister und eines Betrages
aus dem Verschieberegister mit dem Adressenteil des
Befehls gebildet werden. Gelegentlich werden mehr
als zwei Modifikationsbeträge (manchmal fünf oder
sechs) mit dem Adreßteil eines Befehls kombiniert, 25 2

ehe dieser Daten aus dem Speicher aufruft.

Mehrfache Indexierung wurde bisher durch mehr- am Schluß stattfindenden Additionsoperation hinfache Addition vollzogen. Bei der doppelten Indexie- durchgeschoben wird. Obwohl bei dieser Anordnung rung wird der Modifikationsbetrag aus dem Index- alle Additionen in vorteilhafter Weise während der register zu dem Inhalt des Verschieberegisters in 30 letzten Addition beendet werden, haben bistabile einem Addierer addiert. Die hierbei erhaltene Summe Schaltungen den Nachteil, daß sie langsam und teuer wird dann mit dem Adreßteil des Befehls in einem sind. Ein anderer Versuch war, Addierer mit mehrezweiten Addierer addiert. Für jede zusätzliche Modi- ren Eingängen und Übertragsvorhersage, also ohne fikation ist ein zusätzlicher Addierer notwendig. Auf Überträge von Stufe zu Stufe, zu verwenden. Die diese Weise wird die Zeit zur Aufbereitung des Be- 35 Überträge für jede Stufe wurden durch einen Satz fehls, ehe dieser den Speicherplatz aufrufen kann, von gleichzeitig arbeitenden Addierstufen vorherstark erhöht, da jede Addition vollendet sein muß, gesagt. Diese Lösung ist sehr teuer. Ein etwas billigeehe die nächste Addition beginnen kann. Die die rer Versuch war, einen logischen Addierer zu vermeiste Zeit verbrauchende Operation bei der Addi- wenden, bei dem die Überträge zwischengespeichert tion ist normalerweise das Verschieben der Überträge 40 wurden und bei dem die Addition ohne Berücksichtivon Position zu Position, da die Summe und der gung der Überträge gebildet wurde, bis dann in einer Übertrag einer Position erst gebildet werden kann, zusätzlichen Operation die zwischengespeicherten wenn der Übertrag aus der davorliegenden Position Überträge mit dem Ergebnis aus dem Addierer im verfügbar ist. Da nur eine kurze Zeit zur Verfügung gleichen oder einem zusätzlichen Addierer kombiniert steht, um einen zyklisch betriebenen Speicher aufzu- 45 werden.

rufen, können mehrfache Additionen zu spät in dem Oft ist es notwendig, einen der Modifikations-

Zyklus des Speichers beendet sein, so daß ein zu- betrage zu subtrahieren anstatt zu addieren oder die sätzlicher Speicherzyklus notwendig wird. effektive Adresse zur Verwendung des Befehls um

Es gibt mehrere Versuche, die Geschwindigkeit einen festen Betrag zu erhöhen oder zu erniedrigen, bei mehrfacher Indexerhöhung zu erhöhen. So kön- 50 Auch diese Operationen wurden durch die bekannten nen Mehrfachaddierer durch bistabile Stufen ersetzt Anordnungen nicht in zufriedenstellender Weise werden, bei denen der Übertrag nur während einer vollzogen.

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Aufgabe der Erfindung ist die Schaffung eines tere Teile, wie z. B. Steuerzeichen und Adreßteile,

neuen Addierers, der sich insbesondere dazu eignet, Der Operationsteil 124 kennzeichnet die auszufüh-

eine mehrfache Indexierung zu beschleunigen. rende Operation mit Daten, welche in einem Spei-

Nachdem ein Befehl aus dem Speicher entnommen cherplatz gespeichert sind, der durch die Adresse Y

wurde, steht nur eine, beschränkte Zeit zur Verfü- 5 im Adreßteil 126 gekennzeichnet ist. Modifiziert wird

gung, ehe der Adreßteil des Befehls während des dieser Adreßteil durch die Information, die in einem

nächsten Speicherzyklus benutzt werden kann, um oder mehreren Registern enthalten sind, die durch

Daten aus dem Speicher aufzurufen. Der Adreßteil den Registerteil 125 gekennzeichnet sind,

des Befehls muß während dieser beschränkten Zeit In Fig. la kennzeichnet ein Speicheradreßregister

mit mehreren binären Modifikationsbeträgen modifi- io 12 anfangs den Speicherplatz eines binären Befehls-

ziert werden, wenn die Datenverarbeitungsanlage Wortes im Speicher 13. Dieser Befehl wird nachfol-

ordnungsgemäß arbeiten soll. gend vom Speicher 13 entnommen und in ein Spei-

Der erfindungsgemäß vorgeschlagene Addierer hat cherpufferregister 14 eingegeben. Der Befehl wird mehrere Eingänge und besteht aus einer Matrix von von dem Speicherpufferregister 14 in ein Befehls-Volladdiererstufen. Jeder Volladdierer hat zwei Ein- 15 register 11 übergeführt, aus welchem die Adresse Γ gänge für binäre Operanden und einen Übertragsein- in das Speicheradreßregister 12 gebracht wird. Da gang, und er besitzt einen binären Summenausgang die Anlage in festen Zyklen arbeitet, bleibt nur ein und einen Übertragsausgang. Die Volladdierer sind in vorausbestimmtes Intervall zwischen der Zeit, in der mehreren Ebenen angeordnet; jede Ebene hat eine die Adresse Y in das Speicheradreßregister 12 geAnzahl von Volladdierern, die gleich ist der Zahl 20 bracht wird und der Zeit, zu der Speicher 13 diese von Bits in den zugeführten binären Operanden. Die Adresse (gegebenenfalls modifiziert) zum Aufrufen Zahl der Ebenen ist um 1 kleiner als die Zahl der des Speicherplatzes des Datenwortes ausnutzt. Wähbinären Operanden, die dem Addierer zugeführt wer- rend dieses Intervalls kombiniert ein Addierer 18 mit den. In der ersten Ebene werden drei binäre Operan- mehreren Eingängen (A, B, C bis N) die Adresse Y den addiert, um in jeder Bitposition eine Summe und 25 im Speicheradreßregister 12 mit dem Inhalt des Moeinen Übertrag zu bilden. Jede Position in jeder der difikationsregisters. Zum Beispiel enthält das Indexnachfolgenden Ebenen, außer der letzten, vereinigt register 15 den Inhalt IX, das Verschiebungsregister die entsprechende Summe und den Übertrag von der 16 den Inhalt R und andere Register, einschließlich darunterliegenden Stufe der vorhergehenden Ebene eines letzten Registers 17, enthalten den Inhalt N, mit einem Bit eines weiteren Eingangsoperanden. 30 um eine modifizierte effektive Adresse (Y + IX + R Jede Position der letzten Ebene vereinigt die ent- · · ■ + N) zu erhalten, welche die Adresse Y, die vorsprechende Summe und den Übertrag aus der nächst- her im Speicheradreßregister 12 enthalten war, zu niederen Stufe der vorhergehenden Ebene. Die Ver- ersetzen. Die modifizierte effektive Adresse ruft dann zögerung, die durch das Hindurchschieben des Über- einen Platz im Speicher 13 auf, aus welchem ein träges hervorgerufen wird, kann deshalb nur in einer 35 binäres Datenwort in das Speicherpufferregister 14 Ebene entstehen. übergeführt wird. Der Speicher 13, der im beschriebe-

Nachstehend sollen Ausführungsbeispiele der Er- nen Ausführungsbeispiel verwendet wird, ist ein dreifindung an Hand der Zeichnung näher erläutert wer- dimensionaler Kernspeicher, der ein binäres Datenden. Die Figuren stellen dar oder Befehlswort parallel auf einer Leitung 123 über

Fig. la ein Blockdiagramm einer elektronischen 40 ein Tor 110 für jede empfangene Adresse zur VerDatenverarbeitungsanlage, welche die Erfindung be- fügung stellt. Natürlich kommen an Stelle des dreinutzt, dimensionalen Kernspeichers auch andere gleich-

F i g. 1 b ein typisches Befehlswort, wertige Speicher, wie z. B. Trommelspeicher, Platten-

Fig. Ic Wellenformen von Signalen, wie sie an speicher, Verzögerungsleitungsspeicher, Kathodengekennzeichneten Punkten der Schaltung gemäß 45 Strahlspeicher, ferroelektrische Speicher usw., ver-F i g. 1 a auftreten, wendet werden.

F i g. 2 a ein mögliches Ausführungsbeispiel eines Das Speicherpufferregister 14 empfängt Datenwör-

Volladdierers, wie er in einem Addierer gemäß der ter und Befehlswörter aus Speicherplätzen des Spei-

Erfindung benutzt werden kann, chers 13 über das Kabel 123. Wenn das Speicher-

Fig. 2b eine Tabelle, welche die Wirkungsweise so pufferregister zusammen mit einem Kernspeicher be-

des Volladdierers gemäß Fig. 2 a veranschaulicht, nutzt wird, gibt dieses die Information wieder zurück,

Fig. 3a ein erstes Ausführungsbeispiel eines Ad- welche vom Speicher ausgelesen wurde, da beim

dierers gemäß der Erfindung, Auslesevorgang diese Information im Speicher zer-

F i g. 3 b ein zweites Ausführungsbeispiel eines stört wird. Das Speicherpufferregister ist im allgemei-

Addierers gemäß der Erfindung; 55 nen aus je einer Flipflopstufe für jedes Bit der binä-

Fig. 3c illustriert das Prinzip der erfindungsge- ren Information im Speicher aufgebaut. Es kann

mäßen Addierer. jedoch auch aus gleichwertigen Elementen, wie z. B.

Adreßmodifikation(Fig.l) Verriegelungsleitungen oder magnetischen Kernen,

aufgebaut sein.

Fig. la zeigt als Blockschaltbild eine zyklisch 60 Das Speicheradreßregister 12 enthält Adressen

arbeitende elektronische Datenverarbeitungsanlage, aufgerufener Speicherplätze im Speicher 13. Anfangs

welche die Erfindung benutzt. Diese Anlage arbeitet enthält es die Adresse eines Befehls in dem Speicher

mit Datenwörtern und Befehlswörtern, die jeweils aus 13. Danach empfängt das Speicheradreßregister 12

mehreren parallelen binären Bits bestehen. den Adreßteil des aufgerufenen Befehls, welcher,

In Fig. Ib ist ein typisches Befehlswort gezeigt, 65 wenn er modifiziert wird, durch die effektive Adresse

welches wenigstens einen Operationsteil 124, ein Re- ersetzt wird, die dann das Datenwort aus dem Spei-

gisterkennzeichen 125 und einen Adreßteil 126 ent- eher 13 aufruft. Obwohl das Speicheradreßregister 12

hält. Befehlswörter enthalten natürlich oft noch wei- in seiner Konstruktion ähnlich dem Speicherpuffer-

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register 14 sein kann, benutzt es meistens Rückkopp- gen. Obwohl das Signal α nach 0,175 Mikrosekunden

lungsverriegelungsglieder (mit oder ohne Verzöge- beginnt, kann die modifizierte effektive Adresse

rungsspeicherung). (Summe des Befehlsteiles, des Indexbetrages, des

Das Befehlsregister 11 empfängt Befehlswörter Verschiebebetrages usw.) im ungünstigsten Fall vom über die Leitung 122 vom Speicherpufferregister 14. 5 Addierer 18 auf der Leitung 119 nicht früher als

Der Operationsteil 124 wird Steuerschaltungen, der während des zweiten Teiles eines Speicherzyklus zur

Registerkennzeichnungsteil 125 Registerauswahlschal- Verfügung stehen. Während des dritten Teiles und

tungen und der Adreßteil 126 dem Speicheradreß- aller folgenden Teile eines Speicherzyklus öffnet ein

register 12 zugeführt. Signal mem die Torschaltung 110, um damit dem

Das Indexregister 15, das Verschieberegister 16 io Speicher 13 die modifizierte effektive Adresse

und ähnliche Register, wie z. B. das Register 17, kön- (Y + IX + R- ■ ■ + N) über das Speicheradreßregi-

nen jeweils Modifikationsbeträge enthalten, welche ster 12 zuzuführen und damit das Datenwort an dem

dazu benutzt werden, um aus dem Adreßteil des Be- ausgewählten Speicherplatz aufzurufen (Lesen oder

fehls eine effektive Adresse zu bilden. Schreiben).

Ein Addierer 18 mit mehreren Eingängen (A, B, 15 Einzelteile
C .. .N) erhält die Adreßteile der Befehle vom Speicheradreßregister 12 und Modifikationsbeträge von An Hand der F i g. 2 sollen nachfolgend bekannte ausgewählten Registern, wie z. B. dem Indexregister logische Schaltungen beschrieben werden, wie sie in 15, dem Verschieberegister 16 und weiteren Re- den erfindungsgemäßen Addierern verwendet werden gistern, wie z. B. dem Register 17. Die effektive 20 können.

Adresse wird aus der binären Summe S am Ausgang Exklusiv-Oder-Schaltungen, die durch ein V- ge- 119 als eine Funktion aller Eingangswerte gebildet. kennzeichnet sind, erzeugen ein Eins-Bit-Ausgangs-Der Ausgangswert des Addierers 18 wird außerdem signal, wenn die Eingangssignale verschieden und durch die Inkrementsignale auf der Leitung 120, ein Null-Bit-Ausgangssignal, wenn die Eingangsweiche die Addition eines festen Wertes im Addierer 25 signale gleich sind. Oder-Schaltungen, die durch ein O 18 zur Summe bewirken. Weitere Signale auf der gekennzeichnet sind, haben ein Eins-Bit-Ausgangs-Subtraktionsleitung 121 haben zur Folge, daß einer signal, wenn ein Eins-Bit-Eingangssignal an einem der Eingangswerte oder auch mehrere im Addierer oder beiden Eingängen vorhanden ist/sind. Und-18 subtrahiert anstatt addiert werden. Schaltungen, welche durch ein tfe-Zeichen gekenn-Die Torschaltungen 19, 110, 111, 112, 113, 114 30 zeichnet sind, erzeugen ein Eins-Bit-Ausgangssignal und 127 steuern die Folge, in welcher die Informa- nur, wenn beide Eingangssignale Eins-Bits sind. Volition zwischen den Teilen, welche die elektronische addierer, die durch ein F gekennzeichnet sind, erzeu-Datenverarbeitungsanlage der Fig. la bilden, trans- gen auf Summen- und Übertragsausgangsleitungen portiert werden. Eine Torschaltung läßt ein Signal die binäre Summe von zwei Operandeneingängen hindurch, wenn ein Steuersignal die Torschaltung 35 und einem Übertragseingang.

öffnet. Zum Beispiel wird der Inhalt des Speicher- Fig, 2a zeigt eine logische Schaltung eines typiadreßregisters 12 über die Torschaltung 127 zum sehen Volladdierers. Ein Addendenbit und ein Addierer 18 hindurchgelassen, wenn das Signal mar Augendenbit werden mit einem Eingangsübertragsbit der Torschaltung 127 zugeführt wird. kombiniert, um eine binäre Summe und ein Über-In F i g. 1 c ist die Folge von Torschaltungsopera- 40 tragssignal zu bilden. Die Bildung dieser Ausgangstionen für einen typischen Speicherzyklus dargestellt. werte folgt den Regeln der binären Addition, wie sie Es ist angenommen, daß der Speicher einen Lese- in der Tabelle der Fig.2b dargestellt ist. Das Ad-Schreib-Zyklus (eine Leseoperation, der eine Schreib- dendenbit wird über die Leitung 21 und das Augenoperation folgt) alle 1,4 Mikrosekunden stattfindet. denbit über die Leitung 22 dem ersten Halbaddierer, Wenn eine Information aus einem Speicherplatz ge- 45 der aus einer Exklusiv-Oder-Schaltung 23 und einer lesen werden soll, ist es wichtig, daß das Speicher- Und-Schaltung 24 besteht, zugeführt. Das Ausgangsadreßregister 12 dem Speicher eine Speicherplatz- signal (Halbsumme) auf Leitung 25 von der Exklusivadresse während der ersten zwei von acht 0,175 Mi- Oder-Schaltung 23 wird zusammen" mit einem Einkrosekundenabschnitten eines Speicherzyklus zur gangsübertragsbit auf Leitung 212 einem zweiten Verfügung stellt, d. h. während der ersten 0,350 Mi- 50 Halbaddierer zugeführt, der aus der Exklusiv-Öderkrosekunden eines Speicherzyklus. Wenn eine Mehr- Schaltung 27 und der Und-Schaltung 28 besteht. Das fachindexierung nicht innerhalb 0,350 Mikrosekunden Ausgangssignal auf Leitung_210 der Exklusiv-Oderbeendet ist, kann der gewünschte Speicherplatz nicht Schaltung 27 bildet das erwünschte binäre Summenvor dem nächsten Zyklus aufgerufen werden. signal, während das Ubertragsausgangssignal auf Wie aus den F i g. 1 a und 1 c zu erkennen ist, be- 55 Leitung 213 erscheint und von der Oder-Schaltung tätigt während des ersten Teiles eines Speicherzyklus 29 aus Teilüberträgen auf den Leitungen 26 und 211 ein Signal ir die Torschaltung 19, um die Adresse Y von den Halbaddierern gebildet wird,
eines gerade vorliegenden Befehls zum Speicheradreßregister 12 zu bringen. Danach betätigen wäh- Addierer mit mehreren Eingängen (Fig. 3)
rend des ersten und des zweiten Teiles des Zyklus 60

von den Signalen mar, ixr, rr bis η die ausgewählten In Fi g. 3 a ist ein Ausführungsbeispiel eines erfin-

die Torschaltungen 127, 111,112 und schließlich die dungsgemäßen Addierers mit drei Eingängen für

Torschaltung 113, um die Modifikationsbeträge IX, Wörter von je vier Bits dargestellt.

R bis N auszuwählen und zum Addierer 18 hindurch- Drei Operanden A, B und C, von denen jeder vier

zulassen. Während des zweiten Teiles des Speicher- 65 Bits enthält, werden über die Leitungen 115,116 und

zyklus öffnet ein Signal α die Torschaltung 114, um 117 zugeführt und addiert, so daß sie eine Vierbit-

die Ausgangssignale des Addierers 18 mit mehreren summe auf der Leitung 119 bilden. Dieser Addierer

Eingängen zu dem Speicheradreßregister 12 zu brin- kann zwei Operanden addieren, während der dritte

subtrahiert wird, den Wert um 2 erhöhen, während er addiert oder um 1 erniedrigen, während er addiert oder subtrahiert.

Die Volladdierer werden durch ihre Ebene und die Bitposition gekennzeichnet. F23 z. B. ist der Volladdierer in der zweiten Ebene und der dritten Bitposition. Der Operand A (der den Vierbitadreßteil eines Befehls darstellt) wird direkt über die Leitung 115 zur ersten Ebene der Volladdierer 309, 310, 311 und 312 zugeführt. Der Operand B (ein Vierbit-Indexmodifikationsbetrag) wird direkt von der Leitung 116 den gleichen Volladdierern zugeführt, während der Operand C (ein Vierbitverschiebungs-Modifikationsbetrag) über die Leitung 117 diesen Volladdierern indirekt über einsprechende Exklusiv-Oder-Schaltungen 31, 32, 33 und 34 zugeführt wird.

Solange ein Nullbit auf der Subtraktions-C-Leitung 121 zugeführt wird, lassen die Exklusiv-Oder-Schaltungen 31, 32, 33 und 34 den Operanden C von der Leitung 117 unverändert zu den Volladdierern 309, 310, 311 und 312 durch. Ist jedoch ein Einsbit auf der Subtraktions-C-Leitung 121, dann werden die Exklusiv-Oder-Schaltungen 31, 32, 33 und 34 jedes über die Leitung 117 zugeführte Bit invertieren (Einerkomplement) und in dieser Form den Volladdieren zuführen. Eine nachfolgende Addition eines Einsbits in die niedrigste Position F 21 bildet das Zweierkomplement des Operanden C. Die Addition der Operanden A und B und des Zweierkomplementes des Operanden C bildet die algebraische Summe von + A + B und — C, d. h., C wird subtrahiert anstatt addiert. Natürlich können den Exklusiv-Oder-Schaltungen auch andere Operanden zugeführt werden, oder zusätzliche Exklusiv-Oder-Schaltungen können für andere Operanden vorgesehen sein, um die Subtraktion eines jeden oder aller Operanden — z. B. können zwei Operanden von einem dritten subtrahiert werden — zu ermöglichen.

Die Volladdierer 309, 310, 311 und 312 der ersten Ebene sind mit den Volladdierern 376, 377, 378 und 379 einer zweiten Ebene verbunden. Die Summenausgänge 313, 314, 315 und 316 der ersten Ebene sind jeweils mit Eingängen der Volladdierer 376, 377, 378 und 379 in entsprechenden Positionen der folgenden Ebene verbunden. Die Übertragsausgangsleitungen 317, 318 und 319 sind mit den Eingängen der Volladdierer 377, 378 und 379 in der nächsthöheren Bitposition der folgenden Ebene verbunden. Die Leitungen 324, 325 und 326 verbinden die Volladdierer 376, 377, 378 und 379 und ermöglichen das Durchlaufen der Überträge. Der Übertragsausgang

327 des Volladdierers 312 und der Übertragsausgang

328 des Volladdierers 379 sind in diesem speziellen Ausführungsbeispiel nicht benutzt.

Die Leitungen 120 liefern ein zusätzliches Einsbit zum Volladdierer 360 über die Plus-Eins-Leitung und zwei zusätzliche Eins-Bit-Eingangssignale an den Volladdierer 376 über die Plus-Zwei-Leitung. Während einer Subtraktion erhält der Volladdierer 376 von der Subtraktions-C-Leitung 121 über die Oder-Schaltung 321 und die Eingangsleitung 320 ein Einsbit, welches den Operanden C von der Einerkomplementform in die üblichere Zweierkomplementform umwandelt. Die Übertragseingangsleitung 323 des Volladdierers 376 empfängt über die Oder-Schaltung 322 ein Signal von der Plus-Eins-Leitung 120, wenn die Summe der Operanden um 1 erhöht werden soll. Soll die Summe um 2 erhöht werden, so werden den Oder-Schaltungen 321 und 323 je ein Signal von der Plus-Zwei-Leitung 120 zugeführt.

Die Summenausgänge Sl, S2, S3 und 54 von den Volladdierern 376, 377, 378 und 379 werden der Leitung 119 zugeführt.

Vierbitaddierer mit vier Eingängen (Fig. 3b)

Fig. 3b zeigt einen Addierer zur Addition von Vierbitoperanden A, B, C und D, welcher die Vierbitsumme S bildet. Die Erweiterung des Additionsprinzips gemäß Fig. 3a auf vier Eingänge ergibt folgende Möglichkeiten:

a) die Addition von vier Operanden,
_lg b) die Addition von drei Operanden mit der Subtraktion eines Operanden,

c) die Erhöhung des Summenwertes um drei während einer Addition und

d) die Erhöhung des Summenwertes um entweder zwei oder eins während einer Addition oder Subtraktion.

Die Volladdierer sind entsprechend ihrer Lage in der Matrix gekennzeichnet. Der Volladdierer in der

as dritten Bit-Position der ersten Ebene hat demzufolge die Bezeichnung F13.

Die Operanden^, B und C werden über die Leitungen 115, 116 und 117 zu den Addierern 329, 330, 331 und 332 in der ersten Ebene zugeführt. Der Operand D wird über die Leitung 375 über Exklusiv-Oder-Schaltungen 336, 337, 338 und 339 den Volladdierern der zweiten Ebene 352, 353, 354 und 355 zugeführt. Die Exklusiv-Oder-Schaltungen bilden das Einerkomplement (später in das Zweierkomplement

umgewandelt) des Operanden D, wenn auf der Subtraktions-D-Leitung 121 ein Einsbit ist. Natürlich können die Exklusiv-Oder-Schaltungen in einer oder allen der übrigen Operandenleitungen vorgesehen sein.

Die Volladdierer der zweiten Ebene 352, 353, 354 und 355 empfangen außer dem Operanden!) Summenausgangssignale von den entsprechenden Addierern der ersten Ebene auf den Leitungen 340, 341, 342 und 343 und von den Ubertragsausgängen der Volladdierer der jeweils nächstniedrigeren Bitpositionen über die Leitungen 333, 334 und 335. Eine dritte Ebene von Volladdierern 364, 365, 366 und 367 vereinigt die entsprechenden Summen auf den Leitungen 360, 361, 362 und 363 und die Überträge von den Leitungen 357, 358 und 359 von den Volladdierern der zweiten Ebene. Zum Verschieben der Überträge sind zwischen den einzelnen Stufen Leitungen 369, 370 und 371 vorgesehen. Die Ubertragsausgänge auf den Leitungen 372, 373 und 374 sind in diesem Ausführungsbeispiel nicht benutzt.

Mit einem Einsbit auf der Subtraktions-D-Leitung

121 invertieren die Exklusiv-Oder-Schaltungen 336, 337, 338 und 339 den Operanden/), und über die Oder-Schaltung 349 wird der Übertragseingangsleitung 348 des Volladdierers 352 ein Einsbit zugeführt, welches künstlich das Zweierkomplement des Operanden D herstellt. Während der Additionsoder Subtraktionsoperationen kann ein Einsbit auf der Plus-Eins-Leitung 120, welches der Übertrags-Eingangsleitung 368 des Volladdierers 364 über die Oder-Schaltung 351 zugeführt wird, die Summe der Operanden um 1 erhöhen. Die Oder-Schaltungen 350 und 351 übertragen Einsbits von der Plus-Zwei-

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Leitung 120 zu den Eingängen 356 und 368 des Voll- vor den Eingängen der Addierer 18, wie an Hand addierers364 und erhöhen somit die Summe um 2. der Fig. 3a und 3b beschrieben, möglich. Mit der Signale auf der Plus-Drei-Leitung 120 werden über vorliegenden Schaltung sind demnach viele Kombidie Oder-Schaltungen 349, 350 und 351 der Über- nationen der Addition, der Subtraktion und der Ertragseingangsleitung 348 des Volladdierers 352 und 5 höhung der Summe mit der Schaltung gemäß F i g. 3 c den Eingangsleitungen 356 und 358 des Volladdierers möglich.

364 zugeführt, um die Summe während Additions- _Bd ._{rf för} ^ _{Betriebsweise} operationen um 3 zu erhohen.

Die Summenausgänge 51, 52, 53 und 54 von den Nachfolgend soll die Ausführung einer Addition

Volladdierern 364, 365, 366 und 367 werden in der io und einer Subtraktion an Hand aller Figuren, ins-

Leitung319zusammengefaßt. besondere des Ausführungsbeispiels der Fig. 3a,

um· χα- ·.. »r τ-· ·· /τ-· ο \ beschrieben werden. Es sei angenommen, ein Befehl,

M-Bit-Add_ierer nut iV-Emgangen (F ι g. 3 c) _{der dnen Adreßteil von oon}* _{3j hab6j befmde sich}

Das Prinzip der Addierer 18, wie sie in den in dem Befehlsregister 11, das Indexregister 15 ent-Fig. 3a und 3b dargestellt sind, wird in der Fig. 3c 15 halte den Wert Olli, 7, das Verschieberegister 16 zu einem Beispiel verallgemeinert, mit welchem enthalte den Wert 0010, 2, und die übrigen ModiiV-Operanden addiert werden, welche jeweils M-Bits fikationsregister werden benutzt, d. h., die Registeraufweisen. Jede Operandenposition ist durch einen kennzeichnung 125 des Befehls kennzeichnet nur das den Operanden kennzeichnenden Buchstaben und Indexregister und das Verschieberegister. Bevor die jede Operandenposition durch eine Bitnummer ge- ao Daten aus dem Speicher entnommen werden oder kennzeichnet. Es gibt iV-Operanden A, B, C, D usw. irgendwelche Operationen gemäß Befehl im Befehlsbis N. Jeder hat M-Bits 1, 2, 3, 4 usw. bis M. So register 11 ausgeführt werden, werden der Inhalt enthält z.B. der Operand C die Bitpositionen Cl, (Olli) des Indexregisters 15 und des Verschiebe- Cl, C3, C4 usw. bis CM, und der letzte Operands registers 16 (0010) mit der Befehlsadresse (0011) enthält die Bitpositionen Nl, Nl, N3, N4 usw. bis 25 kombiniert, um eine effektive Adresse zum Aufrufen NM. Die Operanden A bis N werden dem Addierer des Speichers 13 zu bilden. Unter der Annahme, daß 18 nach Fig. la über die Kabelleitungen 115, 116, die Leitungen 120 Nullbits führen, wird die effektive 117 usw. bis 118 jeweils zugeführt. Die Ausgangs- Adresse bei der Addition 1100, 12, sein, während, summenbits51 bis SM werden in Fig. la über die wenn der Eingangswert (0010) vom Verschiebe-Sammelleitung 119 abgenommen. 30 register abgezogen wird, die effektive Adresse 1000,

Die Volladdierer bilden eine Matrix mit 8, sein wird.

iV— 1-Ebenen und M-Positionen in jeder Ebene. Während des ersten Teils des Speicherzyklus

Eine Ebenennummer (horizontale Reihe) und eine öffnet das Signal ir (Fig. la, Ic) die Torschaltung

Positionsnummer (vertikale Spalte) kennzeichnen 19, um den Adreßteil des Befehls (0011) zum

jeden einzelnen dargestellten Volladdierer. So ist 35 Speicheradreßregister 12 hindurchzulassen. Während

z.B. der VolladdiererF 43 in der dritten Bitposition desselben Teils des Zyklus öffnen die Signale mar,

der vierten Ebene. ixr und rr die Tore 127,111 und 112, um den Adreß-

Jeder Volladdierer in der ersten Ebene empfängt teil (0011) des Befehls zum Eingang A des Addierers

drei Operanden, und jeder Volladdierer in jeder 18, den Indexbetrag (Olli) zum Eingang B über die

folgenden Ebene, außer der letzten, empfängt einen 40 Leitung 116 und den Verschiebebetrag (0010) über

zusätzlichen Operanden. Einzelne Volladdierer in die Leitung 117 zum Eingang C zu übertragen. Wäh-

jeder Ebene unter der ersten Ebene empfangen rend des ersten und des zweiten Teiles des Speicher-

außerdem Summeneingänge von den Summenaus- zyklus bildet der Addierer 18 aus den Eingängen A,

gangen der Volladdierer in den entsprechenden Bit- B und C eine effektive Adresse.

Positionen der davorliegenden Ebene und Über- 45 . ,,. . ,- . , _R , „-.

tragseingangssignale von den Übertragsausgängen Addition (A + B + C)

der Volladdierer der nächstniedrigen Position der Während der Addition befinden sich auf der Sub-

davorliegenden Ebene. In der letzten Ebene werden traktionsleitung 121 und der Leitung 120 Nullbits,

die Volladdiererübertragsausgänge dem Volladdierer In dem nachfolgend an Hand der Fig. 3a beschrie-

der nächsthöheren Bitpositionen zugeführt, um damit 50 benen Beispiel habe der Operand^ den Wert 0011

ein Durchlaufen der Überträge zu ermöglichen. Die und werde entsprechenden Ubertragseingangsleitun-

Summe wird an den Ausgängen der letzten Ebene gen der Volladdierer 309, 310, 311 und 312 zuge-

abgenommen. führt. Der Operand B, der den Wert Olli habe, wird

Die Ausgangsleitungen 386, 387, 388, 389, 390 jeweils einem der Operandeneingänge der gleichen

usw. bis 391 und 392 stellen Ubertragsausgänge von 55 Volladdierer zugeführt. Der Operand C habe den

der letzten Bitposition einer jeden Ebene dar; sie Wert 0010 und wird den jeweils verbleibenden Ein-

können, brauchen aber nicht ausgenutzt werden. Die gangen der gleichen Volladdierer über die Exklusiv-

Eingangsleitungen 380, 381, 382, 383 usw. bis 384 Oder-Schaltungen 31, 32, 33 und 34 zugeführt,

und 385 stellen die Ubertragseingänge zu den ersten welche den Operanden C ohne Änderung hindurch-

Bitpositionen einer jeden Ebene außer der ersten dar; 60 lassen, weil sich auf der Subtraktions-C-Leitung 121

sie können ausgenutzt werden, um ein Zweierkom- ein Nullbit befindet. Gemäß den Regem der Tabelle

plement bei der Subtraktion zu erzeugen, wie es nach Fig. 2b hat der Volladdierer 39 einen Sum-

oben an Hand der F i g. 3 a und 3 b erläutert wurde. menausgang 0 und einen Ubertragsausgang 1, der

Die Summe kann z. B. durch vier Einsbits erhöht Volladdierer 310 einen Summenausgang 1 und einen

werden, welche über die Leitungen 380, 381, 382 65 Übertragsausgang 1, der Volladdierer 311 einen

und 383 zugeführt werden. Ebenso ist die Subtrak- Summenausgang 1 und einen Ubertragsausgang 0

tion eines jeden oder aller (N-1) der Operanden und der Volladdierer 312 einen Summenausgang 0.

durch Einfügung von Exklusiv-Oder-Schaltungen Die Volladdierer der zweiten Ebene 376, 377, 378

und 379 empfangen demnach die Binärzahlen 0110 auf den Leitungen 313, 314, 315, und 316 und 0110 auf den Leitungen 320, 317, 318 und 319, welche zusammen mit den Übertragen von den Volladdierern 377 und 378 eine Endsumme 1100 auf den Leitungen 51, 52, 53 und 54 des Kabels 119 bilden. In der Schaltung gemäß Fig. la wird die effektive Adresse (1100) auf dem Kabel 119 gegen Ende des zweiten Teiles des Speicherzyklus über eine Torschaltung 114 in das Speicheradreßregister 12 eingegeben. Zu Beginn des dritten Teiles des Zyklus überträgt das Signal mem die effektive Adresse (1100) vom Speicheradreßregister 12 über die Torschaltung 110 zu dem Speicher 13, um ein Datenwort in der Speicherposition 1100 zu adressieren. Während der Teile 3 und 4 des Zyklus wird das Datenwort in das Speicherpufferregister 14 eingegeben und dann während der Teile S bis 8 in der Speicherposition 1100 regeneriert.

Wäre ein Einsbit der Plus-Zwei-Leitung 120 zügeführt worden, so wären Einsbits über die Operandeneingangsleitung 320 und die Übertragseingangsleitung 323 dem Volladdierer 376 zugeführt worden und hätten zur Folge gehabt, daß dieser eine Summe 0 und einen Übertrag 1 erzeugt. Der Übertrag vom Volladdierer 376 zum Volladdierer 377 würde dann zur Folge haben, daß der Volladdierer 377 ein Summen-Einsbit abgibt und wie vorher einen Übertrag von 1. Somit wäre die Summe auf der Leitung 119 1100,14, anstatt 1100,12.

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Subtraktion (A + B — C)

Bei diesem an Hand der F i g. 1 a beschriebenen Ausführungsbeispiel sind die Bedingungen die gleichen, wie bei der vorher beschriebenen Addition, außer, daß auf der Subtraktions-C-Leitung 121 nun ein Einsbit ist. Obwohl der Schaltung gemäß F i g. 3 a die Operanden A und B unverändert den VoIladdierem der ersten Ebene 309, 310, 311 und 312 zugeführt werden, wird vom Operanden C (0010) das Einerkomplement (1101) durch die Exklusiv-Oder-Schaltungen 31, 32, 33 und 34 vor Zuführung an die Volladdierer der ersten Ebene gebildet. Demzufolge gibt der Volladdierer 39 eine Summe 1 und einen Übertrag 1 ab, der Volladdierer 310 eine Summe 0 und einen Übertrag 1, der Volladdierer 311 eine Summe 0 und einen Übertrag 1 und der Volladdierer 312 eine Summe 1. Den Addierern der zweiten Ebene 376, 377, 378 und 379 wird diese Information zugeführt und außerdem ein Einsbit von der Subtraktions-C-Leitung 121 (wodurch das Zweierkomplement des Operanden C erzeugt wird), so daß diese Addierer 1001 auf den Leitungen 313, 314, 315 und 316 und 1111 auf den Leitungen 320, 317, 318 und 319 addieren, um die Endsumme 1000 (+ einem Einsbitübertrag auf der Leitung 328, der bei der Zweierkomplementarithmetik vernachlässigt wird) auf der Leitung 19 zu erzeugen.

Die Summe 1000, 8, wird in der gleichen Weise ausgenutzt, wie die bei der Addition gebildete Summe, wie oben beschrieben.

Wäre auf der Plus-Eins-Leitung ein Einsbit gewesen, so wäre ein Einsbitübertrag über die Leitung dem Volladdierer 376 zugeführt worden, wodurch dieser eine Summe 1 und (wie vorher) ein Übertrag 1 abgegeben hätte. Die Summe würde 1001, 9, statt 1000, 8, lauten.

Claims (4)

Patentansprüche:

1. Parallel-Addierer zur gleichzeitigen Addition von mehr als zwei Operanden, dadurch gekennzeichnet, daß N~-l Ebenen mit je /n-Volladdierern vorgesehen sind (wobei N = Zahl der Operanden und M = Zahl der Bits des größten Operanden), daß drei Operanden der ersten Ebene von Volladdierern und jeder weitere Operand je einer der folgenden Ebenen von Volladdierern, außer der letzten, zugeführt wird, daß die Summenausgänge der Volladdierer jeweils den Volladdierern der gleichen Bitstellen und die Überträge jeweils den Volladdierern der nächsthöheren Bitstellen der jeweils nächsten Ebene zugeführt werden, daß die Übertragungsausgänge der Volladdierer der letzten Ebene mit den Übertragseingängen der nächsthöheren Bitstelle der Volladdierer der letzten Ebene verbunden sind und daß das Summenausgangssignal durch die Summenausgänge der Volladdierer der letzten Ebene gebildet wird.

2. Parallel-Addierer nach Anspruch 1, dadurch gekennzeichnet, daß zur wahlweisen Subtraktion mindestens eines Operanden dessen Bits über einen Eingang je einer Exklusiv-Oder-Schaltung den Volladdierern einer Ebene zugeführt werden, daß den anderen Eingängen der Exklusiv-Oder-Schaltung zur Einskomplementbildung ein Einsbit zugeführt wird und daß zur Umwandlung in ein Zweierkomplement das Einsbit außerdem dem Ubertragseingang des Volladdierers der niedrigsten Stelle einer der zweiten bis letzten Ebene von Volladdierern zugeführt wird.

3. Parallel-Addierer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur Erhöhung der Summe um den Wert 1 bis N— 1 den Volladdierern der niedrigsten Stelle von N-Ebenen je ein Einsbit zugeführt wird.

4. Die Verwendung des Parallel-Addierers nach einem der Ansprüche 1 bis 3 zur mehrfachen Indexierung in einer programmgesteuerten Datenverarbeitungsanlage.

Hierzu 2 Blatt Zeichnungen

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