DE10393732B4

DE10393732B4 - Phasenregelkreis mit Pulsgenerator und Verfahren zum Betrieb des Phasenregelkreises

Info

Publication number: DE10393732B4
Application number: DE10393732T
Authority: DE
Inventors: Markus Scholz; Christian MÜNKER
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2002-11-26
Filing date: 2003-11-12
Publication date: 2011-02-24
Anticipated expiration: 2023-11-13
Also published as: WO2004048000A2; WO2004048000A3; US7199672B2; US20050264367A1; DE10393732D2; AU2003287864A8; AU2003287864A1

Abstract

Phasenregelkreis mit Pulsgenerator,
mit einem Phasendetektor (23) zum Vergleichen eines Referenzsignals (Fref') mit einem Oszillatorsignal (FVCO'), welcher einen Detektorausgang (23.3) aufweist, an dem ein Phasenvergleichssignal (PVS) abgreifbar ist,
wobei der Pulsgenerator (22) einen Generatorausgang (22.2) aufweist und zur Erzeugung eines pulsweitenmodulierten Pulssignals (PWL) dient,
wobei ein Generatoreingang des Pulsgenerators (22) mit einem Eingang (23.1) des Phasendetektors (23) verbunden ist, so dass das Referenzsignal (Fref') an dem Generatoreingang des Pulsgenerators (22) und an dem Eingang (23.1) des Phasendetektors (23) anliegt,
mit einer einen Steuereingang (60, 61) und einen Ausgang (62) aufweisenden Auswahleinheit (24), die eingangsseitig mit den Detektorausgang (23.3) und dem Generatorausgang (22.2) verbunden ist, und derart ausgebildet ist, dass über ein am Steuereingang (60, 61) anlegbares Steuersignal (MC1, MC2) am Ausgang (62) der Auswahleinheit (24) wahlweise das Phasenvergleichssignal (PVS) oder in einer Betriebsart mit offener Regelschleife das Pulssignal (PWL) abgreifbar ist.

Description

Die Erfindung betrifft einen Phasenregelkreis mit Pulsgenerator und ein Verfahren zum Betrieb des Phasenregelkreises.
Ein Phasenregelkreis, im folgenden auch als Nachlaufsynchronisation oder Phase Locked Loop (PLL) bezeichnet, dient dazu, eine von einem Oszillator erzeugte Frequenz so einzustellen, dass sie mit einer Referenzfrequenz, welche durch einen Referenzoszillator erzeugt wird, übereinstimmt. Die Übereinstimmung muss derart genau sein, dass die Phasenverschiebung zwischen den beiden Frequenzen nicht wegläuft.
Der prinzipielle Aufbau eines Phasenregelkreises, wie er aus dem Stand der Technik bekannt ist, ist in 1 gezeigt. Ein von einem Referenzoszillator 1 erzeugtes Signal mit einer Referenzfrequenz Fref wird auf einen 1/R-Teiler 2 geführt, der die Referenzfrequenz Fref durch den Teilerwert R teilt und am Ausgang ein Signal mit der durch R geteilten Frequenz Fref' erzeugt. Das Signal mit der Frequenz Fref' wird mit einem Signal mit der Frequenz FVCO' mittels eines Phasendetektors 3 verglichen. Dazu werden die beiden Signale Fref' und FVCO' auf die Phasendetektoreingänge 3.1 und 3.2 des Phasendetektors 3 geführt. Der Phasendetektor 3 liefert an seinem Ausgang 3.3 eine Ausgangsspannung, die von der Phasenverschiebung zwischen dem Signal mit der Frequenz FVCO', im Folgenden auch als Nachlaufsignal bezeichnet, und dem Referenzsignal mit der Frequenz Fref' bestimmt wird. Dem Phasendetektor 3 ist eine Ladungspumpe 4 nachgeschaltet, so dass über einen Steuereingang 4.1 der Ladungspumpe 4 anhand der vom Phasendetektor 3 erzeugten Ausgangsspannung mittels der Ladungspumpe 4 ein Ladungspumpenstrom Icp am Ausgang 4.2 der Ladungspumpe 4 erzeugbar ist. Der Ladungspumpenstrom Icp wird auf den Eingang 5.1 eines Schleifenfilters 5 geführt. Die am Ausgang 5.2 des Schleifenfilters 5 erzeugte Spannung Vtune, im folgenden auch als Tuningspannung bezeichnet, wird auf den Eingang 6.1 eines spannungsgesteuerten Oszillators 6 geführt, um die Ausgangsfrequenz FVCO des spannungsgesteuerten Oszillators 6 einzustellen. Der spannungsgesteuerte Oszillator 6 wird oft auch als Voltage Controlled Oscillator (VCO) bezeichnet. Das Ausgangssignal des spannungsgesteuerten Oszillators 6 mit der Frequenz FVCO wird über einen Rückkopplungszweig auf einen 1/N-Teiler 7 geführt, der die Frequenz FVCO in eine durch den Teilerwert N geteilte Frequenz FVCO' teilt, und wie erwähnt, auf den Eingang 3.2 des Phasendetektors 3 führt.
Wenn die Frequenz FVCO von der Referenzfrequenz Fref abweicht, nimmt die Phasenverschiebung proportional zur Zeit zu. Dadurch steigt die Regelabweichung in der geschlossenen Regelschleife selbst bei endlicher Regelverstärkung soweit an, bis die beiden Frequenzen Fref' und FVCO' exakt übereinstimmen. Die bleibende Regelabweichung der Frequenz wird damit zu Null.
Für den Fall, dass der Phasenregelkreis PLL in einem Sender verwendet wird, kann dem Ausgang 6.2 des spannungsgesteuerten Oszillators 6 ein Leistungsverstärker 8 nachgeschaltet sein, um das Signal zu verstärken und auf eine Antenne 9 zu führen.
Der 1/N-Teiler 7 kann je nach Anwendungsfall auch einen Hochfrequenzvorteiler in Form eines Fest-, Dual- oder Multi-Modulus-Hochfrequenzteilers umfassen.
Der in 1 gezeigte prinzipielle Aufbau des Phasenregelkreises kann beispielsweise in einem Frequenzsynthesizer eingesetzt werden.
In diesem Fall wird zur Erzeugung einer möglichst rauscharmen, hochfrequenten Trägerfrequenz FVCO zunächst als Referenzoszillator 1 ein niederfrequenter, rauscharmer Referenzoszillator benötigt. Die von diesem erzeugte Referenzfrequenz Fref wird mit dem 1/R-Teiler 2, der im folgenden als Referenzteiler bezeichnet wird, auf eine niedrigere Frequenz Fref', die sogenannte Vergleichsfrequenz, geteilt. Die hochfrequente Ausgangsfrequenz FVCO des spannungsgesteuerten Oszillators 6 wird über den 1/N-Teiler auf die niedrigere Frequenz FVCO' geteilt. Die Phasendifferenz zwischen den beiden Frequenzen Fref' und FVCO' wird mit dem Phasendetektor 3 ermittelt und in ein Signal mit einem entsprechenden Puls-Pausenverhältnis umgewandelt. Am Ausgang 3.3 des Phasendetektors 3 steht dann ein pulsweitenmoduliertes Signal an. Die Ladungspumpe 4 wertet das Puls-Pausen-Verhältnis des pulsweitenmodulierten Signals aus und wandelt das pulsweitenmodulierte Signal in Verbindung mit dem Schleifenfilter 5 in die Regelspannung Vtune um, die dann den spannungsgesteuerten Oszillator 6 steuert.
Das Schleifenfilter 5 kann als aktives oder passives Schleifenfilter ausgebildet sein. Zudem kann je nach den geforderten technischen Randbedingungen das Schleifenfilter 5 als integrierendes oder nicht integrierendes Schleifenfilter realisiert sein. Für den Fall, dass das Schleifenfilter 5 als nicht integrierendes Schleifenfilter ausgebildet ist, wird lediglich die Regeldifferenz zwischen den beiden Frequenzen Fref' und FVCO' auf Null geregelt. Eine Regelabweichung der Phase kann jedoch bestehen bleiben. Falls die Phasenverschiebung ebenfalls minimiert werden soll, ist es von Vorteil, das Schleifenfilter 5 als integrierendes Filter auszubilden.
Für die Realisierung bestimmter Systeme zur Phasenregelung kann es nötig sein, die Phasenregelschleife zu unterbrechen, um eine oder mehrere bestimmte feste Tuningspannungen und somit bestimmte, feste VCO-Frequenzen FVCO zu erzeugen.
Eine Unterbrechung des Phasenregelkreises zusammen mit der Erzeugung einer festen VCO-Frequenz ist jedoch nicht ohne weiteres bewerkstelligbar. So führt ein Eingriff vor oder hinter dem Schleifenfilter 5 zu einer zusätzlichen parasitären Belastung der Schaltung. Dies wiederum führt zu einer zusätzlichen Degeneration bezüglich des Phasenrauschens bzw. zur Erhöhung von Störlinien, welche auch als Spurious bezeichnet werden. Auch eine Modifikation des Phasendetektors führt zu ähnlichen Problemen.
Grundsätzlich ist bei jeder Modifikation des Phasenregelkreises darauf zu achten, dass das Phasenrauschen durch eine gezielte Kontrolle der Flankensteilheit bzw. eine Einschränkung in der Anzahl der verwendeten Schaltungsblöcke nicht zunimmt.
Zudem ist es wichtig, dass die verschiedenen festen Tuningspannungen miteinander linear korrelieren, was auch als Matching bezeichnet wird. Treten bereits bei der Erzeugung der verschiedenen Tuningspannungen Nichtlinearitäten auf, würden in einer Schaltung, welche die Steilheit des spannungsgesteuerten Oszillators erfasst und bewertet zusätzliche Fehler generiert.
In der DE 41 04 040 C2 ist ein Verfahren zum Abgleich und Betrieb einer Schaltungsanordnung, der über einen Tiefpass zum Abgleich ein pulsweitenmoduliertes Steuer- oder Regelsignal zugeführt wird, wobei zum Verkürzen der Abgleichszeit für die Schaltungsanordnung mit einer vorgegebenen Spannung am Ausgang des Tiefpasses während des Abgleichs die Zeitkonstante des Tiefpasses kleiner gewählt ist, als während des Betriebs, wobei während des Abgleichs die Pulsbreite des pulsweitenmodulierten Abgleichsignals kleiner gewählt ist, als die Pulsbreite des pulsweitenmodulierten Steuer- oder Regelsignals während des Betriebs und wobei die Frequenz des pulsweitenmodulierten Abgleichssignals während des Abgleichs dagegen größer gewählt ist, als die Frequenz des pulsweitenmodulierten Steuer- oder Regelsignals während des Betriebs.
In der JP 10-173521 A ist ein Phasenregelkreis (PLL) beschrieben, der einen Phasenkomparator, ein Schleifenfilter, einen spannungsgesteuerten Oszillator (VCO) und einen Frequenzteiler aufweist, bei dem ein Multiplexer zwischen dem Phasenkomparator und dem Schleifenfilter angeordnet ist und bei dem ein PWM-Signalgenerator zum Erzeugen eines PWM-L-Signals mit einem niedrigen Tastverhältnis („Duty factor”) und eines PWM-H-Signals mit einem hohen Tastverhältnis basierend auf einem Referenztaktsignal und ein Frequenzermittlungsschaltkreis zum Ermitteln ob die Frequenz eines Teilersignals innerhalb eines vorgegebenen Frequenzbereiches liegt, basierend auf dem Referenztaktsignal und Übertragen eines Schaltsignals gemäß dem Ergebnis der Ermittlung an den Multiplexer vorgesehen sind. Wenn die Frequenz des Teilersignals innerhalb des vorgegebenen Bereichs liegt, wird die Ausgabe des Phasenkomparators dem Schleifenfilter zugeführt, wenn sie höher ist als der vorgegebene Bereich, wird dem Schleifenfilter des PWM-L-Signal zugeführt, aber wenn sie niedriger ist als der vorgegebene Bereich, wird dem Schleifenfilter das PWM-H-Signal zugeführt.
In der US 6,121,844 A ist ein PLL-Frequenzsynthesizer und ein zugehöriges Steuerverfahren beschrieben, bei dem eine an einem VCO anliegende Steuerspannung verglichen wird mit einem gespeicherten Spannungswert, der einem Teilerverhältnis eines einem Phasenkomparator vorgeschalteten Frequenzteilers entspricht, und bei dem eine Ladungspumpe basierend auf dem Vergleicher angesteuert wird.
Eine Aufgabe der Erfindung ist es daher, einen Phasenregelkreis mit Pulsgenerator und ein Verfahren zum Betrieb des Phasenregelkreises anzugeben, bei dem beider Erzeugung verschiedener fester Tuningspannungen das Phasenrauschen im Phasenregelkreis nicht erhöht wird und die verschiedenen festen Tuningspannungen linear korrelieren.
Die Aufgabe wird durch einen Phasenregelkreis mit Pulsgenerator mit den Merkmalen gemäß Patentanspruch 1 und durch ein Verfahren zum Betrieb des Phasenregelkreises mit den Merkmalen gemäß Patentanspruch 8 gelöst.
Der erfindungsgemäße Phasenregelkreis mit Pulsgenerator weist einen Phasendetektor zum Vergleich eines Referenzsignals mit einem Oszillatorsignal und zur Erzeugung eines Phasenvergleichssignals auf, wobei das Phasenvergleichssignal an einem Detektorausgang des Phasendetektors abgreifbar ist. Der Pulsgenerator dient zur Erzeugung eines pulsweitenmodulierten Pulssignals und weist einen Generatorausgang auf, an welchem das pulsweitenmodulierte Pulssignal abgreifbar ist. Des weiteren ist eine Auswahleinheit vorgesehen, die eingangsseitig mit den Detektorausgang und dem Generatorausgang verbunden ist und derart ausgebildet ist, dass über ein an einen Steuereingang der Auswahleinheit anlegbares Steuersignal an einem Ausgang der Auswahleinheit wahlweise das Phasenvergleichssignal oder das Pulssignal abgreifbar ist.
Beim erfindungsgemäßen Verfahren zum Betrieb des Phasenregelkreises werden über Steuerbits der Phasendetektor oder der Pulsgenerator aktiviert.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den abhängigen Patentansprüchen angegebenen Merkmalen.
Bei einer Ausführungsform der Erfindung ist ein Multiplexer vorgesehen, welcher dem Phasendetektor vorgeschaltet ist und einen ersten und einen zweiten Multiplexereingang aufweist, an welche das Referenzsignal und das Oszillatorsignal anlegbar sind.
Vorteilhafterweise ist bei dem erfindungsgemäßen Phasenregelkreis eine Ladungspumpe vorgesehen, welche der Auswahleinheit nachgeschaltet ist. Mit Hilfe der Ladungspumpe wird das von der Auswahleinheit erzeugte Signal in einen entsprechenden Ladungspumpenstrom umgesetzt.
Entsprechend einer bevorzugten Ausführungsvariante des erfindungsgemäßen Phasenregelkreises ist ein Schleifenfilter vorgesehen, welches der Ladungspumpe nachgeschaltet ist. Damit lassen sich störende Signalanteile im Regelkreis unterdrücken. Im open-loop-Betrieb, das heißt bei offener Regelschleife, kann mit Hilfe des Schleifenfilters aus dem vom Pulsgenerator erzeugten Pulssignal eine mittlere Spannung generiert werden.
Bei einer Weiterbildung des erfindungsgemäßen Phasenregelkreises ist der Phasendetektor als Typ-4-Phasendetektor ausgebildet. Ein derartiger Phasendetektor hat den Vorteil, dass damit neben der Phasenabweichung auch eine Abweichung in der Frequenz detektiert werden kann.
Darüber hinaus kann beim erfindungsgemäßen Phasenregelkreis der Pulsgenerator als Multi-Modulus-Teiler ausgebildet sein. Ein derartiger Teiler hat den Vorteil, dass er einfach aufbaubar ist und das Teilerverhältnis den Bedürfnissen entsprechend eingestellt werden kann.
Zur Lösung der Aufgabe wird ferner vorgeschlagenen den Pulsgenerator des Phasenregelkreises derart auszubilden, dass er zur Erzeugung eines Puls-Pausen-Verhältnisses von 1:3, 1:4 oder 1:3 geeignet ist.
Bei einer weiteren Ausführungsform des erfindungsgemäßen Verfahren zum Betrieb des Phasenregelkreises wird über die Steuerbits das Pulsweitenverhältnis des Pulssignals eingestellt.
Im folgenden wird die Erfindung anhand von vier Figuren weiter erläutert.
1 zeigt in Form eines Blockschaltbilds den prinzipiellen Aufbau eines Phasenregelkreises wie er aus zum Stand der Technik bekannt ist.
2 zeigt in Form eines Blockschaltbilds die Verknüpfung des Pulsgenerators, des Phasendetektors und der Auswahleinheit, welche in der Erfindung zum Einsatz kommen.
3 zeigt in Form eines Schaltplans eine mögliche Ausführungsform des Pulsgenerators, des Phasendetektors und der Auswahleinheit.
4 zeigt in Form eines Zeitdiagramms mehrere mögliche durch den Pulsgenerator erzeugbare pulsweitenmodulierte Signale.
Auf die Beschreibung der 1 wird im folgenden nicht weiter eingegangen, da dies bereits in der Beschreibungseinleitung erfolgte. Zur Erläuterung der 1 wird auf obiges verwiesen.
Im in 2 gezeigten Blockschaltbild ist ein Pulsgenerator 22, ein Phasendetektor 23 und eine Auswahleinheit 24 gezeigt, welche durch den mit dem Bezugszeichen 21 zusammengefassten Block zusammengefasst sind. Der Pulsgenerator 22 weist einen Generatoreingang 22.1 auf, an dem das Referenzsignal Fref' anlegbar ist. Am Generatorausgang 22.2 ist ein vom Pulsgenerator 22 erzeugtes pulsweitenmoduliertes Signal PWL abgreifbar. Das Referenzsignal Fref' wird gleichzeitig auf den ersten Eingang 23.1 des Phasendetektors 23 geführt, um mit dem am zweiten Eingang 23.2 des Phasendetektors 23 anliegenden Oszillatorsignal FVCO' verglichen zu werden. Am Detektorausgang 23.3 ist dann das Ergebnis des Vergleichs als Phasenvergleichssignal PVS abgreifbar. Sowohl das Phasenvergleichssignal PVS als auch das pulsweitenmodulierte Pulssignal PWL werden auf eine Auswahleinheit 24, welche in 2 der Einfachheit halber als steuerbarer Schalter dargestellt ist, geführt. Mit Hilfe eines Steuersignals MC, welches die Auswahleinheit 24 steuert, wird festgelegt, ob das pulsweitenmodulierte Pulssignal PWL oder das Phasenvergleichssignal PVS auf den Ausgang der Auswahleinheit 24 geschaltet werden soll.
Indem der Phasendetektor 3 des Phasenregelkreises PLL gemäß 1 durch den Block 21 gemäß 2 ersetzt wird, erhält man einen Phasenregelkreis, der je nach Bedarf entweder zur Anpassung der Oszillatorfrequenz FVCO an die Referenzfrequenz Fref oder zur Erzeugung einer bestimmten festen Tuningspannung Vtune und damit einer bestimmten festen Oszillatorfrequenz FVCO dient.
In 3 ist in Form eines Schaltplans eine mögliche Ausführungsform des in 2 gezeigten Blocks 21 dargestellt. Über die an den Eingängen 60 und 61 der Auswahleinheit 24 anliegenden Steuerbits MC1 und MC2 kann zum einen ausgewählt werden, ob der Pulsgenerator 22 oder der Phasendetektor 23 in Verbindung mit einem Multiplexer 31 aktiviert werden soll. Zudem kann über die beiden Steuerbits MC1 und MC2 das Pulsweitenverhältnis des durch den Pulsgenerator 22 erzeugten pulsweitenmodulierten Signals PWL vorgegeben werden.
Der Pulsgenerator 22 ist in 3 als Multi-Modulus-Teiler ausgebildet. Dabei handelt es sich um einen Synchronteiler bestehend aus einem UND-Gatter 34, einem ersten Flip-Flop 35, einem NOR-Gatter 36, einem zweiten Flip-Flop 37 und einem dritten Flip-Flop 38. Dem Synchronteiler ist ein Multiplexer 40 und ein viertes Flip-Flop 41 nachgeschaltet. Der Multiplexer 40 kann je nach gewähltem Betriebsmodus entweder das vom UND-Gatter 39 stammenden Signal oder das vom dritten Flip-Flop 38 stammende Teilersignal auf den Multiplexerausgang und damit auf den Eingang D des vierten Flip-Flops 41 weitergeben. Mit Hilfe des vierten Flip-Flops 41 erfolgt eine Resynchronisation mit dem Eingangstakt PWL_CLK. Die Resynchronisation dient zur Vermeidung von Phasensprüngen, welche durch das Wechseln zwischen den verschiedenen möglichen Betriebsmodi bedingt sind.
Wenn am NAND-Gatter 68 das Signal M00n den logischen Zustand 1 aufweist, wird das Pulssignal PWL auf das NAND-Gatter 69 durchgeschaltet. Es liegt dort als invertiertes Pulssignal PWln an.
Der Multi-Modulus-Teiler besitzt zudem die Fähigkeit in dem Modus, in dem durch den Wert 5 geteilt wird, die Pulsbreite zu verdoppeln. In 4 entspricht dies dem zum Mode 1:1 gehörenden Signalverlauf 411.
Der Eingangstakt PWL_CLK entspricht dem Referenzsignal mit der Referenzfrequenz Fref', falls über das NOR-Gatter 64, den Inverter 65 und das NAND-Gatter 66 das Referenzsignal durchgeschaltet wird. Dies ist beispielsweise dann der Fall, wenn die beiden Steuerbits MC1 und MC2 jeweils den logischen Zustand 1 annehmen.
Bei dem in 3 gezeigten Ausführungsbeispiel dient als Phasendetektor 23 ein Typ-4-Phasendetektor. Dabei handelt es sich allgemein um einen Phasendetektor, bei dem rückgekoppelte Flip-Flops verwendet werden. Mit einem Typ-4-Phasendetektor kann sowohl ein Phasenfehler als auch ein Frequenzfehler im Bereich von +/–2π = 360 Grad detektiert werden. Die beiden Flip-Flops 50 und 51 des Phasendetektors 23 teilen die beiden Eingangssignale Fr und FV jeweils durch zwei und führen die geteilten Signale Fr/2 und FV/2 auf die beiden Eingänge eines XOR-Gatters 52. Das XOR-Gatter 52 bildet den eigentlichen Phasendetektor. Die beiden Flip-Flops 53 und 54, welche dem XOR-Gatter 52 nachgeschaltet sind und über ihre beiden Takteingänge C mit den beiden Eingangssignalen Fr und FV verbunden sind, bilden den Frequenzdetektor. Die Ausgänge Q der beiden Flip-Flops 53 und 54 und damit des Frequenzdetektors sind über den Inverter 55 und die beiden NAND-Gatter 56 und 57 miteinander verknüpft. Der Ausgang des NAND-Gatters 57 bildet gleichzeitig den Ausgang 23.3 des gesamten Phasendetektors 23.
Enthalten die beiden Steuerbits MC1 und MC2 jeweils den Wert 0, wird der Phasendetektor 23 über den Steuereingang des Flip-Flops 53 aktiviert. Der Pulsgenerator 22 hingegen wird deaktiviert. In diesem Fall wird das am Ausgang 23.3 des Phasendetektors 23 anliegende Phasenvergleichssignal PVS auf den Ausgang 62 der Schaltung als Signal UP geschaltet.
Den beiden Detektoreingängen 23.1 und 23.2 kann, wie in der Ausführungsform gemäß 3 gezeigt ist, ein Multiplexer 31 vorgeschaltet sein. Dies ist jedoch nicht zwingend erforderlich. Die an den Multiplexereingängen 31.1 und 31.2 des Multiplexer 31 anliegenden Signale Fref' und FVCO' werden, abhängig von einem Steuersignal POL bzw. POLn, auf die beiden Detektoreingänge 23.1 und 23.2 des Phasendetektors 23 geschaltet. Das Steuersignal POLn wird dabei mit Hilfe eines Inverters aus dem Steuersignal POL gewonnen und stellt damit das invertierte Steuersignal POL dar.
In 4 sind vier Signalverläufe gezeigt, wobei der zu Oberst dargestellte Signalverlauf den Verlauf des Referenzsignals mit der Referenzfrequenz Fref' darstellt. Falls die beiden Steuerbits MC1 und MC2 bei den Wert 0 aufweisen, liegt am Ausgang 22.2 des Pulsgenerators 22 kein Pulssignal PWL an. Am Ausgang 62 ist dann das Signal UP das Phasenvergleichssignal PVS des Phasendetektors 23 und entspricht damit der Phasendifferenz zwischen dem Referenzsignal Fref und dem Oszillatorsignal FVCO. Ist hingegen das Steuerbit MC1 = 1 und das Steuerbit MC2 = 0, ergibt sich der mit 401 gekennzeichnete Signalverlauf für das Signal UP. Hierbei ist der Pulsgenerator 22 aktiv und generiert das pulsweitenmodulierte Pulssignal PWL mit einem Puls-Pausen-Verhältnis von 1:3, das dann als Signal UP am Ausgang 62 erscheint. Wenn die Schaltung sich in Mode 1:0 befindet, das heißt, wenn das Steuerbit MC1 den Wert 0 und das Steuerbit MC2 den Wert 1 aufweist, ergibt sich der mit dem Bezugszeichen 410 gekennzeichnete Signalverlauf mit einem Puls-Pausen-Verhältnis von 1:4 für das Signal UP am Ausgang 62. Befindet sich die Schaltung schließlich im Mode 1:1, das heißt das Steuerbit MC1 = 1 und auch das Steuerbit MC2 = 1, wird vom Pulsgenerator 22 ein Pulssignal PWL mit einem Puls-Pausen-Verhältnis von 2:3 erzeugt, das am Ausgang 62 als Signal UP anliegt und das dem mit dem Bezugszeichen 411 gekennzeichneten Verlauf entspricht. Die Referenzfrequenz Fref' ist im Beispiel in 4 zu Fref' = 26 MHz gewählt.
Somit ist der Phasendetektor 23 lediglich im Mode 0:0 aktiv und der Phasenregelkreises geschlossen. In allen anderen Fällen ist der Phasendetektor 23 deaktiviert und über die beiden Steuerbits MC1 und MC2 wird sowohl der Pulsgenerator 22 aktiviert als auch das Pulsweitenverhältnis, wie in 4 für die Signalverläufe 401, 410 und 411 gezeigt ist, vorgegeben. Sämtliche vom Pulsgenerator 22 erzeugten pulsweitenmodulierten Signale PWL werden von Generator 22 auf Basis des Referenzsignals Fref' gebildet. Der Phasenregelkreis befindet sich dann im open-loop-Modus. Der open-loop-Modus entspricht der offenen Regelschleife. Mit der in 3 gezeigten Ausführungsform sind drei verschiedene Pulsweitenverhältnisse realisierbar, nämlich im Mode 0:1 1:3, im Mode 1:0 1:4 und im Mode 1:1 ein Pulsweitenverhältnis von 2:3. Am Ausgang 5.2 der Ladungspumpe 5 stehen somit drei verschiedene feste Tuningspannungen Vtune zur Verfügung, nämlich 250 mV, 200 mV bzw. 400 mV. Damit wiederum ergeben sich am Ausgang 6.2 des spannungsgesteuerten Oszillators 6 drei verschiedene feste Oszillatorfrequenzen FVCO.
Mit dem erfindungsgemäßen Phasenregelkreis mit Pulsgenerator wird somit ein schnelles digitales Wechseln zwischen einer offenen und einer geschlossenen Regelschleife, beispielsweise für einen Frequenzsynthesizer ermöglicht. Die Erfindung hat zudem den Vorteil, dass damit verschiedene, definierte Tuningspannungen Vtune im open-loop-Modus erzeugbar sind. Ein weiterer Vorteil besteht darin, dass die Erzeugung der Tuningspannung Vtune mit Hilfe des Schleifenfilters 5 ohne zusätzliche Bauelemente erfolgen kann. Die Erzeugung der Tuningspannungen Vtune erfolgt ausschließlich durch Größen, die auch im closed-loop-Betrieb verwendet werden, nämlich durch die Referenzfrequenz Fref', durch das digital einstellbare Tastverhältnis und durch die untere und obere Ausgangsspannung VHi und VLo des Phasendetektors 23, bzw. durch den Ausgangsstrom Icp der Ladungspumpe 4 und den Widerstand des Schleifenfilters 5. Ein weiterer Vorteil des erfindungsgemäßen Phasenregelkreises mit Pulsgenerator besteht schließlich darin, dass die erzeugten festen Tuningspannungen Vtune sehr linear zueinander sind. Trotz des Eingriffs in den Phasenregelkreis wird das Phasenrauschen im closed-loop-Betrieb nicht verschlechtert.
Anstelle des in 3 gezeigten Phasendetektors 23 kann auch ein anderer Phasendetektor verwendet werden.
Die Erfindung ist auch nicht auf den in 3 gezeigten Pulsgenerator 22 beschränkt. Anstelle des beschriebenen Pulsgenerators 22 kann auch ein Pulsgenerator verwendet werden, der ein anderes Puls-Pausen-Verhältnis als 1:3, 1:4 oder 2:3 erzeugt. Mit Hilfe einer Fractional-N-Steuerung sind auch sehr fein abgestufte Tastverhältnisse möglich.
Der Pulsgenerator 22 zur Erzeugung des pulsweitenmodulierten Signals PWL kann sowohl innerhalb als auch außerhalb des Phasendetektors 23 aufgebaut werden.
Bei der erfindungsgemäßen Lösung wird eine Phasendetektor-intrinsische Lösung realisiert, die die Einstellung der Tuningspannung Vtune ”digital”, basierend auf der Referenzfrequenz Fref', generiert. Durch die Verwendung der rauschärmsten Signalquelle des Systems, nämlich dem Referenzoszillator, der die Referenzfrequenz Fref erzeugt, kann das Phasenrauschen äußerst gering gehalten werden. Eine Zunahme des Phasenrauschens gegenüber einem Phasenregelkreis ohne Pulsgenerator erfolgt nicht.
Nach Auswahl des Betriebsmodus über das Steuersignal MC arbeitet die Schaltung entweder als Phasendetektor im closed-loop-Betrieb oder als Pulsweiten-Generator im open-loop-Betrieb.
Im closed-loop-Betrieb erzeugt der Phasendetektor Ausgangsimpulse mit der Referenzfrequenz Fref'. Für einen stabilen Betrieb der Phasenregelschleife PLL wird das Schleifenfilter 5 so dimensioniert, dass die Referenzfrequenz Fref' ausreichend herausgefiltert wird. Diese Eigenschaft des Schleifenfilters 5 kann ausgenutzt werden, um das pulsweitenmodulierte Signal PWL des Pulsgenerators 22 im open-loop-Betrieb in eine mittlere Gleichspannung VAvg umzuwandeln, deren Größe proportional zum Puls-Pausen-Verhältnis des pulsweitenmodulierten Signals PWL ist.
Die Höhe der mittleren Gleichspannung VAvg ist gegeben durch: VAvg = VHi· THi / TRef + VLo· TLo / TRef wobei

VHi: der Ausgangspegel im Zustand high,
VLo: der Ausgangspegel im Zustand low,
THi: die Highphase,
TLo: die Lowphase und
TRef: die Periode ist.

Für die in 4 gezeigten Beispiele für pulsweitenmodulierte Signale PWL gilt: VHi = 1 V und VLo = 0 V. Das Impuls-Pausen-Verhältnis, welches auch als duty cycle (DC) bezeichnet wird, ist definiert durch: DC = THi / TLo
Die Höhe der mittleren Spannung VAvg ist nur abhängig vom Impuls-Pausen-Verhältnis DC sowie von den Ausgangspegeln VHi und VLo des Phasendetektors 23. Die Ausgangspegel VHi und VLo des Phasendetektors 23 bestimmen unter anderem die Schleifenverstärkung des Phasenregelkreises PLL. Im Bedarfsfall kann die mittlere Spannung VAvg daher für einen Abgleich der Schleifenverstärkung genutzt werden. Die mittlere Spannung VAvg lässt sich durch eine Änderung des Impuls-Pausen-Verhältnisses DC sehr linear variieren.
Die vorhergehende Beschreibung der Ausführungsbeispiele gemäß der vorliegenden Erfindung dient nur zu illustrativen Zwecken und nicht zum Zwecke der Beschränkung der Erfindung. Im Rahmen der Erfindung sind verschiedene Änderungen und Modifikationen möglich, ohne den Umfang der Erfindung sowie ihre Äquivalente zu verlassen.
Bezugszeichenliste

1: Referenzoszillator
2: 1/R-Teiler
3: Phasendetektor
3.1: erster Eingang des Phasendetektors
3.2: zweiter Eingang des Phasendetektors
3.3: Ausgang des Phasendetektors
4: Ladungspumpe
4.1: Eingang der Ladungspumpe
4.2: Ausgang der Ladungspumpe
5: Schleifenfilter
5.1: Eingang des Schleifenfilters
5.2: Ausgang des Schleifenfilters
6: spannungsgesteuerter Oszillator
6.1: VCO-Eingang
6.2: VCO-Ausgang
7: 1/N-Teiler
8: Leistungsverstärker
9: Antenne
21: Pulsgenerator, Phasendetektor, Auswahleinheit
22: Pulsgenerator
22.1: Eingang des Pulsgenerators
22.2: Ausgang des Pulsgenerators
23: Phasendetektor
23.1, 23.2: Eingänge des Phasendetektors
23.3: Detektorausgang
24: Auswahleinheit
34: NAND-Gatter
35: Flip-Flop
36: ODER-Gatter
37: Flip-Flop
38: Flip-Flop
39: UND-Gatter
40: Multiplexer
41: Flip-Flop zur Resynchronisation
50: Flip-Flop
51: Flip-Flop
52: XOR-Gatter
53: Flip-Flop
54: Flip-Flop
55: Inverter
56: NAND-Gatter
57: NAND-Gatter
60: erster Steuereingang der Auswahleinheit
61: zweiter Steuereingang der Auswahleinheit
62: Ausgang der Auswahleinheit
PWL_CLK: Takt für den Pulsgenerator
PWL: pulsweitenmoduliertes Pulssignal
PWLn: invertiertes pulsweitenmoduliertes Pulssignal
POL: Steuersignal
POLn: invertiertes Steuersignal
MC, MC1, MC2: Steuerbits
FVCO: Frequenz des VCO
FVCO': geteilte Frequenz des VCO
Fref: Referenzfrequenz
Fref': geteilte Referenzfrequenz
PLL: Phasenregelkreis
K: Korrekturwert
Vtune: Tuningspannung
Icp: Ladungspumpenstrom

Claims

Phasenregelkreis mit Pulsgenerator, mit einem Phasendetektor (23) zum Vergleichen eines Referenzsignals (Fref') mit einem Oszillatorsignal (FVCO'), welcher einen Detektorausgang (23.3) aufweist, an dem ein Phasenvergleichssignal (PVS) abgreifbar ist, wobei der Pulsgenerator (22) einen Generatorausgang (22.2) aufweist und zur Erzeugung eines pulsweitenmodulierten Pulssignals (PWL) dient, wobei ein Generatoreingang des Pulsgenerators (22) mit einem Eingang (23.1) des Phasendetektors (23) verbunden ist, so dass das Referenzsignal (Fref') an dem Generatoreingang des Pulsgenerators (22) und an dem Eingang (23.1) des Phasendetektors (23) anliegt, mit einer einen Steuereingang (60, 61) und einen Ausgang (62) aufweisenden Auswahleinheit (24), die eingangsseitig mit den Detektorausgang (23.3) und dem Generatorausgang (22.2) verbunden ist, und derart ausgebildet ist, dass über ein am Steuereingang (60, 61) anlegbares Steuersignal (MC1, MC2) am Ausgang (62) der Auswahleinheit (24) wahlweise das Phasenvergleichssignal (PVS) oder in einer Betriebsart mit offener Regelschleife das Pulssignal (PWL) abgreifbar ist.
Phasenregelkreis nach Patentanspruch 1, mit einem Multiplexer (31), welcher dem Phasendetektor (23) vorgeschaltet ist und einen ersten und einen zweiten Multiplexereingang (31.1, 31.2) aufweist, an die das Referenzsignal (Fref') und das Oszillatorsignal (FVCO') anlegbar sind.
Phasenregelkreis nach Patentanspruch 1 oder 2, mit einer Ladungspumpe (4), welche der Auswahleinheit (24) nachgeschaltet ist.
Phasenregelkreis nach Patentanspruch 3, mit einem Schleifenfilter (5), welches der Ladungspumpe (4) nachgeschaltet ist.
Phasenregelkreis nach einem der Patentansprüche 1 bis 4, bei dem der Phasendetektor (23) derart ausgebildet ist, dass damit auch eine Frequenzabweichung zwischen dem Referenzsignal (Fref') und dem Oszillatorsignal (FVCO') detektierbar ist.
Phasenregelkreis nach einem der Patentansprüche 1 bis 5, bei dem der Pulsgenerator (22) ein Multi-Modulus-Teiler ist.
Phasenregelkreis nach einem der Patentansprüche 1 bis 6, bei dem der Pulsgenerator (22) derart ausgebildet ist, dass er zur Erzeugung eines Puls-Pausen-Verhältnisses von 1:3, 1:4 oder 2:3 geeignet ist.
Verfahren zum Betrieb des Phasenregelkreises nach einem der Patentansprüche 1 bis 7, bei dem über Steuerbits (MC1, MC2) der Phasendetektor (23) oder der Pulsgenerator (22) aktiviert wird.
Verfahren nach Patentanspruch 8, bei dem über die Steuerbits (MC1, MC2) das Pulsweitenverhältnis des Pulssignals (PWL) eingestellt wird.