DE10236195A1

DE10236195A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10236195A1
Application number: DE10236195A
Authority: DE
Inventors: Junko Matsumoto; Tadaaki Yamauchi; Takeo Okamoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-10-29
Filing date: 2002-08-07
Publication date: 2003-05-15
Also published as: KR20030035834A; US6650582B2; TW567505B; CN1416133A; US20030081479A1; JP2003132681A

Abstract

Für ein Speicherfeld sind ein Hauptdatenbus (1), der gemeinsam für eine erste und eine zweite Datenbitbreite verwendet wird, und ein Hauptdatenbus (2) vorgesehen, der nur für die zweite Datenbitbreite verwendet wird. Entsprechend einer Datenbitbreite wird die Verbindung zwischen Speicherblöcken (UB1, LB1) und den Hauptdatenleitungen geschaltet. Die Hauptdatenbusse sind mit Schreib/Leseschaltungen (3a, 3b) verbunden, und ein Expandier/Komprimiervorgang von Datenbits wird durch eine Expandier/Komprimierschaltung (4) in einer Einheit von einer vorherbestimmten Anzahl von Bits durchgeführt. So kann unabhängig von der Datenbitbreite mit demselben Aufbau ein Komprimieren von Datenbits in dem Mehrbittest durchgeführt werden zur Ausgabe des Komprimierergebnisses an denselben Datenanschluss (DQ2, DQ6, DQ9 und DQ13).

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und besonders auf einen Aufbau eines Datenbusses einer Halbleiterspeichervorrichtung zum Ermöglichen einer flexiblen Änderung einer Eingabe/Ausgabedatenbitbreite. Insbesondere bezieht sich die vorliegende Erfindung auf einen Aufbau zum Ausführen eines Mehrbittests des Komprimierens (Degenerierens) von Speicherzellendaten mit einer Mehrzahl von Bits zu 1- Bit-Daten.
In einem Datenverarbeitungssystem ändert sich die Bitbreite der zwischen einem Prozessor und einem Halbleiterspeicher übertragenen Daten entsprechend dem verwendeten Prozessor. Zum Erzielen einer hohen Datenübertragungsgeschwindigkeit und einer hohen Verarbeitungsgeschwindigkeit ist es vorzuziehen, dass die Bitbreite der Übertragungsdaten groß ist. In einer Halbleiterspeichervorrichtung gibt es jedoch eine Einschränkung durch die Abstandsbedingung eines Stiftanschlusses. Daher existiert unter dem Gesichtspunkt der Verringerung einer Gehäusegröße und ähnlichem eine obere Grenze für die Datenbitbreite.
Es kann daran gedacht werden, eine Mehrzahl von Halbleiterspeichervorrichtungen parallel vorzusehen zur Verwendung als ein sogenanntes Modul zum Erweitern der Bitbreite der Übertragung. In diesem Fall werden jedoch die Abmaße des Systems groß entgegen dem Trend, das gesamte System zu verkleinern.
Um die oben beschriebenen Probleme zu lösen, wird mit den jüngsten Verbesserungen der Mikroherstellungstechnologie, dem Anstieg der Speicherkapazität, der Miniaturisierung einer Halbleiterspeichervorrichtung und der Verringerung der Stiftanschlüsse eine Halbleiterspeichervorrichtung verwirklicht, die in der Lage ist, Daten mit mehreren Bit ein- und auszugeben. Verschiedene Systeme, auf die die Halbleiterspeichervorrichtung angewendet wird, haben jedoch unterschiedliche Bitbreiten der Übertragungsdaten, und die Halbleiterspeichervorrichtung muss auch kompatibel bleiben mit der vorigen Generation. So wird eine Halbleiterspeichervorrichtung mit einer Mehrzahl von Arten von Bitbreiten der Eingabe/Ausgabedaten auf einem gemeinsamen Chip hergestellt.
Beim Herstellen von Halbleiterspeichervorrichtungen mit individuell unterschiedlichen Bitbreiten der Eingabe/Ausgabedaten wird insbesondere, da der innere Aufbau unabhängig von der Datenbitbreite derselbe ist und nur die Datenbitbreite der Eingabe/Ausgabedaten sich ändert, die Entwurfseffizienz verringert und die Handhabung der Produkte verkompliziert.
Im allgemeinen wird eine Halbleiterspeichervorrichtung für eine Mehrzahl von Arten der Datenbitbreiten gemeinsam hergestellt, und eine Datenbitbreite wird eingestellt durch eine Maskenverbindung beim Trennen oder durch eine Bondoption, die ein bestimmtes Bondpad auf eine vorherbestimmte Spannung festgelegt. Der Herstellungsprozess kann für Halbleiterspeichervorrichtungen mit einer Mehrzahl von Arten der Datenbitbreite gemeinsam durchgeführt werden, ein gemeinsamer Entwurf kann verwendet werden zum Entwerfen der internen Schaltungen, die einer Mehrzahl von Arten von Eingabe/Ausgabedatenbitbreiten gemeinsam sind. So wird die Entwurfseffizienz verbessert.
In dem Fall, in dem eine gemeinsame Halbleiterspeichervorrichtung für eine Mehrzahl von Arten von Datenbitbreiten genutzt wird, ist der interne Aufbau derselbe, und nur eine zu verwendende Eingabe/Ausgabeschaltung ist unterschiedlich für eine unterschiedliche Eingabe/Ausgabedatenbitbreite. Entsprechend einer zu verwendenden Datenbitbreite wird die Verbindung zwischen einer internen Datenleitung und einer Eingabe/Ausgabeleitung verändert. In dem Fall, in dem eine interne Datenleitung entsprechend der zu verwendenden Datenbitbreite mit verschiedenen Eingabe/Ausgabeleitungen verbunden ist, wird der Aufbau zum Schalten der Verbindung der internen Datenleitungen kompliziert, und auch eine interne Verbindung wird kompliziert.
Wenn die Entsprechungsbeziehung zwischen einer Schreib/Leseschaltung zum Erzeugen interner Schreib/Lesedaten und einer Eingabe/Ausgabeschaltung oder die Verbindung zwischen der Schreib/Leseschaltung und einer internen Datenleitung entsprechend der zu verwendenden Datenbitbreite verändert wird, wird das Schalten der Verbindung einer internen Datenleitung verkompliziert. Die Schreib/Leseschaltung beinhaltet einen Vorverstärker zum Verstärken der Lesedaten aus einer Datenstelle und zum Erzeugen interner Lesedaten sowie einen Schreibtreiber zum Erzeugen von Daten in einer Speicherzelle entsprechend den internen Daten von einer Schreibdateneingabeschaltung.
Um die Zuverlässigkeit einer Halbleiterspeichervorrichtung sicherzustellen, wird ein Funktionstest durchgeführt, um festzustellen, ob Daten richtig geschrieben/gelesen werden. Ein solcher Funktionstest beinhaltet einen Mehrbittest, in dem eine Mehrzahl von Speicherzellen gleichzeitig getestet werden. Erst werden gemeinsame Daten in eine Mehrzahl von Speicherzellen geschrieben, dann werden die aus der Mehrzahl von Speicherzellen gelesenen Daten zu Daten mit einem Bit komprimiert und die 1- Bit-Daten ausgegeben. In einem solchen Mehrbittest wird eine Mehrzahl von Speicherzellen zur gleichen Zeit getestet, so dass die Testzeit verkürzt werden kann.
In dem Fall eines Aufbaus zum Anpassen an eine Mehrzahl von Arten von Datenbitbreiten ist es jedoch erforderlich, den Mehrbittest entsprechend der zu verwendenden Datenbitbreite durchzuführen. Außerdem muss in dem Fall, in dem die Verbindung eines internen Busses entsprechend einer zu verwendenden Datenbitbreite geschaltet wird, zum Beibehalten des Musters der Testdaten für die Speicherzellen die Lagebeziehung zwischen den Speicherzellen des Komprimierungsziels für die Mehrzahl von Eingabe/Ausgabedatenbitbreiten erhalten bleiben. Insbesondere muss in die Speicherzellen für jede jeweilige Datenbitbreite dasselbe Testmuster geschrieben werden. Es ist erforderlich, das Schreiben gemeinsamer Daten, das Datenlesen und das Komprimieren an Speicherzellen mit einer vorherbestimmten Lagebeziehung durchzuführen. In dem Fall, in dem die Verbindung einer internen Datenleitung entsprechend der Datenbitbreite geändert wird, wird, wenn die Verbindung der Komprimierschaltung auch geschaltet wird, der Aufbau der Komprimierschaltung kompliziert aufgrund der Implementierung des Schaltens der Verbindung, und die von der Schaltung belegte Fläche steigt.
Unabhängig von der zu verwendenden Datenbitbreite sind die auszuführenden Testinhalte dieselben. Daher ist es erwünscht, einen gemeinsamen Tester zu verwenden. Demzufolge müssen die komprimierten Daten unabhängig von der zu verwendenden Datenbitbreite an demselben Anschluss/Pad ausgegeben werden. In dem Fall, in dem der Pfad zum Übertragen der Ausgabedaten der Komprimierschaltung entsprechend der zu verwendenden Datenbitbreite verändert wird, ist eine Schaltung zum Ändern des Pfades zum Übertragen der Ausgabedaten der Komprimierschaltung entsprechend der verwendeten Datenbitbreite erforderlich und vergrößert die von der Schaltung belegte Fläche. Außerdem ist das Schaltglied mit einem in der normalen Betriebsart verwendeten Bus verbunden, und die mit dem Bus verbundene Last steigt an.
Um Testdaten zu schreiben/lesen ist vorteilhaft, unabhängig von der zu verwendenden Datenbitbreite die gemeinsamen Testdatenanschlüsse zum Schreiben/Lesen von Testdaten zu verwenden, so dass ein gemeinsamer Tester für die Mehrzahl von Arten von Datenbitbreiten der Halbleiterspeichervorrichtung verwendet werden kann.

Eine Aufgabe der Erfindung besteht darin, eine Halbleiterspeichervorrichtung bereitzustellen, die in der Lage ist, eine Mehrzahl von Datenbitbreiten zu verwirklichen, ohne den inneren Aufbau groß zu verändern.

Weiterhin soll eine Halbleiterspeichervorrichtung mit einer Mehrzahl von Arten von Datenbitbreiten bereitgestellt werden, an der ein Mehrbittest leicht durchgeführt werden kann.

Weiterhin soll eine Halbleiterspeichervorrichtung bereitgestellt werden, an der ein Mehrbittest unter Verwendung eines gemeinsamen Testers für eine Mehrzahl von Datenbitbreiten durchgeführt werden kann, ohne einen internen Aufbau groß zu verändern.

Die Aufgabe wird erfüllt durch eine Halbleiterspeichervorrichtung gemäß Anspruch 1. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Eine Halbleiterspeichervorrichtung entsprechend der Erfindung beinhaltet erste Datenanschlüsse mit einer ersten Bitbreite, die sowohl in einer Betriebsart mit einer ersten Bitbreite als auch in einer Betriebsart mit einer zweiten Bitbreite verwendet werden, die größer als die erste Bitbreite ist, und eine erste Hauptdatenleitung mit der ersten Bitbreite, die entsprechend den ersten Datenanschlüssen bereitgestellt ist. Die Beziehung bzw. Entsprechungsbeziehung zwischen den ersten Hauptdatenleitungen und den ersten Datenanschlüssen ist in der Betriebsart mit der ersten Bitbreite und in der Betriebsart mit der zweiten Bitbreite dieselbe.

Die Halbleiterspeichervorrichtung entsprechend der Erfindung beinhaltet weiterhin einen zweiten Datenanschluss, der in der Betriebsart mit der ersten Bitbreite nicht verwendet wird, und eine zweite Hauptdatenleitung, die entsprechend dem zweiten Datenanschluss bereitgestellt ist mit einer der Bitbreite des zweiten Datenanschlusses entsprechenden Bitbreite. Der zweite Datenanschluss hat eine Bitbreite, die dem Unterschied zwischen der ersten und der zweiten Bitbreite entspricht.

Dadurch, dass die zweite Hauptdatenleitung bereitgestellt wird, die ausschließlich in der Betriebsart mit der zweiten Bitbreite verwendet wird, kann die Entsprechungsbeziehung zwischen der ersten Hauptdatenleitung und dem Datenanschluss für die Betriebsarten mit der ersten und der zweiten Bitbreite dieselbe gemacht werden. So kann ohne Änderung der internen Busanordnung für die Betriebsarten mit der ersten und zweiten Bitbreite gesorgt werden.

Da es keine Änderung der Entsprechungsbeziehung zwischen dem internen Bus und der Eingabe/Ausgabeschaltung gibt, wenn interne Datenbits komprimiert werden, ist es hinreichend, in den beiden Betriebsarten mit der ersten und der zweiten Bitbreite nur Daten derselben Hauptdatenleitung zu komprimieren. So kann der Aufbau der Komprimierschaltung vereinfacht werden.

Beim Schalten der Bitbreite kann das Schalten der Verbindung zwischen der ersten Hauptdatenleitung und dem Speicherblock minimiert werden, um die Änderung des Aufbaus in Verbindung mit dem Wechsel der Bitbreite zu minimieren, und für einen Wechsel der Bitbreite kann leicht gesorgt werden.

Daten, die das Komprimierergebnis anzeigen, können in den beiden Betriebsarten mit der ersten und der zweiten Bitbreite leicht an dieselben Datenanschlüsse übertragen werden, und ein Test kann unabhängig von der Datenbitbreite unter Verwendung eines gemeinsamen Testers durchgeführt werden.

In den Betriebsarten mit der ersten und zweiten Bitbreite kann die Anzahl der zu komprimierenden Datenbits geändert werden. Zum Ausgeben des Komprimierergebnisses kann derselbe Datenanschluss verwendet werden, und ein Test kann unter Verwendung eines gemeinsamen Testers durchgeführt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
Fig. 1 eine schematische Darstellung eines Bankaufbaus einer Halbleiterspeichervorrichtung gemäß der Erfindung;
Fig. 2 eine schematische Darstellung eines Feldaufbaus der Bank der Halbleiterspeichervorrichtung gemäß der Erfindung;
Fig. 3 eine schematische Darstellung des Aufbaus eines Datenlese/Schreib-Abschnitts der Halbleiterspeichervorrichtung gemäß der Erfindung;
Fig. 4 eine schematische Darstellung einer Verbindung zwischen einem Speicherblock und einer in Fig. 3 dargestellte Hauptdatenleitung;
Fig. 5 eine Darstellung eines Beispiels für eine in Fig. 4 dargestellte IO-Auswahlschaltung;
Fig. 6 eine schematische Darstellung des Aufbaus eines Abschnitts zum Erzeugen des in Fig. 5 dargestellten IO- Auswahlsignals;
Fig. 7 eine schematische Darstellung einer Verteilung von Speicherdaten in einem Block;
Fig. 8 ein Diagramm, das ein Speicherdatenbit entsprechend der Datenbitbreite eines Zeilenblocks zeigt.;
Fig. 9 eine Darstellung des Aufbaus einer in Fig. 8 dargestellten IO-Auswahlschaltung;
Fig. 10 eine schematische Darstellung von Speicherdaten in einem Speicherblock in einem Blockgrenzbereich;
Fig. 11 eine schematische Darstellung des Aufbaus einer in Fig. 10 dargestellten IO-Auswahlschaltung;
Fig. 12 eine schematische Darstellung des Aufbaus einer in Fig. 10 dargestellten IO-Auswahlschaltung;
Fig. 13 eine schematische Darstellung des Aufbaus einer in Fig. 10 dargestellten IO-Auswahlschaltung;
Fig. 14 eine schematische Darstellung einer Abänderung einer in Fig. 10 dargestellten IO-Auswahlschaltung;
Fig. 15 eine schematische Darstellung des Aufbaus eines Abschnitts zum Erzeugen eines in Fig. 14 dargestellten Bitbreitenanweissignals;
Fig. 16 eine schematische Darstellung, die eine Art der Datenkomprimierung gemäß der Erfindung veranschaulicht;
Fig. 17A eine schematische Darstellung der Beziehung zwischen Datenbits und lokalen Datenleitungen einer x16-Bit- Anordnung;
Fig. 17B eine schematische Darstellung der Beziehung zwischen Datenbits und lokalen Datenleitungen einer x32-Bit- Anordnung;
Fig. 18 eine schematische Darstellung der Verbindung zwischen einer lokalen Datenleitung und einer Bitleitung in einem Zeilenblock;
Fig. 19 eine schematische Darstellung der Verbindungen zwischen einer Vorverstärker/Schreibtreiberschaltung, einer Datenleitung und einer globalen Datenleitung in der Halbleiterspeichervorrichtung gemäß der Erfindung;
Fig. 20 eine schematische Darstellung des Aufbaus eines in der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung enthaltenen Schreibtreibers;
Fig. 21 eine Darstellung eines Beispiels für den Aufbau eines Abschnitts zum Erzeugen eines in Fig. 20 dargestellten Datenleitungsauswahlsignals;
Fig. 22 eine Darstellung eines Beispiels für den Aufbau eines Schreibtreibers mit einer Schreibdateninvertierfunktion in der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung;
Fig. 23 eine Darstellung eines Beispiels für den Aufbau eines Abschnitts zum Erzeugen eines in Fig. 22 dargestellten Datenleitungsauswahlsignals;
Fig. 24 eine schematische Darstellung des Aufbaus der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung und eines Komprimierpfades;
Fig. 25 eine schematische Darstellung des Aufbaus der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWD1 und eines Komprimier/Expandierpfades;
Fig. 26 eine schematische Darstellung des Aufbaus einer in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWD2 und eines Komprimier/Expandierpfades;
Fig. 27 eine schematische Darstellung des Aufbaus einer in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWD3 und eines Komprimier/Expandierpfades;
Fig. 28 eine schematische Darstellung des Aufbaus einer in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWDX0 und eines Komprimier/Expandierpfades;
Fig. 29 eine schematische Darstellung des Aufbaus einer in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWDX1 und eines Komprimier/Expandierpfades;
Fig. 30 eine schematische Darstellung des Aufbaus einer in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWDX2 und eines Komprimier/Expandierpfades;
Fig. 31 eine schematische Darstellung des Aufbaus einer in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWDX3 und eines Komprimier/Expandierpfades;
Fig. 32 eine schematische Darstellung der Anordnung der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung;
Fig. 33 eine Darstellung eines Beispiels für den Aufbau einer in der Vorverstärker/Schreibtreiberschaltung enthaltenen Pufferschaltung mit einer Komprimierfunktion;
Fig. 34 eine schematische Darstellung des Aufbaus eines Abschnitts zum Erzeugen eines in Fig. 33 dargestellten Lesebetriebaktiviersignals;
Fig. 35 eine schematische Darstellung der Beziehungen zwischen einer Pufferschaltung, einer globalen Datenleitung und einer Hauptdatenleitung bei einem Komprimiervorgang;
Fig. 36 eine Darstellung eines Beispiels für den Aufbau einer in Fig. 35 dargestellten Datenausgabeschaltung;
Fig. 37 eine schematische Darstellung des Aufbaus der in Fig. 36 dargestellten Ausgabeschaltung;
Fig. 38 eine schematische Darstellung der Verbindung zwischen der Pufferschaltung mit Komprimierfunktion, einer Hauptdatenleitung und einer globalen Datenleitung;
Fig. 39 eine Darstellung eines Beispiels für den Aufbau einer in Fig. 38 dargestellten Datenausgabeschaltung;
Fig. 40 eine Darstellung einer Abänderung zum Durchführen der Datenkomprimierung;
Fig. 41 eine Darstellung des Aufbaus einer in Fig. 40 dargestellten Pufferschaltung mit Komprimierfunktion.
Fig. 1 ist eine schematische Darstellung des Aufbaus eines Speicherfeldes in einer Halbleiterspeichervorrichtung gemäß der Erfindung. In Fig. 1 ist das Speicherfeld in vier Bänke BNK0 bis BNK3 aufgeteilt. In jeder der Bänke BNK0 bis BNK3 sind Speicherzellen in Zeilen und Spalten angeordnet. In den Bänken BNK0 bis BNK3 kann unabhängig voneinander eine Speicherzellenzeile in einen Auswahlzustand getrieben werden. Durch Aktivieren der Bänke BNK0 bis BNK3 in einer verschachtelten Weise kann auf Daten in den Bänken BNK0 bis BNK3 nacheinander zugegriffen werden zum Verbessern der Zugriffeffizienz.
Fig. 2 ist ein Diagramm, das schematisch den Aufbau eines Speicherfelds in einer in Fig. 1 dargestellten Bänke BNK0 bis BNK3 zeigt. In Fig. 2 ist das Speicherfeld in insgesamt 16 Zeilenblöcke RBK00 bis RBK07 und RBK10 bis RBK17 aufgeteilt. In jedem der Speicherblöcke RBK00 bis RBK07 und RBK10 bis RBK17 sind die Speicherzellen in Zeilen und Spalten angeordnet.
Die Speicherblöcke RBK00 bis RBK07 bilden einen oberen Hauptblock MUB. Die Speicherblöcke RBK10 bis RBK17 bilden einen unteren Hauptblock MLB. Der obere Hauptblock MUB ist unterteilt in einen durch die Zeilenblöcke RBK00 bis RBK03 aufgebauten Speicherblock UB0 und einen durch die Zeilenblöcke RBK04 bis RBK07 aufgebauten Speicherblock UB1. Der untere Hauptblock MLB ist aufgeteilt in einen durch die Zeilenblöcke RBK10 bis RBK13 aufgebauten Speicherblock LB0 und einen durch die Zeilenblöcke RBK14 bis RBK17 aufgebauten Speicherblock LB1.
Die Halbleiterspeichervorrichtung kann selektiv eine Eingabe/Ausgabedatenbitbreite von 16 oder 32 Bit verwirklichen. Bei der x16-Bit-Anordnung, in der die Datenbitbreite 16 Bit beträgt, wird ein Zeilenblock in dem oberen Hauptblock MUB und ein Zeilenblock in dem unteren Hauptblock MLB ausgewählt. Die ausgewählten Zeilenblöcke sind Zeilenblöcke, die in dem oberen Hauptblock MUB und in dem unteren Hauptblock MLB die gleiche Lage haben. In jedem der zwei ausgewählten Zeilenblöcke wird auf Daten mit 8 Bit zugegriffen, und insgesamt wird auf Daten mit 16 Bit zugegriffen.
Bei der x32-Bit-Anordnung, in der die Datenbitbreite 32 Bit beträgt, werden Zeilenblöcke in derselben Lage in den Speicherblöcken UB0 und B1 und Zeilenblöcke in derselben Lage in den Speicherblöcken LB0 und LB1 ausgewählt. Da in jedem der vier ausgewählten Zeilenblöcke auf 8 Bit Daten zugegriffen wird, wird insgesamt auf Daten mit 32 Bit zugegriffen.
Durch Verwendung einer Blockauswahladresse mit 3 Bit kann in der x16-Bit-Anordnung sowohl in dem oberen Hauptblock MUL als auch in dem unteren Hauptblock MLB ein Zeilenblock bezeichnet werden. Durch Unterdrückung zum Beispiel des höchstwertigen Blockadressbits in der Blockadresse aus 3 Bits kann in jedem der Speicherblöcke UB0, UB1, LB0 und LB1 ein Zeilenblock ausgewählt werden.
Die Unterdrückung/Bestätigung des Blockauswahladressbits wird eingestellt durch Setzen eines Aluminiumschalters unter Verwendung einer Maskenverbindungsleitung oder durch ein die Bitbreite bezeichnendes Signal, das dadurch eingestellt wird, dass entsprechend einer Datenbitbreite ein bestimmtes Bondpad auf einen vorherbestimmten Spannungspegel gesetzt wird.
Fig. 3 ist eine schematische Darstellung des Aufbaus einer internen Datenleitung in der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform der Erfindung. In Fig. 3 ist ein Hauptdatenbus 1 gemeinsam für die Speicherblöcke UB0, UB1, LB0 und LB1 vorgesehen, und ein Hauptdatenbus 2 ist gemeinsam für die Speicherblöcke UB1 und LB1 vorgesehen.
Der Hauptdatenbus 1 ist für die Datenanschlüsse DQ<15 : 0> vorgesehen. Die Datenanschlüsse DQ<15 : 0> werden sowohl in der x16- Bit-Anordnung als auch in der x32-Bit-Anordnung verwendet. Daher wird auch der Hauptdatenbus 1 sowohl in der x16-Bit- Anordnung als auch in der x32-Bit-Anordnung verwendet. Der Hauptdatenbus hat eine Breite von 16 Bit und tauscht Daten von 8 Bit mit den ausgewählten Zeilenblöcken in den Speicherblöcken UB0 und LB0 aus.
In ähnlicher Weise hat der Hauptdatenbus 2 eine Breite von 16 Bit und ist für die Datenanschlüsse DQ<31 : 16> bereitgestellt. Die Datenanschlüsse DQ<31 : 16> werden in der x32-Bit-Anordnung verwendet, aber nicht in der x16-Bit-Anordnung. Daher werden in der x16-Bit-Anordnung über den Hauptdatenbus 2 keine Daten übertragen. In der x32-Bit-Anordnung überträgt der Hauptdatenbus 2 Daten von 16 Bit und tauscht mit den in den jeweiligen Speicherblöcken UB1 und LB1 ausgewählten Zeilenblöcken Daten von 8 Bit aus.
Daher werden die Zeilenblöcke in den Speicherblöcken UB1 und LB1 in der x16-Bit-Anordnung selektiv mit dem Hauptdatenbus 1 verbunden, während sie in der x32-Bit-Anordnung mit dem Hauptdatenbus 2 verbunden werden. Entsprechend der Datenbitbreite wird die Verbindung zwischen den ausgewählten Zeilenblöcken in den Speicherblöcken UB1 und LB1 und dem Hauptdatenbus 1 und 2 geschaltet. Wie später detailliert beschrieben wird, wird die Verbindung zwischen lokalen Datenbussen, die für die Zeilenblöcke vorgesehen sind, und dem Hauptdatenbus entsprechend einem ausgewählten Zeilenblock geändert.
Die Zeilenblöcke in den Speicherblöcken UB0 und LB0 sind sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung mit dem Hauptdatenbus 1 verbunden. Daher kann für Zeilenblöcke in den Speicherblöcken UB0 und LB0 unabhängig von der Datenbitbreite die Verbindung zwischen einem Zeilenblock und einer Hauptdatenleitung dieselbe sein. So wird der Aufbau der zum Ändern der Bitbreite erforderlichen Schaltung vereinfacht. Außerdem kann unabhängig von der Datenbitbreite die Hauptdatenleitung eines Kompressionsziels in einem Mehrbittest gemeinsam ausgeführt sein zum Minimieren einer Änderung des Schaltungsaufbaus für einen Mehrbittest beim Ändern der Datenbitbreite.
Die Hauptdatenbusse 1 und 2 sind zum Schreiben/Lesen interner Daten mit einer Schreib/Leseschaltung 3 verbunden. Die Schreib/Leseschaltung 3 beinhaltet eine für den Hauptdatenbus 1 bereitgestellte Schreib/Leseschaltung 3a und eine für den Hauptdatenbus 2 bereitgestellte Schreib/Leseschaltung 3b. Im Fall der x16-Bit-Anordnung wird die Schreib/Leseschaltung 3a in einen betriebsfähigen Zustand versetzt, und die Schreib/Leseschaltung 3b in einen Betriebssperrzustand (einen nicht betriebsfähigen Zustand). Daher kann mit der Anordnung, in der der Hauptdatenbus 1 für die Datenanschlüsse DQ<15 : 0> vorgesehen ist, die sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung verwendet werden, während der Hauptdatenbus 2 für die Datenanschlüsse DQ<31 : 16> vorgesehen ist, die in der x32-Bit-Anordnung verwendet werden, eine Änderung der Datenbitbreite einfach dadurch berücksichtigt werden, dass entsprechend der Datenbitbreite die Schreib/Leseschaltung 3b selektiv aktiviert wird. In einem Mehrbittest ist es nicht notwendig, einen mit den Schreib/Leseschaltungen verknüpften Pfad zu ändern, so dass der Schaltungsaufbau vereinfacht wird.
In einem Mehrbittest werden die Schreib/Leseschaltungen 3a und 3b mit einer Expandier/Komprimierschaltung 4 verbunden zum Expandieren von Schreibdaten und zum Komprimieren von Lesedaten. Entsprechend einem Signal zur Freigabe des Mehrbittests MBTEN führt die Expandier/Komprimierschaltung 4 in der x16-Bit- Anordnung einen 4-Bit-Expandier/Komprimiervorgang durch und in der x32-Bit-Anordnung einen 8-Bit-Expandier/Komprimiervorgang. Insbesondere expandiert die Expandier/Komprimierschaltung 4 in einem Datenschreibbetrieb die den vorherbestimmten Datenanschlüssen DQ2, DQ6, DQ9 und DQ13 zugeführten 4-Bit-Daten auf 32-Bit-Daten und führt die 32-Bit-Daten den Schreib/Leseschaltungen 3a und 3b zu. Andererseits expandiert die Expandier/Komprimierschaltung 4 in der x16-Bit-Anordnung die 4-Bit- Daten von den Datenanschlüssen DQ2, DQ6, DQ9 und DQ13 auf 16- Bit-Daten und führt die expandierten Daten der Schreib/Leseschaltung 3a zu.
Auch wenn gleichzeitig in ähnlicher Weise 16-Bit-Daten der Schreib/Leseschaltung 3b zugeführt werden, werden die Schreibdaten nicht zu dem Hauptdatenbus 2 übertragen, da die Schreib/Leseschaltung 3b in der x16-Bit-Anordnung in einen nicht betriebsfähigen Zustand gesetzt ist. Daher ist es beim Schreiben von Testdaten in dem Mehrbittest für die Expandier/Komprimierschaltung 4 hinreichend, denselben Vorgang des Expandierens von 4-Bit-Daten von denselben Datenanschlüssen DQ2, DQ6, DQ9 und DQ13 durchzuführen. Sowohl in der xl6-Bit- Anordnung als auch in der x32-Bit-Anordnung können die Testschreibdaten erzeugt werden, indem ohne Änderung des Schaltungsaufbaus derselbe Expandiervorgang durchgeführt wird.
Bei einem Datenkomprimiervorgang in einem Mehrbittest führt die Expandier/Komprimierschaltung 4 an den von den Schreib/Leseschaltungen 3a und 3b kommenden Daten den folgenden Komprimiervorgang durch: In der x16-Bit-Anordnung wird ein 4- Bit-Komprimiervorgang der Komprimierung von Daten mit 4 Bit auf 1-Bit-Daten durchgeführt. In der x32-Bit-Anordnung wird ein 8- Bit-Komprimiervorgang des Komprimierens von 8-Bit-Daten auf 1- Bit-Daten durchgeführt. Bei jeder Datenbitbreite werden als Ergebnis des Komprimierens 4-Bit-Daten gewonnen. Sowohl bei der x16-Bit-Anordnung als auch bei der x32-Bit-Anordnung kann ein Ergebnis des Komprimierens über dieselben Stiftanschlüsse nach außen ausgegeben werden.
Auch bei dem Komprimiervorgang kann durch Durchführen des Komprimiervorgangs an von den Schreib/Leseschaltungen 3a und 3b kommenden Daten die Komprimierung unabhängig von der Datenbitbreite an Daten derselben Hauptdatenbusleitung durchgeführt werden. Sowohl in der x16-Bit-Anordnung als auch in der x32- Bit-Anordnung können Daten in Speicherzellen mit derselben Lagebeziehung komprimiert werden.
Die Expandier/Komprimierschaltung 4 führt entsprechend der Datenbitbreite den 4-Bit-Komprimiervorgang oder den 8-Bit- Komprimiervorgang durch. Schließlich werden nur die Datenanschlüsse DQ2, DQ6, DQ9 und DQ13 mit 4 Bit verwendet. Daher werden unabhängig von der Datenbitbreite dieselben Datenanschlüsse verwendet, so dass ein Test unter Verwendung desselben Testers durchgeführt werden kann. Der Aufbau jeder der Bestandteile wird im folgenden beschrieben.
Fig. 4 ist eine schematische Darstellung der Anordnung von Bussen für die jeweils in den Speicherblöcken MB0 und LB0 enthaltenen Zeilenblöcke RBKi und RBKj. In Fig. 4 sind für den Zeilenblock RBKi lokale Datenbusse LBUU und LBUL zum Übertragen von Daten mit 4 Bit vorgesehen. Der lokale Datenbus LBUU überträgt die Daten DQ0, DQ2, DQ4 und DQ5, und der lokale Datenbus LBUL überträgt die Daten DQ1, DQ3, DQ6 und DQ7.
Jeder der lokalen Datenbusse LBUU und LBUL ist für ein Leseverstärkerband vorgesehen, das für den Zeilenblock RBKi angeordnet und durch benachbarte Zeilenblöcke mitbenutzt wird. In dem dem Zeilenblock RBKi auf der unteren Seite benachbarten Zeilenblock werden die Daten DQ1, DQ3, DQ6 und DQ7 zu dem oberen lokalen Datenbus übertragen, und die Daten DQ0, DQ2, DQ4 und DQ5 zu dem unteren lokalen Datenbus.
Sowohl in der x16-Bit-Anordnung als auch in der x32-Bit- Anordnung wird ein Zeilenblock in dem Speicherblock UB0 mit einem Datenbus 1a von 8 Bit des Hauptdatenbusses 1 verbunden. Die lokalen Datenbusse LBUU und LBUL und der Datenbus 1a werden jeweils über IO-Auswahlschaltungen Sua und Sub miteinander verbunden. Die IO-Auswahlschaltungen Sua und Sub werden leitend gemacht, wenn der entsprechende Zeilenblock RBKi ausgewählt ist, um die lokalen 4-Bit-Datenbusse LBUU und LBUL parallel mit verschiedenen Busleitungen des Datenbusses 1a mit 8 Bit zu verbinden. Die 8-Bit-Daten DQ<7 : 0> werden zu dem Datenbus 1a übertragen. Zum Hervorheben eines Datenbits wird das Symbol "<>" verwendet. Es gibt keinen erheblichen technischen Unterschied zwischen dem Datenbus DQ<n> und dem Datenbit DQn.
Für den im Speicherblock LB0 enthaltenen Zeilenblock RBKj sind lokale Datenbusse LBLU und LBLL vorgesehen, jeder zum Übertragen von 4-Bit-Daten. Der lokale Datenbus LBLU überträgt die Daten DQ8, DQ9, DQ12 und DQ14 und der lokale Datenbus LBLL die Daten DQ10, DQ11, DQ13, und DQ15. Da jeder der lokalen Datenbusse LBLU und LBLL von benachbarten Zeilenblöcken gemeinsam genutzt wird, sind die Beziehungen der über die oberen und unteren Datenbusse übertragenen Datenbits für die dem Zeilenblock RBKj benachbarten Blöcke umgekehrt.
Sowohl in der x16-Bit-Anordnung als auch in der x32-Bit- Anordnung werden die lokalen Datenbusse LBLU und LBLL jeweils über IO-Auswahlschaltungen 51a und 51b mit einem Datenbus 1b von 8 Bit verbunden. Sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung werden die Daten DQ<15 : 8> zu dem Datenbus 1b übertragen. Die IO-Auswahlschaltungen 51a und 51b werden in einen leitenden Zustand versetzt, wenn ein entsprechendes Leseverstärkerband aktiviert ist oder der Zeilenblock RBKj ausgewählt ist.
Dadurch, dass der Hauptdatenbus 2 zum Übertragen von nur in der x32-Bit-Anordnung verwendeten Daten der x32-Bit-Anordnung zugeordnet vorgesehen ist, können die Datenbusse, mit denen die jeweils in den Speicherblöcken UB0 und LB0 enthaltenen Zeilenblöcke RBKi und RBKj verbunden sind, eindeutig festgelegt werden, so dass der Aufbau der IO-Auswahlschaltungen 5 vereinfacht werden kann.
Fig. 5 ist eine Darstellung eines Beispiels für den Aufbau der in Fig. 4 dargestellten IO-Auswahlschaltungen (IO) 5ua, 5ub, 51a und 51b. Da die IO-Auswahlschaltungen 5ua, 5ub, 51a und 51b denselben Aufbau haben, ist in Fig. 5 stellvertretend eine IO- Auswahlschaltung 5 dargestellt.
In Fig. 5 beinhaltet die IO-Auswahlschaltung 5: ein NAND-Gatter 7, das ein IO-Auswahlsignal IOSEL und ein Ausgleichanweissignal LIOEQ empfängt; Pull-Up-Gatter ISC0 bis ISC3, die entsprechend den lokalen Datenleitung LIO<0> und /LIO<0> bis LIO<3> und /LIO<3> bereitgestellt sind; Ausgleichtransistoren EG0 bis EG3, die entsprechend den lokalen Datenleitungen LIO<0> und /LIO<0> bis LIO<3> und /LIO<3> bereitgestellt sind und entsprechend einem Ausgangssignal des NAND-Gatters 7 selektiv leitend gemacht werden; und Auswahlgattern ISR0 bis ISR3, die entsprechend dem IO-Auswahlsignal IOSEL leitend gemacht werden, um jeweils die lokalen Datenleitungen LIO<0> und LIO<0> bis LIO<3> und /LIO<3> mit den Hauptdatenleitungen MIO<0> und /MIO<0> bis MIO<3> und /MIO<3> zu verbinden. Jedes der Pull-Up-Gatter ISC0 bis ISC3 ist aus je einem p-Kanal MOS-Transistor (Feldeffekttransistor mit isoliertem Gate) ausgebildet und lädt die entsprechenden lokalen Datenleitungen LIO und /LIO bei Aktivierung auf einen Versorgungsspannungspegel des Feldes vor. Jeder der Ausgleichtransistoren EG0 bis EG3 ist aus einem p-Kanal MOS- Transistor ausgebildet und schließt in leitendem Zustand die entsprechenden lokalen Datenleitungen LIO und /LIO elektrisch kurz, um die entsprechenden lokalen Datenleitung LIO und /LIO auszugleichen.
Die lokalen IO-Datenleitungen LIO<0> und /LIO<0> bis LIO<3> und /LIO<3> bilden einen lokalen Datenbus mit 4 Bit. Die Hauptdatenleitungen MIO<0> und /MIO<0> bis MIO<3> und /MIO<3> bilden einen Hauptdatenbus mit 4 Bit.
In einem Bereitschaftszustand werden die lokalen Datenleitungen LIO<0> und /LIO<0> bis LIO<3> und /LIO<3> jeweils durch die Pull-Up-Gatter ISC0 bis ISC3 auf den Versorgungsspannungspegel des Feldes vorgeladen. Andererseits werden in einem Bereitschaftszustand die Hauptdatenleitungen MIO<0> und /MIO<0> bis MIO<3> und /MIO<3> durch eine nicht dargestellte Schaltung auf einen peripheren Versorgungsspannungspegel vorgeladen.
Wenn bei der Zeilenauswahl entsprechend einem zeilenbezogenen Signal, das später beschrieben wird, ein entsprechender Zeilenblock ausgewählt ist, erhält das IO-Auswahlsignal IOSEL einen H-Pegel mit einem hohen Spannungspegel VPP, der höher ist als der periphere Versorgungsspannungspegel, und die Auswahlgatter ISR0 bis ISR3 werden leitend gemacht. Bei der Spaltenauswahl wird das Ausgleichanweissignal LIOEQ auf einen L-Pegel getrieben. Das IO-Auswahlsignal IOSEL wird auf den hohen Spannungspegel gesetzt, eine Schreibspannung wird übertragen, ein H-Pegel der lokalen Datenleitung wird auf die Hauptdatenleitung übertragen, ohne in den Auswahlgattern ISR0 bis ISR3 einen Schwellenspannungsverlust zu bewirken.
Wenn daher der Zeilenauswahlvorgang durchgeführt wird und ein Lesevorgang durch eine Leseverstärkungsschaltung in einem Leseverstärkerband durchgeführt wird, liegt das Abgleichanweissignal LIOEQ auf H-Pegel. Für den eine ausgewählte Zeile beinhaltenden Speicherblock erhält das IO-Auswahlsignal IOSEL H-Pegel, und die lokalen Datenleitungen LIO<0> und /LIO<0> bis LIO<3> und /LIO<3> werden jeweils mit den Hauptdatenleitungen MIO<0> und /MIO<0> bis MIO<3> und /MIO<3> verbunden.
Da andererseits das entsprechend einem nichtausgewählten Leseverstärkerband vorgesehen IO-Auswahlsignal IOSEL auf L-Pegel bleibt, liegt ein Ausgangssignal des NAND-Gatters 7 auf H- Pegel, und es wird kein Vorladen/Ausgleichen der lokalen Datenleitungen LIO<0> und /LIO<0> bis LIO<3> und /LIO<3> durchgeführt. Daher ist in diesem Zustand die auf den peripheren Versorgungsspannungspegel vorgeladene (hinaufgezogene) Hauptdatenbusleitung von der lokalen Datenleitung getrennt. Die entsprechend dem ausgewählten Leseverstärkerband vorgesehenen Auswahlgatter ISR0 bis ISR3 werden leitend gemacht, um jeweils die Hauptdatenleitung MIO<3 : 0> und /MIO<3 : 0> und die lokalen Datenleitungen LIO<3 : 0> und /LIO<3 : 0> zu verbinden.
Wenn ein Spaltenauswahlvorgang durchgeführt wird, fällt das Abgleichanweissignal LIOEQ ab (erhält L-Pegel), ein Ausgangssignal des NAND-Gatters 7 steigt an (erhält H-Pegel), die Pull- Up-Gatter ISC0 bis ISC3 und die Ausgleichtransistoren EG0 bis EG3 werden nichtleitend, ein Hochziehen/Ausgleichen der lokalen Datenleitung LIO<0> und /LIO<0> bis LIO<3> und /LIO<3> ist abgeschlossen, und die lokalen Datenleitungen LIO<0> und /LIO<0> bis /LIO<3> und /LIO<3> ändern den Spannungspegel auf einen von den ausgewählten Leseverstärkern übertragenen Spannungspegel und sind elektrisch mit den Hauptdatenleitungen MIO<0> und /MIO<0> bis MIO<3> und /MIO<3> verbunden. Mit dem Aufbau werden die aus einer ausgewählten Speicherzelle übertragenden Daten zu den Hauptdatenleitungen MIO und /MIO übertragen (allgemein auf die Hauptdatenleitung MIO<3 : 0> und /MIO<3 : 0> bezogen).
In einem Datenlesebetrieb wird jede der Hauptleitungen MIO und /MIO auf den peripheren Versorgungsspannungspegel hochgezogen. Eine Last der lokalen Datenleitungen LIO<0> und /LIO<0> bis LIO<3> und /LIO<3> ist hinreichend kleiner als die der Hauptdatenleitungen MIO<0> und /MIO<0> bis MIO<3> und /MIO<3>. In den Hauptdatenleitungen MIO und /MIO fällt der Spannungspegel einer Datenleitung, über die eine Datenwert mit L-Pegel übertragen wird, ein wenig ab, ein Signal mit einer kleinen Amplitude wird erzeugt, und Daten werden mit hoher Geschwindigkeit übertragen.
Fig. 6 ist eine schematische Darstellung des Aufbaus eines Abschnitts zum Erzeugen des IO-Auswahlsignals IOSEL. Fig. 6 zeigt den Aufbau des Abschnitts zum Erzeugen eines IO-Auswahlsignals für die von zwei Zeilenblöcken RBKa und RBKb gemeinsam genutzten Datenleitungen LIO und /LIO. In dem Zeilenblock RBKa sind Bitleitungen BLa und /BLa zum Übertragen von komplementären Daten und eine Wortleitung WLA in einer die Bitleitungen BLa und /BLa kreuzenden Richtung vorgesehen. Die Bitleitungen BLa und /BLa sind als ein Paar vorgesehen, und eine Speicherzelle MC ist an einem Kreuzungsabschnitt zwischen einer der Bitleitungen BLa und /BLa und der Wortleitung WLa vorgesehen. In Fig. 6 ist stellvertretend die an dem Kreuzungsabschnitt zwischen der Wortleitung WLa und der Bitleitung BLa vorgesehene Speicherzelle MC dargestellt.
In dem Zeilenblock RBKb sind Bitleitungen BLb und /BLb und eine Wortleitung WLb in der die Bitleitungen BLb und /BLb kreuzenden Richtung vorgesehen. Eine Speicherzelle MC ist an einem Kreuzungsabschnitt zwischen der Wortleitung WLb und einer der Bitleitungen BLb und /BLb vorgesehen. In Fig. 6 ist stellvertretend die an der Schnittstelle zwischen der Wortleitung WLb und der Bitleitung BLb vorgesehene Speicherzelle MC dargestellt.
Die Bitleitungen BLa und /BLa sind über ein Bitleitungstrenngatter BLIGa mit dem Leseverstärker SA verbunden, und die Bitleitung BLb und /BLb sind über ein Bitleitungstrenngatter BLIGb mit einem Leseverstärker SA verbunden. Das Bitleitungstrenngatter BLIGa wird entsprechend einem von einer Bitleitungstrennsteuerschaltung 10a ausgegebenen Signal zum Anweisen des Bitleitungstrennens selektiv leitend gemacht, und das Bitleitungstrenngatter BLIGb wird entsprechend einem von einer Bitleitungstrennsteuerschaltung 10b ausgegebenen Signal zum Anweisen des Bitleitungstrennens BLIb selektiv leitend gemacht.
Die Bitleitungstrennsteuerschaltung 10a ist aus einer NAND- Schaltung gebildet, die ein Feldaktiviersignal RAS und ein Blockauswahlsignal BSb empfängt. Die Bitleitungstrennsteuerschaltung 10b ist aus einer NAND-Schaltung gebildet, die das Feldaktiviersignal RAS zum Aktivieren eines Zeilenauswahlvorgangs und ein Blockauswahlsignal BSa empfängt. Die Blockauswahlsignal BSa und BSb werden jeweils aktiviert, wenn die Zeilenblöcke RBKa und RBKb ausgewählt werden.
Die Bitleitungstrennsteuerschaltungen 10a und 10b haben eine Pegelumwandlungsfunktion, und der H-Pegel der Signale zum Anweisen des Bittrennens BLIa und BLIb wird aus den folgenden Gründen auf eine hohe Spannung VPP gesetzt: Jedes der Trenngatter BLIGa und BLIGb beinhaltet n-Kanal MOS-Transistoren, die entsprechend den Bitleitungen als ihre Bestandteile angeordnet sind, und kann eine Spannung übertragen, die um seine Schwellenspannung kleiner ist als seine Gatespannung. Demzufolge werden durch das Setzen der Signale zum Anweisen des Bitleitungstrennens BLIGa und BLIGb auf einen hohen Spannungspegel VPP, der höher ist als ein Betriebsversorgungsspannungspegel des Leseverstärkers SA, die von dem Leseverstärker SA erfassten und zwischengespeicherten Daten ohne einen Schwellenspannungsverlust in die ausgewählte Speicherzelle MC geschrieben.
Die Leseknoten des Leseverstärkers SA sind über ein Spaltenauswahlgatter CSG mit den lokalen Datenleitungen LIO und /LIO verbunden. Das Spaltenauswahlgatter CSG beinhaltet für die lokalen Datenleitungen LIO und /LIO vorgesehene n-Kanal MOS- Transistoren und wird entsprechend einem Spaltenauswahlsignal CSL selektiv leitend gemacht. Die lokalen Datenleitungen LIO und /LIO sind mit der IO-Auswahlschaltung 5 verbunden.
Das IO-Auswahlsignal IOSEL für die IO-Auswahlschaltung 5 wird durch eine NAND-Schaltung 12 erzeugt, die die Signale zum Anweisen des Bitleitungstrennens BLIa und BLIb empfängt. Die NAND-Schaltung 12 empfängt eine hohe Spannung VPP als Betriebsversorgungsspannung. Wenn der Zeilenblock RBKa ausgewählt ist, liegt das Blockauswahlsignal BSa auf H-Pegel und das Blockauswahlsignal BSb auf L-Pegel. In diesem Zustand erhält das Feldaktiviersignal RAS den H-Pegel in der Zeilenauswahl, und das von der Bitleitungstrennsteuerschaltung 10a ausgegebene Signal zum Anweisen des Bitleitungstrennens BLIa erhält den H- Pegel bei dem hohen Spannungspegel VPP, und das von der Bitleitungstrennsteuerschaltung 10b ausgegebene Signal zum Anweisen des Bitleitungstrennens BLIb erhält den L-Pegel auf dem Massespannungspegel. Dementsprechend tritt das Bitleitungstrenngatter BLIGb in einen AUS-Zustand ein und das Bitleitungstrenngatter BLIGa in einen EIN-Zustand, die Bitleitungen BLb und /BLb werden von dem Leseverstärker SA getrennt, und die Bitleitungen BLa und /BLa werden mit dem Leseverstärker SA verbunden.
Wenn das Signal zum Anweisen des Bitleitungstrennens BLIb den L-Pegel erhält, erhält das von der NAND-Schaltung 12 ausgegebene Auswahlsignal IOSEL den H-Pegel, und die Auswahlgatter ISRO bis ISR3 der IO-Auswahlschaltung 5 werden eingeschaltet. In diesem Zustand sind die Auswahlgatter ISC0 bis ISC3 in einem AUS-Zustand, und die lokalen Datenleitungen LIO und /LIO werden auf einen mittleren Spannungspegel aufgeladen.
Nachfolgend wird entsprechend der Aktivierung des Feldaktiviersignals RAS ein Zeilenauswahlvorgang durchgeführt, die entsprechend einer ausgewählten Zeile vorgesehene Wortleitung WLa wird auf den hohen Spannungspegel VPP getrieben, und der Speicherdatenwert in der Speicherzelle MC wird auf die Bitleitung BLa ausgelesen. Die komplementäre Bitleitung /BLa wird durch eine nicht dargestellte Vorlade/Ausgleichsschaltung in einem Bereitschaftszustand auf einen mittleren Spannungspegel geladen. In diesem Zustand ist die komplementäre Bitleitung /BLa in einem elektrisch schwebenden Zustand bei dem mittleren Spannungspegel.
Wenn der Leseverstärker SA aktiviert ist, verstärkt er den Spannungsunterschied zwischen den Bitleitungen BLa und /BLa und verriegelt ihn. Nach Beendigung des Lesevorgangs des Leseverstärkers SA werden die Bitleitungen BLa und /BLa entsprechend im Speicherdatenwert in der Speicherzelle MC auf H- und L-Pegel gehalten.
Wenn nachfolgend ein Zeilenauswahlvorgang durchgeführt wird, erhält das in Fig. 5 dargestellte Ausgleichanweissignal LIOEQ H-Pegel, das Spaltenauswahlsignal CSL erhält ebenfalls H-Pegel, das Zeilenauswahlgatter CSG wird leitend gemacht, und der Leseverstärker SA wird mit den lokalen Datenleitungen LIO und /LIO verbunden, die auf den Spannungsversorgungspegel des Feldes vorgeladen und ausgeglichen sind. Die Daten der lokalen Datenleitungen LIO und /LIO werden über die in Fig. 5 dargestellte IO-Auswahlschaltung 5 zu den entsprechenden (nicht dargestellten) Hauptdatenleitungen MIO und /MIO übertragen. Die lokalen Datenleitungen LIO und /LIO ändern ihren Spannungspegel entsprechend den Daten von den Bitleitungen BL und /BL. Eine Last der Hauptdatenleitungen MIO und /MIO ist schwer. Die Hauptdatenleitungen MIO und /MIO erzeugen entsprechend den von den entsprechenden lokalen Datenleitungen LIO und /LIO übertragenen Signalen Signale mit einer kleinen Amplitude zum Übertragen an einen nicht dargestellten Vorverstärker. Der Vorverstärker verstärkt die über das Hauptdatenleitungspaar übertragenen Signale mit kleiner Amplitude zum Erzeugen der internen Lesedaten.
Fig. 7 ist eine schematische Darstellung, die die Beziehung zwischen den Schreibdaten für den Zeilenblock RBKi und denen für RBKj veranschaulicht. Der Zeilenblock RBKi ist in der Zeilenrichtung in zwei Unterzeilenblöcke RBKia und RBKib aufgeteilt. In den Unterzeilenblock RBKia werden die Daten DQ0 und DQ2 von der lokalen Datenleitung in dem Leseverstärkerband auf der einen Seite geschrieben und die Daten DQ1 und DQ3 von den lokalen Datenleitungen in dem Leseverstärkerband auf der anderen Seite. Entsprechend dem Spaltenauswahlsignal CSL werden die zwei benachbarten Spaltenauswahlgatter in dem Leseverstärkerband auf der oberen Seite in Fig. 7 gleichzeitig ausgewählt, und die zwei benachbarten Spaltenauswahlgatter in dem Leseverstärkerband auf der unteren Seite werden gleichzeitig ausgewählt.
Wie später detailliert beschrieben wird, ist der Leseverstärker SA in einer gemeinsam genutzten Leseverstärkeranordnung vorgesehen. Daher werden die Datenbits DQ0 bis DQ3 nacheinander in die für 4 Bit vorgesehenen Speicherzellen geschrieben.
Dem Unterzeilenblock RBKib werden die Datenbits DQ4 und DQ5 von der in dem Leseverstärkerband auf einer Seite vorgesehenen lokalen Datenleitung zugeführt, und die Datenbits DQ6 und 7 von der Datenleitung in dem Leseverstärkerband auf der anderen Seite. In dem Unterzeilenblock RBKib werden daher die Datenbits DQ4 bis DQ7 nacheinander in die für 4 Bit vorgesehenen Speicherzellen geschrieben.
In ähnlicher Weise ist der Zeilenblock RBKj in zwei Unterzeilenblöcke RBKja und RBKjb aufgeteilt. In den Unterzeilenblock RBKja werden die Datenbits DQ12 und DQ14 von der lokalen Datenleitung in dem Leseverstärkerband auf der einen Seite geschrieben und die Datenbits DQ13 und DQ15 von der lokalen Datenleitung in dem Leseverstärkerband auf der anderen Seite. In dem Unterzeilenblock RBKja werden die Datenbits DQ12 bis DQ15 in benachbarten Speicherzellen von 4 Bit gespeichert.
Dem Unterzeilenblock RBKjb werden die Datenbits DQ8 und DQ9 von der lokalen Datenleitung in dem Leseverstärkerband auf der einen Seite zugeführt, und die Datenbits DQ10 und DQ11 von der lokalen Datenleitung in dem Leseverstärkerband auf der anderen Seite. In dem Unterzeilenblock RBKjb werden daher die Datenbits DQ8 bis DQ11 zu benachbarten Speicherzellen von 4 Bit übertragen und in sie geschrieben.
Die Lagebeziehung der in den Unterzeilenblöcken des Zeilenblocks RBKi und in denen des Zeilenblocks RBKj gespeicherten Bits unterscheiden sich aus dem folgenden Grund voneinander: In der Halbleiterspeichervorrichtung sind die Datenanschlüsse DQ0 bis DQ7 in dieser Reihenfolge auf einer Seite eines Gehäuses vorgesehen und die Datenanschlüsse DQ15 bis DQ8 in dieser Reihenfolge auf der anderen Seite des Gehäuses. Entsprechend den Datenanschlüssen sind Datenbusse vorgesehen. Daher entsprechen bezüglich der Lagebeziehung der Anschlüsse die Datenbits DQ0 bis DQ3 dem Datenbus DQ15 bis DQ12 und die Datenbits DQ4 bis DQ7 den Datenbits DQ11 bis DQ8. Da wie in Fig. 7 dargestellt die Hauptdatenbusse entsprechend der Anordnungsreihenfolge der Datenbits vorgesehen sind, unterscheiden sich die Anordnungsreihenfolgen der Datenbits in dem Zeilenblock RBKi und die in dem Zeilenblock RBKj voneinander.
Fig. 8 ist eine schematische Darstellung, die die Verbindung zwischen den jeweils in den Fig. 2 dargestellten Speicherblökken UB1 und LB1 enthaltenen Zeilenblöcken RBKm und RBKn und den Hauptdatenbussen 1 und 2 veranschaulicht. Für den Zeilenblock RBKm sind die lokalen Datenbusse LBUU und LBUL vorgesehen. Für den Zeilenblock RBKn sind die lokalen Datenbusse LBLU und LBLL vorgesehen. IO-Auswahlschaltungen 15ua und 15ub sind entsprechend den lokalen Datenbussen LBUU und LBUL vorgesehen. IO- Auswahlschaltungen 151a und 151b sind entsprechend den lokalen Datenbussen LBLU und LBLL vorgesehen.
Bei der x16-Bit-Anordnung verbinden die IO-Auswahlschaltungen 15ua und 15ub die lokalen Datenbusse LBUU und LBUL mit dem Hauptdatenbus 1. Bei der x32-Bit-Anordnung verbinden die IO- Auswahlschaltungen 15ua und 15ub die lokalen Datenbusse LBUU und LBUL mit den Datenbusleitungen für die Datenanschlüsse DQ16 bis DQ23 im Hauptdatenbus 2.
In der x16-Bit-Anordnung verbinden die IO-Auswahlschaltungen 151a und 151b die lokalen Datenbusse LBLU und LBLL mit dem den Datenanschlüssen DQ8 bis DQ15 entsprechenden Hauptdatenleitungen in dem Hauptdatenbus 1. In der x32-Bit-Anordnung verbinden die IO-Auswahlschaltungen 151a und 151b die lokalen Datenbusse LBLU und LBLL mit den Hauptbusleitungen für die Datenanschlüsse DQ24 bis DQ31 in dem zweiten Hauptdatenbus 2. In der x16-Bit- Anordnung ist die Beziehung der Verbindung der Zeilenblöcke RBKm und RBKn mit den Hauptdatenleitungen dieselbe, wie sie in Fig. 4 dargestellt ist. Auch in der x32-Bit-Anordnung werden die lokalen Datenbusse LBUU, LBUL, LBLU und LBLL zum Übertragen von Daten mit 16 Bit mit dem zweiten Hauptdatenbus 2 bezüglich der oberen und unteren Bytes mit derselben Verbindungsbeziehung wie die Verbindung zu dem ersten Hauptdatenbus 1 verbunden.
Daher sind auf der Seite der oberen Bits die Verbindungspfade in den IO-Auswahlschaltungen 15ua, 15ub, 151a und 151b geschaltet.
Fig. 9 ist eine Darstellung des Aufbaus der in Fig. 8 dargestellten IO-Auswahlschaltungen 15ua, 15ub, 151a und 151b. Da die IO-Auswahlschaltungen 15ua, 15ub, 151a und 151b denselben Aufbau haben, ist in Fig. 9 stellvertretend eine IO- Auswahlschaltung 15 dargestellt.
In Fig. 9 beinhaltet die IO-Auswahlschaltung 15 ähnlich wie die in Fig. 5 dargestellte IO-Auswahlschaltung: Pull-Up-Gatter ISCO bis ISC3, die jeweils entsprechend den lokalen Datenleitungen LIO0 und /LIO0 bis LIO3 und /LIO3 bereitgestellt sind; Ausgleichtransistoren EG0 bis EG3, die jeweils entsprechend den Pull-Up-Gattern ISC0 bis ISC3 bereitgestellt sind und in derselben Phase wie die entsprechenden Pull-Up-Gatter ISC0 bis ISC3 leitend gemacht werden; Auswahlgatter ISR0 bis ISR3, die entsprechend den lokalen Datenleitungen LIO0 und /LIO0 bis LIO3 und /LIO3 bereitgestellt sind und leitend gemacht werden, um die entsprechenden lokalen Datenleitungen mit den Hauptdatenleitungen MIO0 und /MIO0 bis MIO3 und /MIO3 zu verbinden; Auswahlgatter ISG0 bis ISG3, die leitend gemacht werden, um die lokalen Datenleitungen LIO0 und /LIO0 bis LIO3 und /LIO3 mit den Hauptdatenleitungen MIO16 und /MIO16 bis MIO19 und /MIO19 zu verbinden; einen Aluminiumschalter 20, dessen Verbindungspfad entsprechend der Datenbitbreite selektiv ausgebildet ist zum Übertragen des IO-Auswahlsignals IOSEL oder einer Massespannung zu den Auswahlgattern ISR0 bis ISR3; und einen Aluminiumschalter 21, dessen Verbindungspfad entsprechend der Datenbitbreite ausgebildet ist zum Übertragen der Massepannung oder des IO-Auswahlsignals IOSEL zu den Auswahlgattern ISG0 bis ISG3.
Die in Fig. 9 dargestellte IO-Auswahlschaltung steht stellvertretend für die in Fig. 8 dargestellten IO-Auswahlschaltungen 15ua, 15ub, 151a und 151b, und die Nummern der lokalen Datenleitungen und der Hauptdatenleitung entsprechen nicht den Datenbits. Wenn zum Beispiel die Hauptdatenleitungen MIO0, MIO1, MIO2 und MIO3 jeweils entsprechend den Datenbits DQ0, DQ2, DQ4 und DQ5 vorgesehen sind, sind die Hauptdatenleitung MIO16, MIO17, MIO18 und MIO19 entsprechend den Datenbits DQ16, DQ18, DQ20 und DQ21 vorgesehen.
Die Anordnungsreihenfolge der Datenbits DQ16 bis DQ31 ist dieselbe wie die der Datenbits DQ0 bis DQ15, und die Reihenfolge der Datenübertragung der Datenbits DQ16 bis DQ31 ist dieselbe wie die der Datenbits DQ0 bis DQ15. Die Hauptdatenleitung MIO16 bis MI19 sind Datenbusleitungen, die der x32-Bit-Anordnung zugeordnet angeordnet sind. Um die Anordnungsreihenfolge in dem zweiten Hauptdatenbus 2 deutlicher zu machen, werden die Busleitungen des zweiten Hauptdatenbusses 2 als Hauptdatenleitungen MIOX0 bis MIOX7 für die unteren Bytes und als Hauptdatenbusleitung MIOX10 bis MIOX17 für die oberen Bytes bezeichnet. In dieser Bezeichnung entsprechen die Hauptdatenleitungen MIO16 bis MIO19 jeweils den Hauptdatenleitungen MIOX0 bis MIOX3.
Ein Ausgangssignal des NAND-Gatters 7, das das IO-Auswahlsignal IOSEL und das Ausgleichanweissignal LIOEQ empfängt, wird den Pull-Up-Gattern ISC0 bis ISC3 und den Ausgleichtransistoren EGO bis EG3 zugeführt.
Bei der x16-Bit-Anordnung wählt der Aluminiumschalter 20 das IO-Auswahlsignal IOSEL zum Übertragen an die Auswahlgatter ISRO bis ISR3. In diesem Fall überträgt der Aluminiumschalter 21 die Spannung des Masseknotens zu den Auswahlgattern ISG0 bis ISG3. In der x32-Bit-Anordnung überträgt der Aluminiumschalter 20 die Spannung des Masseknotens zu den Auswahlgattern ISR0 bis ISR3, und der Aluminiumschalter 21 überträgt das IO-Auswahlsignal IOSEL zu den Auswahlgattern ISG0 bis ISG3. Mit dieser Anordnung kann die Verbindung zwischen der lokalen Datenleitung und der Hauptdatenleitung entsprechend der Datenbitbreite zwischen den Speicherblöcken UB1 und LB1 geändert werden.
Fig. 10 ist eine schematische Darstellung des Aufbaus der lokalen Datenbusse und IO-Auswahlschaltungen, die entsprechend einer Grenze von Speicherblöcken in dem Speicherfeld vorgesehen sind.
Wie in Fig. 10 dargestellt, unterscheidet sich bei der x32-Bit- Anordnung ein mit dem in dem Speicherblock UB0 enthaltenen Zeilenblock RBK03 verbundener Hauptdatenbus von einem mit dem in Speicherblock UB1 enthaltenen Zeilenblock RBK04 verbundenen Hauptdatenbus. Insbesondere ist sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung der Zeilenblock RBK03 mit denselben Hauptdatenleitungen des ersten Hauptdatenbusses 1 verbunden und speichert die Daten DQ<7 : 0>. Der Zeilenblock RBK04 speichert in der xl6-Bit-Anordnung die Daten DQ<7 : 0> und ist in der x32-Bit-Anordnung mit den Hauptdatenleitungen des zweiten Hauptdatenbusses 2 verbunden und speichert die Daten DQ<23 : 16>. Daher ist der für die Zeilenblöcke RBK03 und RBK04 bereitgestellte lokale Datenbus LIOBa entsprechend einem Blockauswahlsignal BS und der Datenbitbreite über eine IO- Auswahlschaltung 25a mit den Hauptdatenleitungen von 8 Bit des Hauptdatenbusses 1 oder 2 verbunden.
Der in dem Grenzbereich des oberen Hauptblocks MUB enthaltene Zeilenblock RBK07 speichert in der x16-Bit-Anordnung die Daten DQ<7 : 0> und im Fall der x32-Bit-Anordnung die Daten DQ<23 : 16>.
Der dem Zeilenblock RBK07 benachbarte Zeilenblock RBK10 ist in dem unteren Hauptblock MLB enthalten. In dem unteren Hauptblock MLB ist sowohl in der x16-Bit-Anordnung als auch in der x32- Bit-Anordnung der Zeilenblock im Speicherblock LB0 mit den Hauptdatenleitungen MIO8 bis MIO15 (oder MIO10 bis MIO17 nach der anderen Bezeichnung) der oberen 8 Bits desselben ersten Hauptdatenbusses 1 verbunden. Daher speichert der Zeilenblock RBK10 sowohl in der x16-Bit-Anordnung als auch in der x32-Bit- Anordnung die Speicherdaten DQ<15 : 8>. Der für die Zeilenblöcke RBK07 und RBK10 gemeinsam bereitgestellte lokale Datenbus LIOBb wird durch eine IO-Auswahlschaltung 25b entweder mit der Hauptdatenleitung des oberen Bytes des Hauptdatenbusses 1 oder mit der Hauptdatenleitung des unteren Bytes des ersten Hauptdatenbusses 1 oder mit der Hauptdatenleitung des unteren Bytes des zweiten Hauptdatenbusses 2 verbunden.
Im unteren Hauptblock MLB speichert der im Speicherblock LB0 enthaltene Zeilenblock RBK13 unabhängig der Datenbitbreite die Daten DQ<15 : 8>. Andererseits speichert der im Speicherblock LB1 enthaltene Zeilenblock RBK14 in der x16-Bit-Anordnung die Daten DQ<15 : 8> und in der x32-Bit-Anordnung die Daten DQ<31 : 24>. Daher wird der gemeinsam für die Zeilenblöcke RBK13 und RBK14 bereitgestellte lokale Datenbus LIOBc entsprechend dem ausgewählten Speicherblock und der Datenbitbreite über eine IO- Auswahlschaltung 25c selektiv mit dem Hauptdatenbus 1 oder dem Hauptdatenbus 2 verbunden.
Fig. 10 zeigt die an die IO-Auswahlschaltungen 25a bis 25c angelegten Blockauswahlsignale BSA bis BSC. Jedes Blockauswahlsignal BSA bis BSC enthält Blockauswahlsignale für die zwei entsprechenden Zeilenblöcke.
Fig. 11 ist eine schematische Darstellung des Aufbaus der in Fig. 10 dargestellten IO-Auswahlschaltung 25a. In Fig. 11 beinhaltet die IO-Auswahlschaltung 25a: eine NAND-Schaltung 30, die die Signale zum Anweisen des Bitleitungstrennens BLI04 und BLI03 empfängt; eine NAND-Schaltung 31, die ein Ausgangssignal der NAND-Schaltung 30 und das Ausgleichanweissignal LIOEQ empfängt; eine Gatterschaltung ISCKa, die entsprechend einem Ausgangssignal der NAND-Schaltung 31 selektiv leitend gemacht wird zum Vorladen und Ausgleichen des lokalen Datenbusses LIOBa von 4 Bit auf den Versorgungsspannungspegel des Feldes; Aluminiumschalter 32 zum Übertragen entweder des Signals zum Anweisen des Bitleitungstrennens BLI03 oder der hohen Spannung VPP durch Maskenverbindung; eine NAND-Schaltung 33, die ein Ausgangssignal des Aluminiumschalters 32 und ein Signal zum Anweisen des Bitleitungstrennens BLI04 empfängt; eine Auswahlgatterschaltung ISRK1a, die entsprechend einem Ausgangssignals der NAND-Schaltung 33 selektiv leitend gemacht wird zum Verbinden des lokalen Datenbusses LIOa mit einem in dem ersten Hauptdatenbus 1 enthaltenen Hauptdatenbus 1aa von 4 Bit; einen Aluminiumschalter 34 zum Übertragen entweder des Signals zum Anweisen des Bitleitungstrennens BLI03 oder der hohen Spannung entsprechend einer Maskenverbindung; und eine Auswahlgatterschaltung ISRK2a, die entsprechend einem über einen Inverter 35 zugeführten Ausgangssignal des Aluminiumschalters 34 leitend gemacht wird zum Verbinden des lokalen Datenbusses LIOa mit einem in dem zweiten Hauptdatenbus 2 enthaltenen Hauptdatenbus 2aa von 4 Bit.
Die Gatterschaltung ISCKa beinhaltet aus p-Kanal MOS- Transistoren gebildete Pull-Up-Gatter ISC0 bis ISC3, die entsprechend den Datenleitungen des lokalen Datenbusses LIOb von 4 Bit angeordnet sind, und Ausgleichtransistoren EG0 bis EG3 zum Ausgleichen der entsprechenden lokalen Datenleitungen. Die Auswahlgatterschaltung ISRK1a beinhaltet die aus n-Kanal MOS- Transistoren gebildeten Auswahlgatter ISR0 bis ISR3, die entsprechend den Hauptdatenleitungen des Hauptdatenbusses laa von 4 Bit angeordnet sind. Die Auswahlgatterschaltung ISRK2a beinhaltet aus n-Kanal MOS-Transistoren gebildete Auswahlgatter ISR0 bis ISR3, die entsprechend den Datenleitungen des Hauptdatenbusses 2aa von 4 Bit angeordnet sind.
In der x16-Bit-Anordnung legt der Aluminiumschalter 32 das Signal zum Anweisen des Bitleitungstrennens BLI03 an die NAND- Schaltung 33 an, und der Aluminiumschalter 34 legt die hohe Spannung VPP über den Inverter 35 an die Auswahlgatterschaltung ISRK2a an. Daher wird die Auswahlgatterschaltung ISRK2a normalerweise in einem nichtleitenden Zustand gehalten.
Wenn der Zeilenblock RBK03 ausgewählt ist, hält das Signal zum Anweisen des Bitleitungstrennens BLI04 den L-Pegel auf L-Pegel. Andererseits fällt das Signal zum Anweisen des Bitleitungstrennens BLI03 auf L-Pegel ab, wenn der Zeilenblock RBK04 ausgewählt ist. Daher können die Signale zum Anweisen des Bitleitungstrennens BLI03 und BLI04 als Blockauswahlsignal BSA verwendet werden. In der x32-Bit-Anordnung überträgt der Aluminiumschalter 32 die hohe Spannung VPP zu der NAND-Schaltung 33, und der Aluminiumschalter 34 überträgt das Signal zum Anweisen des Bitleitungstrennens BLI03 über den Inverter 35 zu der Auswahlgatterschaltung ISRK2a.
Der Hauptdatenbus laa überträgt die Datenbits DQ0, DQ2, DQ4 und DQ5. Der Hauptdatenbus 2aa überträgt die Datenbits DQ16, DQ18, DQ20 und DQ21.
In der x16-Bit-Anordnung führt der Aluminiumschalter 34 der Auswahlgatterschaltung ISRK2a über den Inverter 35 eine hohe Spannung zu, und die Auswahlgatterschaltung ISRK2a ist normalerweise in einen nichtleitenden Zustand gesetzt. Wenn daher einer der Zeilenblöcke RBK03 und RBK04 ausgewählt ist und eines der Signale zum Anweisen des Bitleitungstrennens BLI04 und BLI03 den L-Pegel erhält, erhalten die Ausgangssignale der NAND-Schaltungen 30 und 33 den hohen Spannungspegel VPP, die Auswahlgatterschaltung ISRK1a wird leitend gemacht, und der lokale Datenbus LIOa wird mit dem Hauptdatenbus laa verbunden. Das Ausgleichanweissignal LIOEQ erhält H-Pegel, ein Ausgangssignal der NAND-Schaltung 31 erhält L-Pegel, die Gatterschaltung ISCKa wird aktiviert und der lokale Datenbus LIOBa wird auf den Versorgungsspannungspegel des Feldes vorgeladen und ausgeglichen.
Wenn das Ausgleichanweissignal LIOEQ den L-Pegel erhält, wird die Gatterschaltung ISCKa entsprechend einem Ausgangssignal der NAND-Schaltung 31 deaktiviert, und die durch den Spaltenauswahlvorgang gelesenen Speicherzellendaten des lokalen Datenbusses LIOBa von 4 Bit werden zu dem Hauptdatenbus 1aa von 4 Bit übertragen.
In der x32-Bit-Anordnung überträgt der Aluminiumschalter 32 die hohe Spannung VPP zu der NAND-Schaltung 33, und der Aluminiumschalter 34 überträgt das Signal zum Anweisen des Bitleitungstrennens BLI03 über den Inverter 35 an die Auswahlgatterschaltung ISRK2a. Wenn der Zeilenblock RBK03 ausgewählt ist und das Signal zum Anweisen des Bitleitungstrennens BLI04 den L- Pegel erhält, erhalten daher die Ausgangssignale der NAND- Schaltungen 30 und 33 den H-Pegel, und das Auswahlgatter ISRK1a wird leitend gemacht. Wenn das Ausgleichanweissignal LIOEQ den L-Pegel erhält, erhält ein Ausgangssignal der NAND-Schaltung 31 den H-Pegel, die Gatterschaltung ISCKa wird deaktiviert, und die durch die Leseverstärker zwischengespeicherten Speicherzellendaten werden zu dem lokalen Datenbus LIOBa und nachfolgend zu dem Hauptdatenbus 1aa übertragen.
Wenn andererseits der Zeilenblock RBK04 ausgewählt ist und das Signal zum Anweisen des Bitleitungstrennens BLI03 den L-Pegel erhält, erhält ein Ausgangssignal der NAND-Schaltung 30 den H- Pegel, und ein Ausgangssignals des Inverters 35 erhält den H- Pegel. Da das Signal zum Anweisen des Bitleitungstrennens BLI04 den H-Pegel beibehält, liegt ein Ausgangssignal der NAND- Schaltung 33 auf L-Pegel. Daher wird in diesem Fall die Auswahlgatterschältung ISRK2a leitend gemacht, und der lokale Datenbus LIOBa wird mit dem Hauptdatenbus 2aa verbunden.
Durch Verwendung der in Fig. 11 dargestellten IO- Auswahlschaltung kann der im Grenzbereich der Speicherblöcke UB0 und UB1 vorgesehene lokale Datenbus LIOBa entsprechend einem ausgewählten Zeilenblock mit den Hauptdatenleitungen des entsprechenden Hauptdatenbusses verbunden werden.
Fig. 12 ist eine schematische Darstellung des Aufbaus der in Fig. 10 dargestellten IO-Auswahlschaltung 25b. In Fig. 12 beinhaltet die IO-Auswahlschaltung 25b: eine Gatterschaltung ISCKb zum Vorladen und Ausgleichen des lokalen Datenbusses LIOBb von 4 Bit auf den Versorgungsspannungspegel des Feldes bei Aktivierung; eine Auswahlgatterschaltung ISRK1ba zum Verbinden des lokalen Datenbusses LIOBb mit dem ersten Hauptdatenbus 1aa von 4 Bit in leitendem Zustand; eine Auswahlgatterschaltung ISRK2b zum Verbinden des lokalen Datenbusses LIOBb mit dem zweiten Hauptdatenbus 2aa von 4 Bit in leitendem Zustand; und eine Auswahlgatterschaltung ISRK1bb zum Verbinden des lokalen Datenbusses LIOBb mit dem ersten Hauptdatenbus lba von 4 Bit in leitendem Zustand.
Die Gatterschaltung ISCKb beinhaltet aus p-Kanal MOS- Transistoren gebildete Pull-Up-Gatter ISC0 bis ISC3, die entsprechend den Datenleitungen von 4 Bits bereitgestellt sind, und einen aus einem p-Kanal MOS-Transistor gebildeten Ausgleichtransistor. Die Auswahlgatterschaltungen ISRK1ba, ISRK2b und ISRK1bb beinhalten jeweils aus n-Kanal MOS-Transistoren gebildete Auswahlgatter ISR0 bis ISR3, die entsprechend den Datenleitungen des Hauptdatenbusses von 4 Bit bereitgestellt sind.
Die Auswahlgatterschaltung ISRK1ba überträgt in leitendem Zustand die Datenbits DQ0, DQ2, DQ4 und DQ5. Die Auswahlgatterschaltung ISRK2b überträgt in leitendem Zustand die Datenbits DQ16, DQ18, DQ20 und DQ21. Die Auswahlgatterschaltung ISRK1ba überträgt in leitendem Zustand die Datenbits DQ10, DQ11, DQ13 und DQ15.
Zum Steuern der Aktivierung der Gatterschaltungen und des Leitens der Auswahlgatterschaltungen sind bereitgestellt: eine NAND-Schaltung 40, die die Signale zum Anweisen des Bitleitungstrennens BLI10 und BLI07 empfängt; eine NAND-Schaltung 41, die ein Ausgangssignal der NAND-Schaltung 40 und das Ausgleichanweissignal LIOEQ empfängt und ihr Ausgangssignal der Auswahlgatterschaltung ISCKb zuführt; ein Aluminiumschalter 42 zum Übertragen entweder des Signals zum Anweisen des Bitleitungstrennens BLI10 oder der hohen Spannung VPP; ein Inverter 43 zum Invertieren eines von dem Aluminiumschalter 42 übertragenen Signals und zum Übertragen des invertierten Signals zu der Auswahlgatterschaltung ISRK1a; ein Aluminiumschalter 44 zum Übertragen entweder der hohen Spannung VPP oder des Signals zum Anweisen des Bitleitungstrennens BLI10; ein Inverter 45 zum Invertieren des Signals/der Spannung von dem Aluminiumschalter 44 und zum Übertragen des invertierten Signals zu der Auswahlgatterschaltung ISRK2b; und ein Inverter 46 zum Invertieren des Signals zum Anweisen des Bitleitungstrennens BLI07 und zum Übertragen des invertierten Signals zu der Auswahlgatterschaltung ISRK1bb.
In der x16-Bit-Anordnung wählt der Aluminiumschalter 42 das Signal zum Anweisen des Bitleitungstrennens BLI10. In der x32- Bit-Anordnung wählt der Aluminiumschalter 42 die hohe Spannung VPP. In der x32-Bit-Anordnung wählt der Aluminiumschalter 44 das Signal zum Anweisen des Bitleitungstrennens BLI10. In der x16-Bit-Anordnung wählt der Aluminiumschalter 44 die hohe Spannung VPP. Der Verbindungspfad der Aluminiumschalter 42 und 44 wird entsprechend der Datenbitbreite durch eine Metallmaskenverbindung gesetzt. Fig. 12 zeigt als Beispiel die Verbindungspfade der Aluminiumschalter 42 und 44 in der x32-Bit-Anordnung.
Wenn der Zeilenblock RBK07 ausgewählt ist, erhält das Signal zum Anweisen des Bitleitungstrennens BLI10 den L-Pegel. Wenn der Zeilenblock RBK10 ausgewählt ist, erhält das Signal zum Anweisen des Bitleitungstrennens BLI07 den L-Pegel.
Wenn in der x16-Bit-Anordnung der Zeilenblock RBK07 ausgewählt ist und das Signal zum Anweisen des Bitleitungstrennens BLI10 auf L-Pegel abfällt, erhält ein Ausgangssignal des Inverters 43 entsprechend dem Abfall des Signals zum Anweisen des Bitleitungstrennens BLI10 den H-Pegel, und die Auswahlgatterschaltung ISRK1ba wird leitend gemacht. In der x16-Bit-Anordnung wählt der Aluminiumschalter 44 die hohe Spannung VPP, ein Ausgangssignal des Inverters 45 wird auf den L-Pegel festgelegt, und die Auswahlgatterschaltung ISRK2b wird normalerweise in einem nichtleitenden Zustand gehalten. Das Signal zum Anweisen des Bitleitungstrennens BLI07 ist auf H-Pegel, ein Ausgangssignal des Inverters 46 ist auf L-Pegel, und die Auswahlgatterschaltung ISRK1bb wird nichtleitend gemacht. Wenn daher in der x16- Bit-Anordnung der Zeilenblock RBK07 ausgewählt ist, wird der lokale Datenbus LIOBb über die Auswahlgatterschaltungen ISCKb und ISRK1ba mit dem Hauptdatenbus 1aa von 4 Bit verbunden.
Wenn andererseits in der x16-Bit-Anordnung der Zeilenblock RBK10 ausgewählt ist, fällt das Signal zum Anweisen des Bitleitungstrennens BLI07 auf L-Pegel, und ein Ausgangssignal des Inverters 46 erhält den H-Pegel. Da das Signal zum Anweisen des Bitleitungstrennens BLI10 auf H-Pegel bleibt, sind die Ausgangssignale der Inverter 43 und 45 auf L-Pegel, und die Auswahlgatterschaltungen ISRK1ba und ISRK2b bleiben in dem nichtleitenden Zustand. Wenn daher das Ausgleichanweissignal LIOEQ den L-Pegel erhält, werden Daten aus einer Speicherzelle auf den lokalen Datenbus LIOBb ausgelesen und nachfolgend über die Auswahlgatterschaltungen ISRK1bb und ISCKb auf den Hauptdatenbus 1ba von 4 Bit in dem ersten Hauptdatenbus übertragen.
In der x32-Bit-Anordnung überträgt der Aluminiumschalter 42 die hohe Spannung VPP, und der Aluminiumschalter 44 überträgt das Signal zum Anweisen des Bitleitungstrennens BLI10. Wenn in der x32-Bit-Anordnung der Zeilenblock RBK10 ausgewählt ist, wird entsprechend dem Signal zum Anweisen des Bitleitungstrennens BLI07 die Auswahlgatterschaltung ISRK1bb leitend gemacht, und der lokale Datenbus LIOBb wird mit dem Hauptdatenbus 1ba verbunden.
Wenn andererseits der Zeilenblock RBK07 ausgewählt ist, erhält das Signal zum Anweisen des Bitleitungstrennens BLI10 den L- Pegel, die Auswahlgatterschaltung ISRK2b wird durch den Aluminiumschalter 44 und den Inverter 45 leitend gemacht, und der lokale Datenbus LIOBb wird mit dem Hauptdatenbus 2aa von 4 Bit des zweiten Hauptdatenbusses verbunden. In der x32-Bit- Anordnung wird ein Ausgangssignal des Inverters 43 auf L-Pegel festgehalten, und die Auswahlgatterschaltung ISRK1ba wird nichtleitend gehalten.
Fig. 13 ist eine schematische Darstellung des Aufbaus der in Fig. 10 dargestellten IO-Auswahlschaltung 25c.
In Fig. 13 ist der lokale Datenbus LIOBc von 4 Bit mit dem Hauptdatenbus 1ba von 4 Bit über die Auswahlgatterschaltung ISRK1c verbunden und mit dem Hauptdatenbus 2ba von 4 Bit über die Auswahlgatterschaltung ISRK2c. Die Auswahlgatterschaltungen ISRK1c und ISRK2c beinhalten beide jeweils Auswahlgatter ISRO bis ISR3, die entsprechend den lokalen Datenleitungen von 4 Bit des lokalen Datenbusses bereitgestellt sind.
Die Gatterschaltung ISCKc beinhaltet Pull-Up-Gatter ISC0 bis ISC3 und Ausgleichtransistoren EG0 bis EG3, die entsprechend den Busleitungen des lokalen Datenbusses LIObc von 4 Bit vorgesehen sind.
Zu dem Hauptdatenbus lba werden Daten von 4 Bit DQ10, DQ11, DQ13 und DQ15 übertragen. Zu dem Hauptdatenbus 2ba werden die Datenbits DQ26, DQ27, DQ29 und DQ31 übertragen.
Die IO-Auswahlschaltung 25c beinhaltet weiter: eine NAND- Schaltung 50, die die Signale zum Anweisen des Bitleitungstrennens BLI13 und BLI14 empfängt; eine NAND-Schaltung 51, die ein Ausgangssignal der NAND-Schaltung 50 und das Ausgleichanweissignal FIOEQ empfängt; einen Aluminiumschalter 52 zur Auswahl entweder der hohen Spannung VPP oder des Signals zum Anweisen des Bitleitungstrennens BLI13; eine NAND-Schaltung 53, die das Signal/die Spannung vom Aluminiumschalter 52 und das Signal zum Anweisen des Bitleitungstrennens BLI14 empfängt; einen Aluminiumschalter 54 zum Auswählen entweder der hohen Spannung VPP oder des Signals zum Anweisen des Bitleitungstrennens BLI13; und einen Inverter 55 zum Invertieren des Signals/der Spannung, die von dem Aluminiumschalter 54 übertragen wird.
Ein Ausgangssignal der NAND-Schaltung 51 wird an die Gatterschaltung ISCKc angelegt, ein Ausgangssignal der NAND-Schaltung 53 an die Auswahlgatterschaltung ISRK1c und ein Ausgangssignal des Inverters 55 an die Auswahlgatterschaltung ISRK2c.
Wenn der Zeilenblock RBK13 ausgewählt ist, erhält das Signal zum Anweisen des Bitleitungstrennens den L-Pegel. Wenn der Zeilenblock RBK14 ausgewählt ist, erhält das Signal zum Anweisen des Bitleitungstrennens BLI13 den L-Pegel.
Der Verbindungspfad jedes der beiden Aluminiumschalter 52 und 54 wird durch Metallmaskenverbindungsleitungen gesetzt. Fig. 13 zeigt als Beispiel die Verbindungspfade der Aluminiumschalter 52 und 54 in der x32-Bit-Anordnung.
In der x16-Bit-Anordnung wählt der Aluminiumschalter 54 die hohe Spannung VPP, ein Ausgangssignal des Inverters 55 ist auf L- Pegel, und die Auswahlgatterschaltung ISRK2c bleibt in einem nichtleitenden Zustand. Andererseits empfängt die NAND- Schaltung 53 die Signale zum Anweisen des Bitleitungstrennens BLI13 und BLI14. Wenn daher einer der Zeilenblöcke RBk13 und RBK14 ausgewählt ist, erhält ein Ausgangssignal der NAND- Schaltung 53 den H-Pegel, und die Auswahlgatterschaltung ISRK1c wird leitend gemacht. In der x16-Bit-Anordnung ist daher der lokale Datenbus LIOBc von 4 Bit mit dem Hauptdatenbus 1ba von 4 Bit verbunden.
Andererseits wird in der x32-Bit-Anordnung das Signal zum Anweisen des Bitleitungstrennens BLI13 über den Aluminiumschalter 54 an den Inverter 55 angelegt. Der Aluminiumschalter 52 überträgt die hohe Spannung VPP zu der NAND-Schaltung 53. Wenn der Zeilenblock RBK14 ausgewählt ist und das Signal zum Anweisen des Bitleitungstrennens BLI13 den L-Pegel erhält, erhält daher ein Ausgangssignal des Inverters 55 den H-Pegel, die Auswahlgatterschaltung ISRK2c wird dementsprechend leitend gemacht, und der lokale Datenbus LIOBc wird mit dem Hauptdatenbus 2ba von 4 Bit verbunden. Wenn andererseits der Zeilenblock RBK13 ausgewählt wird, erhält das Signal zum Anweisen des Bitleitungstrennens BLI14 den L-Pegel, ein Ausgangssignal der NAND- Schaltung 53 erhält den H-Pegel, und die Auswahlgatterschaltung ISRK1c wird leitend gemacht. In diesem Zustand ist der lokale Datenbus LIOBc von 4 Bit mit dem Hauptdatenbus 1ba von 4 Bit verbunden.
Wie oben beschrieben, kann ein ausgewählter Zeilenblock durch die Bereitstellung einer Mehrzahl von Verbindungspfaden in den entsprechend den Zeilenblöcken in dem Grenzbereich vorgesehenen IO-Auswahlschaltungen und durch Schalten des Verbindungspfades zwischen dem lokalen Datenbus und dem Hauptdatenbus entsprechend der Datenbitbreite und dem ausgewählten Zeilenblock leicht mit der entsprechenden Hauptdatenleitung verbunden werden. Der Verbindungspfad wird für den gesamten lokalen Datenbus einfach geschaltet, und die Anordnung der Schaltung zum Schalten der Busverbindung wird ebenfalls vereinfacht.
Fig. 14 zeigt eine Abänderung der in Fig. 13 dargestellten IO- Auswahlschaltung. In der in Fig. 14 dargestellten IO- Auswahlschaltung 25c ist anstelle des Aluminiumschalters 52eine OR-Schaltung 60 bereitgestellt, die das Signal zum Anweisen des Bitleitungstrennens BLI13 und ein Bitbreitenanweissignal MODX32 empfängt.
Anstelle des Aluminiumschalters 54 sind ein Inverter 61, der das Bitbreitenanweissignal MODX32 empfängt, und eine OR- Schaltung 62 vorgesehen, die ein Ausgangssignal des Inverters 61 und das Signal zum Anweisen des Bitleitungstrennens BLI13 empfängt. Der restliche Aufbau der in Fig. 14 dargestellten IO- Auswahlschaltung 25c ist derselbe wie der der in Fig. 13 dargestellten IO-Auswahlschaltung. Entsprechenden Teilen sind dieselben Bezugszeichen zugeordnet, und die detaillierte Beschreibung wird nicht wiederholt.
In der x16-Bit-Anordnung liegt das Bitbreitenanweissignal MODX32 auf dem L-Pegel, ein Ausgangssignal des Inverters 61 ist auf H-Pegel gesetzt, und die OR-Schaltung 62 gibt unabhängig von dem Zustand des Signals zum Anweisen des Bitleitungstrennens BLI13 ein Signal mit einem H-Pegel aus. In diesem Zustand wird daher ein Ausgangssignal des Inverters 55 auf den L-Pegel festgelegt, und die Auswahlgatterschaltung ISRK2c ist normalerweise nichtleitend. Andererseits arbeitet die OR-Schaltung 60 als eine Pufferschaltung zum Anlegen des Signals zum Anweisen des Bitleitungstrennens BLI13 an die NAND-Schaltung 53. Wenn daher einer der Zeilenblöcke RBK13 und RBK14 ausgewählt ist, erhält ein Ausgangssignal der NAND-Schaltung 53 den H-Pegel, und der lokale Datenbus LIOBc wird durch die Auswahlgatterschaltung ISRK1c mit dem Hauptdatenbus lba von 4 Bit verbunden.
In der x32-Bit-Anordnung ist das Bitbreitenanweissignal MODX32 auf den H-Pegel gesetzt. In diesem Zustand befindet sich ein Ausgangssignal der OR-Schaltung 60 auf H-Pegel und die NAND- Schaltung 53 arbeitet als Inverter. Ein Ausgangssignal des Inverters 61 ist auf L-Pegel, und die OR-Schaltung 62 arbeitet als Pufferschaltung und überträgt das Signal zum Anweisen des Bitleitungstrennens BLI13. Daher wird entsprechend einem ausgewählten Zeilenblock eine der Auswahlgatterschaltungen ISRK1c und ISRK2c leitend gemacht, und der lokale Datenbus LIOBc wird mit einem entsprechenden Hauptdatenbus von 4 Bit verbunden.
Das Bitbreitenanweissignal MODX32 wird zum Beispiel dadurch erzeugt, dass die Spannung eines bestimmten Pads durch Programmierung eines Sicherungselements, durch eine Metallmaskenverbindung oder durch einen Bonddraht festgelegt wird. Je nachdem, ob die x16-Bit-Anordnung oder die x32-Bit-Anordnung eingestellt ist, kann die Verbindung zwischen dem Hauptdatenbus und dem lokalen Datenbus durch Festlegen der Spannung auf dem Bondpad eingestellt werden. Insbesondere kann bei der Festlegung der Spannung des Pads durch einen Bonddraht das Bitbreitenanweissignal MODX32 durch Bonden bei dem Gehäuseeinbau erzeugt werden. In einem Test vor dem Gehäuseeinbau kann daher durch Durchführen eines Tests entsprechend einer bestimmten Datenbitbreite die Zuverlässigkeit einer Halbleiterschaltung vor dem Gehäuseeinbau garantiert werden. Nach dem Gehäuseeinbau kann ein Test entsprechend der eingestellten Datenbitbreite durchgeführt werden. In diesem Fall kann der Test durchgeführt werden, während die Spannung des bestimmten Pads durch einen Tester getestet wird, um die Mehrzahl von Datenbitbreiten zu verwirklichen.
In Fig. 14 ist das Datenbitbreitenanweissignal MODX32 der IO- Auswahlschaltung 25c zugeführt. Im Fall der Verwendung des Bitbreitenanweissignals MODX32 kann jedoch auch in den in Fig. 11 und 12 dargestellten IO-Auswahlschaltungen anstelle der Aluminiumschalter eine Verbindungsart entsprechend dem Datenbitbreitenanweissignal MODX32 eingestellt werden.
Fig. 15 ist eine schematische Darstellung des Aufbaus einer Schaltung zum Erzeugen des Bitbreitenanweissignals MODX32. In Fig. 15 beinhaltet ein Abschnitt zum Erzeugen des Bitbreitenanweisesignals: einen Inverter 71 zum Invertieren eines Signals eines Knotens 75, der mit einem Pad 70 verbunden ist; eine Pegelumwandlungsschaltung 72 zum Umwandeln einer Amplitude eines Ausgangssignals des Inverters 71 auf ein Signal mit einer Amplitude des hohen Spannungspegels VPP; einen p-Kanal MOS- Transistor 73 zum Halten des Knotens 75 auf dem Versorgungsspannungspegel VDD entsprechend einem Ausgangssignal des Inverters 71; und einen p-Kanal MOS-Transistor 74 zum Vorladen des Knotens 75 auf den Versorgungsspannungspegel VDD entsprechend einem Rücksetzsignal ZRST. In der x32-Bit-Anordnung ist Pad 70 auf den Massespannungspegel gesetzt. Das Rücksetzsignal ZRST wird beim Einschalten oder bei einem Rücksetzen des Systems in Form eines Einzelimpulses erzeugt.
Wenn das Pad 70 über einen Bonddraht mit dem Massespannungspegel verbunden ist, wird, auch wenn der MOS-Transistor 74 den Knoten 75 entsprechend dem Rücksetzsignal ZRST für eine vorherbestimmte Zeit auflädt, der Knoten 75 durch den Masseanschluss über den Bonddraht entladen und erhält den L-Pegel, und ein Ausgangssignals des Inverters 71 erhält den H-Pegel. Ein Ausgangssignal des Inverters 71 mit H-Pegel wird durch die Pegelumwandlungsschaltung 72 in ein Signal mit der hohen Spannung VPP umgewandelt, und das Bitbreitenanweissignal MODX32 erhält den H-Pegel des hohen Spannungspegels VPP.
Wenn sich andererseits das Pad 70 in einem elektrisch schwebenden Zustand befindet, wird nach dem Einschalten oder einem Rücksetzen des Systems der Knoten 75 entsprechend dem Rücksetzsignal ZRST durch den MOS-Transistor 74 auf den Versorgungsspannungspegel VDD vorgeladen, ein Ausgangssignal des Inverters 71 erhält den L-Pegel, MOS-Transistor 73 wird eingeschaltet, und Knoten 75 wird auf dem Versorgungsspannungspegel VDD gehalten. In diesem Zustand gibt die Pegelumwandlungsschaltung 72 ohne Pegelumwandlung ein Signal mit L-Pegel aus, und das Bitbreitenanweissignal MODX32 erhält den L-Pegel.
Bei dem in Fig. 15 dargestellten Aufbau des Abschnitts zum Erzeugen des Bitbreitenanweissignals wird das Bondpad 70 bei der Datenbitbreite von 32 Bit durch einen Bonddraht mit dem Massespannungspegel verbunden. Es kann jedoch ein Aufbau verwendet werden, bei dem bei der Datenbitbreite von 16 Bit das Bondpad 70 über einen Bonddraht mit dem Versorgungsspannungspegel verbunden wird. Bei diesem Aufbau werden die MOS-Transistoren 73 und 74 zwischen den Knoten 75 und den Masseknoten geschaltet.
Fig. 16 ist eine schematische Darstellung, die eine Art der Datenkomprimierung in einem Mehrbittest entsprechend der vorliegenden Erfindung veranschaulicht. In einem Speicherfeld ist jeder der Speicherblöcke UB0, UB1, LB0 und LB1 in zwei Unterblöcke A und B aufgeteilt. In Block A des Speicherblocks UB0 sind sowohl in der x16-Bit-Anordnung als auch in der x32-Bit- Anordnung die Datenbits DQ4 bis DQ7 gespeichert. In Block B des Speicherblocks UB0 sind sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung die Datenbits DQ0 bis DQ3 gespeichert.
In ähnlicher Weise sind in Block A des Speicherblocks LB0 sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung die Datenbits DQ8 bis DQ11 gespeichert. In Block B des Speicherblocks LB0 sind sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung die Datenbits DQ12 bis DQ15 gespeichert.
Daher werden die Speicherblöcke UB0 und LB0 sowohl in der x16- Bit-Anordnung als auch in der x32-Bit-Anordnung mit dem ersten Hauptdatenbus verbunden.
Andererseits sind in Block A des Speicherblocks UB1 in der X16- Bit-Anordnung die Datenbits DQ4 bis DQ7 gespeichert und in der x32-Bit-Anordnung die Datenbits DQ20 bis DQ23. In Block B des Speicherblocks UB1 sind in der x16-Bit-Anordnung die Datenbits DQ0 bis DQ3 gespeichert, und in der x32-Bit-Anordnung die Datenbits DQ16 bis DQ19.
In Block A des Speicherblocks LB1 sind in der X16-Bit-Anordnung die Datenbits DQ8 bis DQ11 gespeichert und in der x32-Bit- Anordnung die Datenbits DQ24 bis DQ27. In Block B des Speicherblocks LB1 sind in der x16-Bit-Anordnung die Datenbits DQ12 bis DQ15 gespeichert und in der x32-Bit-Anordnung die Datenbits Q28 bis DQ31. Wie oben beschrieben, ist bei den Speicherblöcken UB1 und LB1 der Hauptdatenbus, mit dem der Zeilenblock in der x16-Bit-Anordnung verbunden wird, verschieden von dem in der x32-Bit-Anordnung.
Zuerst wird die Datenkomprimierung (Degenerierung) in den Speicherblöcken UB0 und UB1 beschrieben. Die Datenkomprimierung in den Speicherblöcken LB0 und LB1 geschieht ähnlich, außer dass als Datenanschlüsse zur Ausgabe der Komprimierergebnisse die Datenanschlüsse DQ9 und DQ13 verwendet werden. In der folgenden Beschreibung werden ein Eingabe/Ausgabedatenbit und ein entsprechender Datenanschluss mit demselben Bezugszeichen bezeichnet.
Im Speicherblock UB0 werden für einen Zeilenblock RBKU die lokalen Datenleitungen LIO0 bis LIO3 und die lokalen Datenleitungen LIO4 bis LIO7 jeweils mit den Hauptdatenleitungen MIO0 bis MIO3 und MIO4 bis MIO7 des ersten Hauptdatenbusses verbunden. Auch wenn die Hauptdatenleitung MIO und die lokale Datenleitung LIO als komplementäre Leitungspaare zum Übertragen komplementärer Datensignale ausgebildet sind, wird zur Vereinfachung der Beschreibung, sofern nichts anderes angegeben ist, jede der Datenleitungen MIO und LIO als eine einzelne Datenleitung beschrieben.
Auf den Hauptdatenleitungen MIO0 bis MIO3 werden die Datenbits DQ0, DQ2, DQ4 und DQ5 übertragen. Auf den Hauptdatenleitungen MIO4 bis MIO7 werden die Datenbits DQ1, DQ3, DQ6 und DQ7 übertragen. Die Datenbits DQ0, DQ2, DQ4 und DQ5 aus den zu den Hauptdatenleitungen MIO0 bis MIO3 übertragenen 4 Bit werden zu 1-Bit-Daten komprimiert. In der x16-Bit-Konfiguration wird ein Komprimierergebnis an den Datenanschluss DQ2 ausgegeben.
Andererseits werden auf den Hauptdatenleitungen MIO4 bis MIO7 die Datenbits DQ1, DQ3, DQ6 und DQ7 zu 1-Bit-Daten komprimiert, und ein Komprimierergebnis wird an dem Datenanschluss DQ6 ausgegeben. In der x32-Bit-Anordnung werden die in der x16-Bit- Anordnung an die Datenanschlüsse DQ2 und DQ6 auszugebenden Komprimierergebnisse weiter komprimiert zum Ausgeben an dem Datenanschluss DQ2. Daher wird mit Bezug auf den in dem Speicherblock UB0 enthaltenen Zeilenblock RBKu in der x16-Bit-Anordnung und in der x32-Bit-Anordnung derselbe Komprimiervorgang durchgeführt. In der x32-Bit-Anordnung wird schließlich durch weiteres Komprimieren der Komprimierergebnisdaten von 2 Bit in komprimierte Daten von 1 Bit der komprimierte Datenwert mit 1 Bit in der x32-Bit-Konfiguration erzeugt und ausgegeben.
Wenn andererseits ein Zeilenblock RBK1 in dem Speicherblock UB1 ausgewählt ist, unterscheidet sich eine in der x16-Bit- Anordnung angeschlossene Hauptdatenleitung von der in der x32- Bit-Anordnung angeschlossenen. Für den Zeilenblock RBK1 sind zum Beispiel die lokalen Datenleitungen LIO16 bis LIO19 und die lokalen Datenleitung LIO20 bis LIO23 in entsprechenden Leseverstärkerbändern vorgesehen. In der x16-Bit-Anordnung sind die lokalen Datenleitungen LIO16 bis LIO19 mit den Hauptdatenleitungen MIO0 bis MIO3 verbunden und die lokalen Datenleitungen LIO20 bis LIO23 mit den Hauptdatenleitungen MIO4 bis MIO7. Die 4-Bit-Daten sowohl der Hauptdatenleitungen MIO0 bis MIO3 als auch der Hauptdatenleitung MIO4 bis MIO7 werden zu 1-Bit-Daten komprimiert, und die zwei 1-Bit-Daten werden zu den jeweiligen Datenanschlüssen DQ2 und DQ6 ausgegeben.
Andererseits sind in der x32-Bit-Anordnung die lokalen Datenleitungen LIO16 bis LIO19 und LIO20 bis LIO23 jeweils mit den Hauptdatenleitungen MIOX0 bis MIOX3 und MIOX4 bis MIOX7 verbunden. Die Hauptdatenleitungen MIOX0 bis MIOX7 sind Hauptdatenleitungen, die in dem zweiten Hauptdatenbus enthalten sind, und die Hauptdatenleitungen MIO16 bis MIO19 in dem in Fig. 9 dargestellten Aufbau entsprechen den Hauptdatenleitungen MIOX0 bis MIOX3. In der folgenden Beschreibung werden zum Klarstellen der Entsprechung zwischen den Hauptdatenleitungen in der x16-Bit- Konfiguration und denen in der x32-Bit-Konfiguration für die Hauptdatenleitungen des ersten Hauptdatenbusses die Bezugszeichen MIO0 bis MIO7 und MIO10 bis MIO17 verwendet und für die Hauptdatenleitungen des zweiten Hauptdatenbusses die Bezugszeichen MIOX0 bis MIOX7 und MIOX10 bis MIOX17.
Die Datenbits DQ16, DQ18, DQ20 und DQ21 werden über die Hauptdatenleitung MIOX0 bis MIOX3 übertragen, und die Datenbits DQ17, DQ19, DQ22 und DQ23 über die Hauptdatenleitungen MIOX4 bis MIOX7. Diese 4-Bit-Daten werden alle auf 1-Bit-Daten komprimiert, und diese 1-Bit-Daten werden zu den Datenanschlüssen DQ0 und DQ7 ausgegeben. In der x32-Bit-Anordnung werden Zeilenblöcke in den Speicherblöcken UB0 und UB1 gleichzeitig ausgewählt. Zum Verhindern einer Kollision zwischen den Komprimierergebnisdaten des Zeilenblocks RBKu und denen des Zeilenblocks RBK1 werden bei der Komprimierung in der x32-Bit-Anordnung die Komprimierergebnisse über die globalen Datenleitungen übertragen, die jeweils entsprechend den Datenanschlüssen DQ2, DQ6, DQ0 und DQ7 bereitgestellt sind. In dieser Weise wird eine Kollision der Komprimierergebnisdaten verhindert. Die an die den Datenanschlüssen DQ0 und DQ7 entsprechenden globalen Datenbusse DB0 und DB7 übertragenen Komprimierergebnisse werden weiter komprimiert zum Ausgeben über den Datenanschluss DQ6.
Daher werden bei der Komprimierung in der x32-Bit-Anordnung an jedem der Datenanschlüsse DQ2 und DQ6 8-Bit-komprimierte Daten ausgegeben. In der x16-Bit-Anordnung wird an jedem der Datenanschlüsse DQ2 und DQ6 das 4-Bit-Komprimierergebnis ausgegeben. Daher werden unabhängig von der Datenbitbreite die Komprimierergebnisse an den Datenterminals DQ2 und DQ6 ausgegeben.
Im Hinblick auf die Speicherblöcke LB0 und LB1 wird ein Komprimiervorgang ähnlich dem in Fig. 16 dargestellten ausgeführt mit Bezug auf die Datenanschlüsse DQ0 und DQ13 unter Verwendung der Hauptdatenleitungen MIO10 bis MIO17 und MIOX10 bis MIOX17.
Demzufolge werden die Komprimierergebnisdaten in der x16-Bit- Anordnung und die in der x32-Bit-Anordnung an die Datenanschlüsse DQ2, DQ6, DQ9 und DQ13 ausgegeben. Mit einem solchen Aufbau werden unabhängig von der Datenbitbreite die Komprimierergebnisse an dieselben Datenanschlüsse ausgegeben. Somit kann ein Mehrbittest unter Verwendung eines gemeinsamen Testers sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung durchgeführt werden.
Fig. 17A ist eine Darstellung der Beziehung zwischen Daten von 1 Bit und den lokalen Datenleitungen in der x16-Bit-Anordnung. Wie in Fig. 17A dargestellt entsprechen in der x16-Bit- Anordnungen die in einem Leseverstärkerband angeordneten lokalen Datenleitungen LIOa bis LIOd von 4 Bit den Daten DQ von 1 Bit. In einem Schreibbetrieb werden Daten von dem Datenanschluss DQ gemeinsam zu den lokalen Datenleitungen LIOa und LIOd übertragen.
In der x32-Bit-Anordnung entsprechen, wie in Fig. 17B dargestellt, Daten DQ von 1 Bit 8 lokalen Datenleitungen LIOa bis LIOh. Für einen Zeilenblock sind die lokalen Datenleitungen LIOa bis LIOd in einem der Leseverstärkerbänder angeordnet, und die lokalen Datenleitungen LIOe bis LIOh in dem anderen Leseverstärkerband.
Fig. 18 ist eine schematische Darstellung der Verbindung zwischen Leseverstärkern und lokalen Datenleitungen in einem Grundblock. In Fig. 18 sind die lokalen Datenleitungen LIOa bis LIOd in dem Leseverstärkerband SABU vorgesehen. Die lokalen Datenleitungen LIOa und LIOd übertragen zum Beispiel jeweils die Datenbits DQ0(<0>) und DQ2(<2>), und die lokalen Datenleitungen LIOc und LIOb übertragen die Datenbits DQ4(<4>) und DQ5(<5>).
In dem Leseverstärkerband SABL auf der anderen Seite sind lokale Datenleitungen LIOe bis LIOh vorgesehen. Die lokalen Datenleitungen LIOe und LIOf übertragen jeweils die Datenbits DQ1(<1>) und DQ3(<3>). Die lokalen Datenleitungen LIOg und LIOh übertragen die Datenbits DQ7(<7>) und DQ6(<6>).
In einem Zeilenblock sind die Leseverstärker SA alternierend für Bitleitungspaare BLP vorgesehen. Insbesondere sind in jedem der Leseverstärkerbänder SABU und SABL für jedes zweite Bitleitungspaar Leseverstärker vorgesehen. In dem Leseverstärkerband SABU sind die Leseverstärker SAA0, SAA2, SAB0 und SAB2 vorgesehen. In dem Leseverstärkerband SABL sind die Leseverstärker SAA1, SAA3, SAB1 und SAB3 vorgesehen. Die Leseverstärker SAA0 bis SAA3 sind jeweils entsprechend den Bitleitungspaaren BLPA0 bis BLPA3 vorgesehen, und die Leseverstärker SAB0 bis SAB3 sind jeweils entsprechend den Bitleitungspaaren BLPB0 bis BLPB3 vorgesehen.
In einem Block A sind die Leseverstärker SAA0 und SAA2 jeweils mit den lokalen Datenleitungen LIOa und LIOb verbunden und die Leseverstärker SAA1 und SAA3 jeweils mit den lokalen Datenleitungen LIOe und LIOf. Um die Zeichnung zu vereinfachen, sind die Spaltenauswahlgatter nicht dargestellt. In einem Block B sind die Leseverstärker SAB0 und SAB2 jeweils mit den lokalen Datenleitungen LIOc und LIOd verbunden, und die Leseverstärker SAB1 und SAB3 mit den lokalen Datenleitungen LIOh und LIOg. In der x16-Bit-Anordnung können die lokalen Datenleitungen LIOa bis LIOd und LIOe bis LIOh von verschiedenen Datenanschlüssen zugeführte Daten übertragen. Daher kann in der x16-Bit- Anordnung durch Invertieren der Logikpegel der zu den lokalen Datenleitungen LIOa bis LIOd übertragenen Datenbits mit Bezug auf die zu den lokalen Datenleitungen LIOe bis LIOh übertragenen Datenbits Daten mit verschiedenen Logikpegeln in benachbarten Speicherzellen gespeichert werden, und ein Leckverlust zwischen benachbarten Zellen (ein Leck zwischen Speicherknoten benachbarter Speicherzellen) kann nachgewiesen werden.
In der x32-Bit-Konfiguration werden von einem Anschluss zugeführte Daten zu den lokalen Datenleitungen LIOa bis LIOh übertragen. In der x32-Bit-Anordnung kann der Logikpegel der zu den lokalen Datenleitungen LIOe bis LIOh übertragenen Datenbits mit einem Aufbau umgewandelt werden, der später beschrieben wird. Demzufolge kann sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung das Vorhandensein oder Nichtvorhandensein eines Leckverlusts zwischen benachbarten Zellen nachgewiesen werden.
Fig. 19 ist eine schematische Darstellung der Entsprechungsbeziehung zwischen den Schreib/Leseschaltungen 3 zum Schreiben/Lesen interner Daten und den Datenbussen. In Fig. 19 beinhaltet eine für den ersten Hauptdatenbus bereitgestellte Schreib/Leseschaltung 3a Vorverstärker/Schreibtreiberschaltungen PAWD0 bis PAWD3, die jeweils entsprechend den Hauptdatenleitungen MIOA bis MIOD vorgesehen sind. Jeder der Vorverstärker/Schreibtreiberschaltungen PAWD0 bis PAWD3 liest und schreibt Daten von 4 Bit.
Die für den zweiten Hauptdatenbus vorgesehene Schreib/Leseschaltung 3b beinhaltet Vorverstärker/Schreibtreiberschaltungen PAWDX0 bis PAWDX3, die jeweils entsprechend den Hauptdatenbussen MIOXA bis MIOXD vorgesehen sind. Jeder der Hauptdatenbusse MIOXA bis MIOXD hat eine Breite von 4 Bit und wird nur in der x32-Bit-Anordnung verwendet. Jede der Vorverstärker/Schreibtreiberschaltungen PAWDX0 bis PAWDX3 liest und schreibt Daten von 4 Bit in der x32-Bit-Anordnung.
Der Hauptdatenbus MIOA beinhaltet die Hauptdatenleitungen MIO0 bis MIO3. Der Hauptdatenbus MIOB beinhaltet die Hauptdatenleitungen MIO4 bis MIO7. Der Hauptdatenbus MIOC beinhaltet die Hauptdatenleitungen MIO8 bis MIO11. Der Hauptdatenbus MIOD beinhaltet die Hauptdatenleitungen MIO12 bis MIO15. Der Hauptdatenbus MIOXA beinhaltet die Hauptdatenleitungen MIOX0 bis MIOX3. Der Hauptdatenbus MIOXB beinhaltet die Hauptdatenleitungen MIOX4 bis MIOX7. Der Hauptdatenbus MIOXC beinhaltet die Hauptdatenleitungen MIOX8 bis MIOX11. Der Hauptdatenbus MIOXD beinhaltet die Hauptdatenleitungen MIOX12 bis MIOX15.
Die Hauptdatenbusse MIOA bis MIOD und MIOXA bis MIOXD sind jeweils mit in einem Leseverstärkerband vorgesehenen lokalen Datenbussen von 4 Bit verbunden. In der x16-Bit-Anordnung übertragen die lokalen Datenbusse von 4 Bit Datenbits, die diskontinuierlich angeordnet sind, wie zum Beispiel die Datenbits DQ0, DQ2, DQ4 und DQ5 oder die Datenbits DQ1, DQ3, DQ6 und DQ7. Durch das Übertragen diskontinuierlicher Datenbits wird ein Einfluss durch gegenseitige Interferenz zwischen den Datenleitungen zur Zeit des internen Datenübertragens verhindert.
Um die Übertragung eines Satzes diskontinuierlicher Datenbits zu erreichen, sind die Vorverstärker/Schreibtreiberschaltungen PAWD0 bis PAWD3 und PAWDX0 bis PAWDX3 mit globalen Datenbussen verbunden, von denen jeder aus nicht aufeinanderfolgend angeordneten globalen Datenleitungen besteht. Die globalen Datenbusse beinhalten globale Datenleitungen, die den Datenanschlüssen in einer Eins-zu-eins-Beziehung entsprechen. Daher enthalten die globalen Datenbusse globale Datenleitungen, die sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung verwendet werden und globale Datenleitungen, die nur in der x32- Bit-Anordnung verwendet werden.
Die Vorverstärker/Schreibtreiberschaltung PAWD0 ist mit einem globalen Datenbus DBA verbunden, und die Vorverstärker/Schreibtreiberschaltung PAWD1 ist mit einem globalen Datenbus DBB verbunden. Die Vorverstärker/Schreibtreiberschaltung PAWD2 ist mit einem globalen Datenbus DBC verbunden. Die Vorverstärker/Schreibtreiberschaltung PAWD3 ist mit einem globalen Datenbus DBD verbunden. Die Vorverstärker/Schreibtreiberschaltung PAWDX0 ist mit einem globalen Datenbus DBXA verbunden, und die Vorverstärker/Schreibtreiberschaltung PAWDX1 ist mit einem globalen Datenbus DBXB verbunden. Die Vorverstärker/Schreibtreiberschaltung PAWDX2 ist mit einem globalen Datenbus DBXC verbunden. Die Vorverstärker/Schreibtreiberschaltung PAWDX3 ist mit einem globalen Datenbus DBXD verbunden.
Der globale Datenbus DBA beinhaltet die Datenleitungen DB0, DB2, DB4 und DB5, die jeweils mit den Datenanschlüssen DQ0, DQ2, DQ4 und DQ5 verbunden sind. Der globale Datenbus DBB beinhaltet die Datenleitungen DB1, DB3, DB6 und DB7, die jeweils mit den Datenanschlüssen DQ1, DQ3, DQ6 und DQ7 verbunden sind. Der globale Datenbus DBC beinhaltet die Datenleitungen DB8, DB9, DB12 und DB14, die jeweils mit den Datenanschlüssen DQ8, DQ9, DQ12 und DQ14 verbunden sind. Der globale Datenbus DBD beinhaltet Datenleitungen DB10, DB11, DB13 und DB15, die jeweils mit den Datenanschlüssen DQ10, DQ11, DQ13 und DQ15 verbunden sind.
Der globale Datenbus DBXA beinhaltet Datenleitungen DB16, DB18, DB20 und DB21 die mit den Datenanschlüssen DQ16, DQ18, DQ20 und DQ21 verbunden sind. Der globale Datenbus DBXB beinhaltet Datenleitungen DB17, DB19, DB22 und DB23, die jeweils mit den Datenanschlüssen DQ17, DQ19, DQ22 und DQ23 verbunden sind. Der globale Datenbus DBXC beinhaltet Datenleitungen DB26, DB27, DB29, und DB31, die jeweils mit den Datenanschlüssen DQ26, DQ27, DQ29 und DQ31 verbunden sind. Der globale Datenbus DBXB beinhaltet Datenleitungen DB24, DB25, DB28 und DB30, die jeweils mit den Datenanschlüssen DQ24, DQ25, DQ28 und DQ30 verbunden sind.
Über die globalen Datenbusse DBA und DBB werden die 8-Bit-Daten DQ<7 : 0> übertragen. Über die globalen Datenbusse DBC und DBD werden die 8-Bit-Daten DQ<15 : 8> übertragen. Über die globalen Datenbusse DBXA und DBXB werden die 8-Bit-Daten DQ<23 : 16> übertragen. Über die globalen Datenbusse DBXC und DBXD werden die 8-Bit-Daten DQ<31 : 24> übertragen.
In jeder der Vorverstärker/Schreibtreiberschaltungen PAWD0 bis PAWD3 und PAWDX0 bis PAWDX3 wird sowohl das Komprimieren von 4- Bit-Daten als auch das Expandieren zu 4-Bit-Daten durchgeführt. Beim Schreiben von Testdaten in der x32-Bit-Anordnung invertiert daher in jeder der Vorverstärker/Schreibtreiberschaltung PAWD1, PAWD3, PAWDX1 und PAWDX3 ein Schreibtreiber die zugeführten Testdaten und überträgt die invertierten Testdaten zu einer entsprechenden Hauptdatenleitung.
Die Vorverstärker/Schreibtreiberschaltungen PAWD0 und PAWD1 übertragen Daten zu lokalen Datenbussen, die für denselben Zeilenblock vorgesehen sind, und die Vorverstärker/Schreibtreiberschaltungen PAWD2 und PAWD3 übertragen Schreibdaten zu lokalen Datenbussen, die für denselben Zeilenblock vorgesehen sind. Die Vorverstärker/Schreibtreiberschaltungen PAWDX0 und PAWDX1 übertragen Schreibdaten zu lokalen Datenbussen, die für denselben Zeilenblock vorgesehen sind. Die Vorverstärker/Schreibtreiberschaltungen PAWDX2 und PAWDX3 übertragen Schreibdaten zu lokalen Datenbussen, die für denselben Zeilenblock vorgesehen sind.
In der x32-Bit-Anordnung invertiert jede der Vorverstärker/Schreibtreiberschaltungen PAWD1, PAWD3, PAWDX1 und PAWDX3 die Schreibdaten. Dementsprechend werden invertierte Daten zu den lokalen Datenbussen übertragen, die wie in Fig. 18 dargestellt in einem der Leseverstärkerbänder für denselben Zeilenblock angeordnet sind, Daten mit unterschiedlichem Logikpegel kann in benachbarte Zellen geschrieben werden, und das Vorhandensein eines Leckverlustes zwischen benachbarten Speicherzellen nach nachgewiesen werden.
Fig. 20 ist eine Darstellung des Aufbaus der in den in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltungen PAWD0, PAWD2, PAWDX0und PAWDX2 enthaltenen Schreibtreiberschaltungen. In Fig. 20 sind stellvertretend die Schreibtreiber WDR0 und WDR1 zum Erzeugen von Schreibdaten von 2 Bit in einer einzelnen Vorverstärker/Schreibtreiberschaltung dargestellt.
Der Schreibtreiber WDR0 beinhaltet: n-Kanal MOS-Transistoren 80a und 80b, die mit komplementären globalen Datenleitungen DB0 und /DB0 verbunden sind und entsprechend einem Datenleitungsauswahlsignal DSEL leitend gemacht werden; n-Kanal MOS- Transistoren 81a und 81b, die bei Aktivierung des Schreibtreiberfreigabesignals /WDE in einen nichtleitenden Zustand eintreten zum Trennen der Knoten NDa und NDb von den globalen Datenleitungen DB0 und /DB0; eine Verstärkerschaltung 82a, die bei Aktivierung des Schreibtreiberfreigabesignals /WDE aktiviert wird zum Verstärken des Unterschiedes zwischen den Spannungen an den Knoten NDa und NDb; einen Inverter 85a, der das Schreibtreiberfreigabesignal /WDE empfängt; eine NAND-Schaltung 83a, die ein Ausgangssignal des Inverters 85a und ein Signal an den Knoten NDa empfängt; einen Inverter 84a, der ein Ausgangssignal der NAND-Schaltung 83a invertiert zum Erzeugen interner Schreibdaten WD0; eine NAND-Schaltung 83b, die ein Ausgangssignal des Inverters 85a und ein Signal an Knoten NDb empfängt; und einen Inverter 84b, der ein Ausgangssignal der NAND- Schaltung 83b empfängt zum Erzeugen der Schreibdaten /WD0.
Die in der Abbildung dargestellten globalen Datenleitungen DB0, /DB0, DB1 und /DB1 sind im Unterschied zu den globalen Datenleitungen, die entsprechend den Datenanschlüssen DQ<0> vorgesehen sind, allgemeine globale Datenleitungen und stellen einen Datenbus zum Übertragen von Daten von 2 Bit aus entsprechenden Daten von 4 Bit dar.
Durch die Inverter 84a und 84b werden komplementäre Schreibdaten WD0 und /WD0 zu den Datenleitungen des entsprechenden Hauptdatenleitungspaares übertragen. Das Schreibtreiberfreigabesignal /WDE hat bei Aktivierung einen L-Pegel.
Wenn das Datenleitungsauswahlsignal DSEL aktiviert wird, werden die MOS-Transistoren 80a und 80b leitend gemacht zum Übertragen der über die Datenleitung DB0 und /DB0 übertragenen Daten an die Knoten NDa und NDb. Wenn das Schreibtreiberfreigabesignal /WDE aktiviert wird, werden die MOS-Transistoren 81a und 81b ausgeschaltet, und die Verstärkerschaltung 82a führt entsprechend den auf den Knoten NDa und NDb gehaltenen Ladungen eine Differenzverstärkung durch.
Die Verstärkerschaltung 82a beinhaltet kreuzgekoppelte p-Kanal MOS-Transistoren, kreuzgekoppelte n-Kanal MOS-Transistoren und einen Aktiviertransistor zum Zuführen einer Versorgungsspannung zu den kreuzgekoppelten p-Kanal MOS-Transistoren entsprechend dem Schreibtreiberfreigabesignal /WDE. Wenn die Verstärkerschaltung 82a inaktiv ist, wird die Stromzufuhr von dem Versorgungsspannungsknoten beendet. Wenn die Verstärkerschaltung 82a aktiv ist, wird derjenige der Knoten NDa und NDb, der sich auf dem höheren Spannungspegel befindet, durch die kreuzgekoppelten p-Kanal MOS-Transistoren auf den Versorgungsspannungspegel getrieben. Wenn das Schreibtreiberfreigabesignal /WDE inaktiv ist, werden die Knoten NDa und NDb auf den Massespannungspegel getrieben.
Wenn sich das Schreibtreiberfreigabesignal /WDE in einem inaktiven Zustand befindet, liegt ein Ausgangssignal des Inverters 85a auf L-Pegel, und die NAND-Schaltungen 83a und 83b geben beide ein Signal mit H-Pegel aus. In einem Bereitschaftszustand sind daher die Schreibdaten WD0 und /WD0 auf L-Pegel. In einem Datenschreibbetrieb werden das Datenleitungsauswahlsignal WSL und dann das Schreibtreiberfreigabesignal /WDE aktiviert. Die Verstärkerschaltung 82a verstärkt eine Spannung zwischen den Knoten NDa und NDb und verriegelt sie. Da das Ausgangssignal des Inverters 85a auf H-Pegel liegt, arbeiten die NAND- Schaltungen 83a und 83b beide als Inverter. Daher werden als Schreibdaten WD0 und /WD0 Daten mit demselben logischen Pegel übertragen wie die über die Datenleitungen DB0 und /DB0 übertragenen Daten.
Der Schreibtreiber WDR1 beinhaltet: n-Kanal MOS-Transistoren 80c und 80d, die mit den globalen Datenleitungen DB1 und /DB1 verbunden sind und entsprechend dem Datenauswahlsignal im Normalbetrieb DSELA selektiv leitend gemacht werden; n-Kanal MOS- Transistoren 81c und 81d, die bei Deaktivierung des Schreibtreiberfreigabesignals /WDE leitend gemacht werden zum Verbinden der MOS-Transistoren 80c und 80d mit den Knoten NDc und NDd; n-Kanal MOS-Transistoren 86a und 86b, die mit den Datenleitungen DB0 und /DB0 verbunden sind und entsprechend einem Datenauswahlsignal im Testbetrieb DSELB selektiv leitend gemacht werden; n-Kanal MOS-Transistoren 87a und 87b, die bei Deaktivierung des Schreibtreiberfreigabesignals /WDE aktiviert werden zum Verbinden der MOS-Transistoren 86a und 86b mit den Knoten NDc und NDd; eine Verstärkerschaltung 82b, die bei Aktivierung des Schreibtreiberfreigabesignals /WDE aktiviert wird zum Verstärken des Spannungsunterschiedes zwischen den Knoten NDc und NDd; einen Inverter 85b, der das Schreibtreiberfreigabesignal /WDE empfängt; eine NAND-Schaltung 83c, die ein Ausgangssignal des Inverters 85b und ein Signal an Knoten NDc empfängt; ein Inverter 84c zum Invertieren eines Ausgangssignals der NAND-Schaltung 83c zum Erzeugen interner Schreibdaten WD1; eine NAND-Schaltung 83d, die ein Ausgangssignal des Inverters 85b und ein Signal von Knoten NDd empfängt; und einen Inverter 84d zum Invertieren eines Ausgangssignals der NAND-Schaltung 83d zum Erzeugen interner Schreibdaten /WD1.
Das Datenauswahlsignal im Testbetrieb DSELB wird entsprechend dem Datenleitungsauswahlsignal DSEL in einem Mehrbittestbetrieb aktiviert. Das Datenauswahlsignal im Normalbetrieb DSELA wird entsprechend dem Datenleitungsauswahlsignal in einer Betriebsart erzeugt, die nicht der Testbetrieb ist. In dem Mehrbittestbetrieb wird das Datenauswahlsignal im Normalbetrieb DSELA auf den L-Pegel des nichtausgewählten Zustands gesetzt.
Im Mehrbittestbetrieb wird das dem Schreibtreiber WDR1 zugeführte Datenleitungsauswahlsignal DSEL in einem inaktiven Zustand gehalten. Daher werden in dem Mehrbittestbetrieb die internen Schreibdaten WD1 und /WD1 entsprechend den Daten auf den Datenleitungen DB0 und /DB0 erzeugt.
Im Normalbetrieb ist das Datenauswahlsignal im Testbetrieb DSELB in einem aktiven Zustand auf L-Pegel gehalten. In diesem Zustand werden die Datenleitungen DB1 und /DB1 entsprechend dem Datenleitungsauswahlsignal DSELA (DSEL) mit den internen Knoten NDc und NDd verbunden. Daher werden im Normalbetrieb die internen Schreibdaten WD1 und /WD1 entsprechend den Daten auf den globalen Datenleitungen DB1 und /DB1 erzeugt.
Andererseits werden in dem Mehrbittestbetrieb die Schreibdaten WD1 und /WD1 entsprechend den Daten auf den Datenleitungen DB0 und /DB0 erzeugt. Jeder der Schreibtreiber der verbleibenden zwei Bit hat einen Aufbau ähnlich wie der Schreibtreiber WDR1.
Daher werden in dem Mehrbittestbetrieb Schreibdaten von 4 Bit entsprechend den Daten auf den Datenleitungen DB0 und /DB0 erzeugt und zu den entsprechenden Hauptdatenleitungen übertragen.
Fig. 21 ist eine Darstellung eines Beispiels für den Aufbau einer Schaltung zum Erzeugen der Datenleitungsauswahlsignale DSELA und DSELB für den in Fig. 20 dargestellten Schreibtreiber WDR1. In Fig. 21 beinhaltet die Schaltung zum Erzeugen des Datenleitungsauswahlsignals einen Inverter 86, der ein Signal zur Freigabe des Mehrbittests MBTEN empfängt; eine AND-Schaltung 87, die ein Ausgangssignal des Inverters 86 und das Datenleitungsauswahlsignal DSEL empfängt und das Datenauswahlsignal im Normalbetrieb DSELA erzeugt; und eine AND-Schaltung 88, die das Datenleitungsauswahlsignal DSEL und das Signal zur Freigabe des Mehrbittests MBTEN empfängt und das Datenauswahlsignal im Testbetrieb DSELB erzeugt.
Das Signal zur Freigabe des Mehrbittests MBTEN wird entweder dadurch festgesetzt, dass das Potential eines bestimmten Pads durch einen Tester festgelegt wird, oder entsprechend einer Zeitverlaufbeziehung zwischen bestimmten Signalen. Im Datenschreibbetrieb wird das Datenleitungsauswahlsignal DSEL mit einem vorbestimmten Zeitverlauf aktiviert, bevor das Schreibtreiberfreigabesignal /WDE aktiviert wird.
Wenn das Signal zur Freigabe des Mehrbittests MBTN auf H-Pegel gesetzt ist und der Mehrbittestbetrieb eingestellt ist, wird das von der AND-Schaltung 87 ausgegeben Datenauswahlsignal im Normalbetrieb DSELA auf den L-Pegel festgelegt. Andererseits erzeugt die AND-Schaltung 88 entsprechend dem Datenleitungsauswahlsignal DSEL das Datenauswahlsignal im Testbetrieb DSELB.
Wenn sich das Signal zur Freigabe des Mehrbittest MBTEN auf L- Pegel befindet, liegt ein Ausgangssignal des Inverters 86 auf H-Pegel, und das Datenauswahlsignal im Normalbetrieb DSELA wird entsprechend dem Datenleitungsauswahlsignal DSEL erzeugt. In diesem Zustand ist das Datenauswahlsignal im Testbetrieb DSELB auf den L-Pegel festgelegt.
In dem in Fig. 20 dargestellten Aufbau des Schreibtreibers können die das Schreibtreiberfreigabesignal empfangenden Inverter 85a und 85b in Form eines gemeinsam ausgebildeten Inverters in der Vorverstärker/Schreibtreiberschaltung vorgesehen sein.
Fig. 22 ist eine Darstellung des Aufbaus der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltungen PAWD1, PAWD3, PAWDX1 und PAWDX3. Da die Vorverstärker/Schreibtreiberschaltungen PAWD1, PAWD3, PAWDX1 und PAWDX3 denselben Aufbau haben, zeigt Fig. 22 stellvertretend die in der Vorverstärker/Schreibtreiberschaltung enthaltenen Schreibtreiber WDRa und WDRb von 2 Bit.
Der Schreibtreiber WDRa beinhaltet: n-Kanal MOS-Transistoren 80e und 80f, die mit den globalen Datenleitungen DBa und /DBa verbunden sind und entsprechend dem Datenleitungsauswahlsignal im Normalbetrieb DSELA leitend gemacht werden; n-Kanal MOS- Transistoren 81e und 81f, die bei Deaktivierung des Schreibtreiberfreigabesignals /WDE leitend gemacht werden zum jeweiligen Verbinden der MOS-Transistoren 80e und 80f mit den Knoten NDe und NDf; n-Kanal MOS-Transistoren 90a und 90d, die jeweils mit den globalen Datenleitungen DBa und /DBa verbunden sind und entsprechend einem Datenleitungsauswahlsignal im Invertierbetrieb DSELD selektiv leitend gemacht werden; n-Kanal MOS- Transistoren 91a und 91b, die entsprechend dem Schreibtreiberfreigabesignal /WDE leitend gemacht werden zum jeweiligen Verbinden der MOS-Transistoren 90a und 90b mit dem Knoten NDe und NDf; eine Verstärkerschaltung 82c, die bei Aktivierung des Schreibtreiberfreigabesignals /WDE aktiviert wird zum Verstärken und Zwischenspeichern des Spannungsunterschieds zwischen den Knoten NDe und NDf; einen Inverter 85c, der ein Schreibtreiberfreigabesignal /WDE empfängt; eine NAND-Schaltung 83e, die ein Ausgangssignal des Inverters 85c und ein Signal am Knoten NDe empfängt; ein Inverter 84e, der ein Ausgangssignal der NAND-Schaltung 83e empfängt und die interne Schreibdaten WDa erzeugt; eine NAND-Schaltung 83f, die ein Ausgangssignal des Inverters 85c und ein Signal an dem Knoten NDf empfängt; und ein Inverter 84f zum Invertieren eines Ausgangssignals der NAND-Schaltung 83f zum Erzeugen komplementärer interner Schreibdaten /WDA.
Das Datenleitungsauswahlsignal im Invertierbetrieb DSELD wird entsprechend dem Datenleitungsauswahlsignal DSEL aktiviert, wenn in einem Mehrbittestbetrieb der x32-Bit-Anordnung Invertierung eines Bits angezeigt ist.
Der Schreibtreiber WDRb beinhaltet: n-Kanal MOS-Transistoren 80g und 80h, die mit den globalen Datenleitungen DBb und /DBb verbunden sind und entsprechend einem Datenleitungsauswahlsignal im Normalbetrieb DSELA selektiv leitend gemacht werden; n- Kanal MOS-Transistoren 81g und 81h, die entsprechend dem Schreibtreiberfreigabesignal /WDE leitend gemacht werden zum jeweiligen Verbinden der MOS-Transistoren 80g und 80h mit den Knoten NDg und NDh; n-Kanal MOS-Transistoren 86c und 86d, die jeweils mit den globalen Datenleitungen DBa und /DBa verbunden sind und entsprechend dem Datenleitungsauswahlsignal im Testbetrieb DSELB leitend gemacht werden; n-Kanal MOS-Transistoren 87c und 87d, die bei Aktivierung des Schreibtreiberfreigabesignals /WDE leitend gemacht werden zum jeweiligen Verbinden der MOS-Transistoren 86c und 86d mit den Knoten NDg und NDh; n- Kanal MOS-Transistoren 90c und 90d, die mit den globalen Datenleitungen DBA und /DBA verbunden sind und entsprechend dem Datenleitungsauswahlsignal im Invertierbetrieb DSELD leitend gemacht werden; n-Kanal MOS-Transistoren 91c und 91d, die entsprechend dem Schreibtreiberfreigabesignal /WDE selektiv leitend gemacht werden zum jeweiligen Verbinden der MOS- Transistoren 90c und 90d mit den Knoten NDh und NDg; eine Verstärkerschaltung 82d, die bei Aktivierung des Schreibtreiberfreigabesignals /WDE aktiviert wird zum Verstärken und Zwischenspeichern des Spannungsunterschieds zwischen den Knoten NDg und NDh; einen Inverter 85d, der das Schreibtreiberfreigabesignal /WDE empfängt; eine NAND-Schaltung 83g, die ein Ausgangssignal des Inverters 85d und ein Signal an Knoten NDh empfängt; einen Inverter 84g zum Invertieren eines Ausgangssignals der NAND-Schaltung 83g und Erzeugen der internen Schreibdaten WDB; eine NAND-Schaltung 83h, die ein Ausgangssignal des Inverters 85d und ein Signal an Knoten NDh empfängt; und einen Inverter 84h zum Invertieren eines Ausgangssignals der NAND- Schaltung 83h zum Erzeugen interner Schreibdaten /WDb.
Im Normalbetrieb wird in dem Schreibtreiber WDRa das Datenleitungsauswahlsignal DSEL auf einen aktiven Zustand getrieben, und die globalen Datenleitungen DBa und /DBa werden jeweils über die MOS-Transistoren 80e und 80f mit den internen Knoten NDe und NDf verbunden. Auch in dem Schreibtreiber WDRb werden globalen Datenleitungen DBb und /DBb mit den interne Knoten NDg und NDh verbunden. Daher werden, wenn das Schreibtreiberfreigabesignal /WDE aktiviert wird, entsprechend den Daten auf den globalen Datenleitungen DBa und /DBa interne Schreibdaten WDa und /WDa erzeugt. In ähnlicher Weise werden auch in dem Schreibtreiber WDRb entsprechend den Daten auf den globalen Datenleitungen DBb und /DBb interne Schreibdaten WDb und /WDb erzeugt.
In dem Mehrbittestbetrieb wird in dem Fall, in dem keine Invertierung der Schreibdatenbits durchgeführt wird, entsprechend dem Datenleitungsauswahlsignal DSEL das Datenleitungsauswahlsignal im Testbetrieb DSELB aktiviert. In diesem Zustand werden daher in dem Schreibtreiber WDRa die globalen Datenleitungen DBa und /DBa jeweils mit den internen Knoten NDe und NDf und gleichzeitig über die MOS-Transistoren 86c, 87c, 86d und 87d jeweils mit den internen Knoten NDg und NDh verbunden. Daher werden entsprechend den Daten auf den globalen Datenleitungen DBa und /DBa interne Schreibdaten WDa und /WDa und interne Schreibdaten WDb und /WDb erzeugt. Wenn das Datenleitungsauswahlsignal im Invertierbetrieb DSELD aktiviert ist, wird die globale Datenleitung DBa über die MOS-Transistoren 90a und 91a mit dem Knoten NDf verbunden und die globale Datenleitung /DBa über die MOS-Transistoren 90b und 91b mit Knoten NDe. Dadurch werden die internen Schreibdaten WDa und /WDa zu invertierten Daten der Daten auf den globalen Datenleitungen DBa und /DBa.
Auch in dem Schreibtreiber WDRb wird das Datenleitungsauswahlsignal im Invertierbetrieb DSELD aktiviert, die globale Datenleitung DBa wird über die MOS-Transistoren 90c und 91c mit Knoten NDh verbunden und die globale Datenleitung /DBa über die MOS-Transistoren 90d und 91d mit Knoten NDg. Die Verstärkerschaltung 82d wird aktiviert zum Verstärken und Zwischenspeichern der Daten an den Knoten NDg und NDh. Die zwischengespeicherten Daten sind invertierte Daten der Daten auf den globalen Datenleitungen DBa und /DBa. Entsprechend den Daten, die durch Invertieren der Daten auf den globalen Datenleitungen DBa und /DBa erzeugt wurden, werden die internen Schreibdaten WDb und /WDb erzeugt.
Jeder der Schreibtreiber der verbleibenden 2 Bit hat einen ähnlichen Aufbau wie der Schreibtreiber WDRb. Daher können in der x32-Bit-Anordnung durch Aktivierung des Datenleitungsauswahlsignals im Invertierbetrieb DSELD im Mehrbittestbetrieb zum Invertieren der zugeführten Daten von 1 Bit Daten von 4 Bit mit demselben Logikpegel erzeugt und an den entsprechenden lokalen Datenbus von 4 Bit übertragen werden.
Fig. 23 ist eine Darstellung eines Beispiels für den Aufbau eines Abschnitts zum Erzeugen des in Fig. 22 dargestellten Leitungsauswahlsignals. In Fig. 23 beinhaltet der Abschnitt zum Erzeugen des Datenleitungsauswahlsignals: eine Gatterschaltung 95, die das Datenleitungsauswahlsignal DSEL, das Signal zur Freigabe des Mehrbittests MBTEN und ein Signal zum Anweisen des Bitinvertierbetriebs BTIV empfängt und das Datenleitungsauswahlsignal im Normalbetrieb DSELA erzeugt; eine Gatterschaltung 96, die das Datenleitungsauswahlsignal DSEL, das Signal zur Freigabe des Mehrbittests MBTEN und das Signal zum Anweisen des Bitinvertierbetriebs BTIV empfängt und das Datenleitungsauswahlsignal im Testbetrieb DSELB erzeugt; und eine Gatterschaltung 97, die das Datenleitungsauswahlsignal DSEL und das Signal zum Anweisen des Bitinvertierbetriebs BTIV empfängt und das Datenleitungsauswahlsignal im Invertierbetrieb DSELD erzeugt.
Wenn sowohl das Signal zur Freigabe des Mehrbittests MBTEN als auch das Signal zum Anweisen des Bitinvertierbetriebs BTIV sich auf L-Pegel befinden, erzeugt die Gatterschaltung 95 entsprechend dem Datenleitungsauswahlsignal DSEL das Datenleitungsauswahlsignal im Normalbetrieb DSELA. Wenn von dem Signal zur Freigabe des Mehrbittests MBTN und dem Signal zum Anweisen des Bitinvertierbetriebs BTIV zumindest eines auf H-Pegel liegt, legt die Gatterschaltung 95 das Datenleitungsauswahlsignal im Normalbetrieb DSELA auf L-Pegel fest.
Wenn das Signal zum Anweisen des Bitinvertierbetriebs BTIV auf L-Pegel liegt und das Signal zur Freigabe des Mehrbittests MBTN auf H-Pegel, erzeugt die Gatterschaltung 96 entsprechend dem Datenleitungsauswahlsignal DSEL das Datenleitungsauswahlsignal im Testbetrieb DSELB.
Wenn das Signal zum Anweisen des Bitinvertierbetriebs BTIV auf H-Pegel liegt, erzeugt die Gatterschaltung 97 entsprechend dem Datenleitungsauswahlsignal DSEL das Datenleitungsauswahlsignal im Invertierbetrieb DSELD.
Das Signal zum Anweisen des Bitinvertierbetriebs wird in dem Mehrbittestbetrieb entsprechend einem Test durch einen Tester gesetzt.
Fig. 24 ist eine schematische Darstellung des Aufbaus der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWD0. Die Vorverstärker/Schreibtreiberschaltung PAWD0 beinhaltet: Vorverstärker/Schreibertreiber PW00 bis PW03, die jeweils entsprechend den Hauptdatenleitungen MIO0 bis MIO3 bereitgestellt sind, und Pufferschaltungen BF00 bis BF03, die jeweils entsprechend den Vorverstärkern/Schreibtreibern PW00 bis PW03 bereitgestellt sind.
Die Pufferschaltungen BF00, BF01, BF02 und BF03 sind jeweils mit den globalen Datenleitungen DB0, DB2, DB4 und DB5 verbunden.
In Fig. 24 stellt eine gestrichelte Linie einen Übertragungspfad zum Expandieren/Komprimieren von Daten in der x16-Bit- Anordnung dar, und eine abwechselnd lang und kurz gestrichelte Linie stellt ein Übertragungspfad von Daten in der x32-Bit- Anordnung dar.
Bei einem Komprimiervorgang in der x16-Bit-Anordnung ist die Pufferschaltung BF01 mit den Vorverstärkern/Schreibtreibern PW00 bis PW03 verbunden. Daher wird im Mehrbittestbetrieb in der x16-Bit-Anordnung der auf der globalen Datenleitung DB2 übertragene Schreibdatenwert DQ<2> über die Pufferschaltung BF01 zu den Vorverstärkern/Schreibtreibern PW00 bis PW03 übertragen. Bei der Komprimierung werden Lesedaten von den Vorverstärkern/Schreibtreibern PW00 bis PW03 zu der Pufferschaltung BF01 übertragen und zu 1-Bit-Daten komprimiert, und die 1-Bit- Daten werden über die globale Datenleitung DB2 übertragen.
In dem Mehrbittestbetrieb in der x32-Bit-Anordnung wird das auf der globalen Datenleitung DB2 übertragene Datenbit weiterhin zu der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWDX0 übertragen, die entsprechend den übertragenen Daten 4-Bit-Daten erzeugt. Daher werden bei dem Datenexpandiervorgang in der x32-Bit-Anordnung entsprechend dem auf der globalen Datenleitung DB2 übertragenen Datenwert DQ2 in jedem der Vorverstärker/Schreibtreiber PW00 bis PW03 Schreibdaten erzeugt, und weiterhin werden entsprechend dem zu der Vorverstärker/Schreibtreiberschaltung PAWDX0 übertragenen Datenbit DQ<0> 4-Bit-Daten erzeugt, so dass insgesamt Schreibdaten von 8 Bit erzeugt werden.
Bei der Datenkomprimierung komprimiert die Pufferschaltung BF00 die 4-Bit-Daten von der Vorverstärker/Schreibtreiberschaltung PAWDX0 zu 1-Bit-Daten und gibt die Daten des Komprimierergebnisses auf der globalen Datenleitung DB0 aus.
Fig. 25 ist eine schematische Darstellung eines Datenübertragungspfades der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWD1. In Fig. 25 sind Vorverstärker/Schreibtreiber PW10 bis PW13 jeweils entsprechend den Hauptdatenleitungen MIO4 bis MIO7 vorgesehen. Pufferschaltungen BF10 bis BF13 sind jeweils entsprechend den Vorverstärkern/Schreibtreibern PW10-PW13 vorgesehen. Die Pufferschaltungen BF10, BF11, BF12 und BF13 sind jeweils entsprechend den globalen Datenleitungen DB1, DB3, DB6 und DB7 vorgesehen.
Sowohl in der x16-Bit-Anordnung als auch in der x32-Bit- Anordnung wird im Mehrbittestbetrieb das der Pufferschaltung BF12 zugeführte Datenbit DQ<6> in einem Datenschreibbetrieb den Vorverstärkern/Schreibtreibern PW10 bis PW13 zugeführt. In einem Datenlesebetrieb werden die von den Vorverstärkern/Schreibtreibern PW10 bis PW13 gelesenen Daten der Pufferschaltung BF12 zugeführt und auf 1-Bit-Daten komprimiert, und die 1-Bit-Daten werden zu der globalen Datenleitung DB6 übertragen.
Im Mehrbittestbetrieb in der x32-Bit-Anordnung komprimiert weiterhin die Pufferschaltung BF13 bei der Datenkomprimierung die von der Vorverstärker/Schreibtreiberschaltung PAWDX übertragenen 4-Bit-Daten in 1-Bit-Daten und überträgt die 1-Bit-Daten zu der globalen Datenleitung DB7.
Im Mehrbittestbetrieb in der x32-Bit-Anordnung werden weiterhin die Daten auf der globalen Datenleitung DB6 zu der Vorverstärker/Schreibtreiberschaltung PAWDX1 übertragen, die ihrerseits entsprechend den zugeführten Daten Daten von 4-Bit erzeugt. Daher wird im Mehrbittestbetrieb der x32-Bit-Anordnung in den Vorverstärker/Schreibtreiberschaltungen PAWD1 und PAWDX1 entsprechend dem auf der globalen Datenleitung DB6 übertragenen Datenbit DQ<6> Testschreibdaten erzeugt.
Bei der Datenkomprimierung komprimiert die Pufferschaltung BF12 die zugeführten 4-Bit-Daten in 1-Bit-Daten und gibt die 1-Bit- Daten an die globale Datenleitung DB6 aus. Die Pufferschaltung BF13 komprimiert 4-Bit-Daten von der Vorverstärker/Schreibtreiberschaltung PAWDX1 in 1-Bit-Daten und gibt die 1-Bit-Daten an die globale Datenleitung DB7 aus.
Fig. 26 ist eine schematische Darstellung des Aufbaus der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWD2. In Fig. 26 beinhaltet die Vorverstärker/Schreibtreiberschaltung PAWD2 Vorverstärker/Schreibtreiber PW20 bis PW23, die jeweils entsprechend den Hauptdatenleitungen MIO10 bis MIO13 vorgesehen sind. Die Hauptdatenleitungen MIO10 bis MIO13 entsprechen dem 4-Bit-Datenbus des zweiten Hauptdatenbusses 2. Pufferschaltungen BF20 bis BF23 sind jeweils entsprechend den Vorverstärkern/Schreibtreibern PW20 bis PW23 vorgesehen. Die Pufferschaltungen BF20, BF21, BF22 und BF23 sind jeweils mit den globalen Datenleitungen DB15, DB13, DB11 und DB10 verbunden.
In der x32-Bit-Anordnung und in der x16-Bit-Anordnung sind die Vorverstärker/Schreibtreiber PW20 bis PW23 mit der Pufferschaltung BF21 verbunden, und ein Mehrbittest wird durchgeführt. Daher werden entsprechend dem auf der globalen Datenleitung DB13 übertragenen Datenwert DQ<13> Testschreibdaten auf den Hauptdatenleitungen MIO10 bis MIO13 generiert. Komprimierte Daten des Datenlesens von den Hauptdatenleitungen MIO10 bis MIO13 werden von der Pufferschaltung BF21 zu der globalen Datenleitung DB13 übertragen.
Im Mehrbittestbetrieb in der x32-Bit-Anordnung komprimiert weiterhin die Pufferschaltung BF20 die von der Vorverstärker/Datentreiberschaltung PAWDX2 übertragenen 4-Bit-Daten in 1- Bit-Daten und gibt die 1-Bit-Daten an die globale Datenleitung DB15 aus. Im Mehrbittest erzeugt die Vorverstärker/Schreibtreiberschaltung PAWDX2 entsprechend dem über die globale Datenleitung DB13 übertragenen Schreibdatenwert Schreibdaten von 4 Bit. Daher werden in der x32-Bit-Anordnung im Mehrbittestbetrieb entsprechend dem Datenwert DQ<13> der globalen Datenleitung DB13 Testdaten von 8 Bit erzeugt. 4-Bit- Daten von jeder der Vorverstärker/Schreibtreiberschaltungen PAWD2 und PAWDX2 werden zu 1-Bit-Daten komprimiert, und die jeweiligen auf 1 Bit komprimierten Daten werden zu den globalen Datenleitungen DB13 und DB15 übertragen.
Fig. 27 ist eine schematische Darstellung des Aufbaus der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWD3. In Fig. 27 beinhaltet die Vorverstärker/Schreibtreiberschaltung PAWD3 Vorverstärker/Schreibtreiber PW30 bis PW33, die jeweils entsprechend den Hauptdatenleitungen MIO14 bis MIO17 bereitgestellt sind, und Pufferschaltungen BF30 bis BF33, die jeweils entsprechend den Vorverstärkern/Schreibtreibern PW30 bis PW33 vorgesehen sind.
Die Pufferschaltung BF30, BF31, BF32 und BF33 sind jeweils mit den globalen Datenleitungen DB14, DB12, DB9 und DB8 verbunden.
Im Mehrbittestbetrieb ist die Pufferschaltung BF32 mit den Vorverstärkern/Schreibtreibern PW30 bis PW33 verbunden. Daher wird ein auf der globalen Leitung DB9 übertragener Testdatenwert zu den Vorverstärkern/Schreibtreibern PW30 bis PW33 übertragen und weiter übertragen zu den Hauptdatenleitungen MIO14 bis MIO17. Im Datenlesebetrieb werden die vorverstärkten Daten, die von den Vorverstärkern/Schreibtreibern PW30 bis PW33 gelesen werden, auf 1-Bit-Daten komprimiert und die 1-Bit-Daten werden zu der globalen Datenleitung DB9 ausgegeben.
In der x32-Bit-Anordnung werden weiterhin Daten auf der globalen Datenleitung DB9 zu der Vorverstärker/Schreibtreiberschaltung PAWDX3 übertragen, die ihrerseits entsprechend den empfangenen Daten Testschreibdaten von 4 Bit erzeugt, und die Testschreibdaten werden zu entsprechenden Hauptdatenleitungen übertragen. Im Datenlesebetrieb werden die von der Vorverstärker/Schreibtreiberschaltung PAWDX3 gelesenen 4-Bit-Daten der Pufferschaltung BF33 zugeführt, zu 1-Bit-Daten komprimiert, und die 1-Bit-Daten werden zu der globalen Datenleitung DB8 übertragen.
In der x32-Bit-Anordnung werden daher komprimierte Daten zu den globalen Datenleitungen DB9 und DB8 übertragen.
Fig. 28 ist eine schematische Darstellung des Aufbaus der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWDX0. In Fig. 28 beinhaltet die Vorverstärker/Schreibtreiberschaltung PAWDX0 Vorverstärker/Schreibtreiber PWX00 bis PWX03, die jeweils entsprechend den Hauptdatenleitungen MIOX00 bis MIOX03 bereitgestellt sind. Im Mehrbittestbetrieb der x32-Bit-Anordnung werden interne von den Vorverstärkern/Schreibtreibern PWX00 bis PWX03 ausgegebene Lesedaten zu der Pufferschaltung BF00 in der Vorverstärker/Schreibtreiberschaltung PAWD0 übertragen und zu 1-Bit-Daten komprimiert. Die Pufferschaltungen BFX00 und BFX03 sind jeweils entsprechend den Vorverstärkern/Schreibtreibern PWX00 bis PWX03 vorgesehen. Die Pufferschaltungen BFX00, BFX01, BFX02 und BFX03 sind jeweils entsprechend den globalen Datenleitungen DB16, DB18, DB20 und DB21 vorgesehen. Zum Durchführen eines Mehrbittests wird jede der Pufferschaltungen BFX00 bis BFX03 mit der globalen Datenleitung DB2 verbunden. Im Mehrbittestbetrieb der x32-Bit- Anordnung werden entsprechend den Daten auf der globalen Datenleitung DB2 Daten von 4 Bit generiert, und Testdaten mit demselben Logikpegel werden zu jeder der Hauptdatenleitungen MIOX00 bis MIOX03 übertragen.
Fig. 29 ist eine schematische Darstellung des Aufbaus der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWDX1. In Fig. 29 beinhaltet die Vorverstärker/Schreibtreiberschaltung PAWDX1 Vorverstärker/Schreibtreiber PWX10 bis PWX13, die jeweils entsprechend den Hauptdatenleitungen MIOX04 bis MIOX07 vorgesehen sind. Im Mehrbittestbetrieb übertragen die Vorverstärker/Schreibtreiber PWX10 bis PWX13 interne Lesedaten zu der Pufferschaltung BF13 in der Vorverstärker/Schreibtreiberschaltung PAWD1, die ihrerseits die empfangenen Daten auf 1-Bit-Daten komprimiert.
Pufferschaltungen BFX10 bis BFX13 sind entsprechend den Vorverstärkern/Schreibtreibern PWX10 bis PWX13 vorgesehen. Die Pufferschaltungen BFX10, BFX11, BFX12 und BFX13 sind jeweils mit den globalen Datenleitungen DB17, DB19, DB22 und DB23 verbunden. Zum Schreiben von Testdaten in dem Mehrbittestbetrieb sind die Pufferschaltungen BFX10 bis BFX13 mit der globalen Datenleitung DB6 verbunden. Im Mehrbittestbetrieb erzeugt die Vorverstärker/Schreibtreiberschaltung PAWDX1 entsprechend dem auf der globale Datenleitung DB6 übertragenen Datenwert DQ<6> Daten mit 4 Bit desselben Logikpegels.
Fig. 30 ist eine schematische Darstellung des Aufbaus der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWDX2. In Fig. 30 beinhaltet die Vorverstärker/Schreibtreiberschaltung PAWDX2 Vorverstärker/Schreibtreiber PWX20 bis PWX23, die jeweils entsprechend den Hauptdatenleitungen MIOX10 bis MIOX13 vorgesehen sind. Beim Durchführen des Komprimierens im Mehrbittestbetrieb übertragen die Vorverstärker/Schreibtreiber PWX20 bis PWX23 interne Lesedaten zu der in der Vorverstärker/Schreibtreiberschaltung PAWD2 enthaltenen Pufferschaltung BF20.
Pufferschaltungen BFX20 bis BFX23 sind jeweils entsprechend den Vorverstärkern/Schreibtreibern PWX20 bis PWX23 vorgesehen. Die Pufferschaltung BFX20, BFX21, BFX22 und BFX23 sind jeweils mit den globalen Datenleitungen DB31, DB29, DB26 und DB27 verbunden. Im Mehrbittestbetrieb sind die Pufferschaltungen BFX20 bis BFX23 mit der globalen Datenleitung DB13 verbunden. Daher werden im Mehrbittestbetrieb entsprechend dem auf der globalen Datenleitung DB13 übertragenen Testschreibdatenwert DQ<13> Testschreibdaten mit demselben Logikpegel erzeugt und zu den Hauptdatenleitungen MIOX10 bis MIOX13 übertragen.
Fig. 31 ist eine schematische Darstellung des Aufbaus der in Fig. 19 dargestellten Vorverstärker/Schreibtreiberschaltung PAWDX3. Die Vorverstärker/Schreibtreiberschaltung PAWDX3 beinhaltet Vorverstärker/Schreibtreiber PWX30 bis PWX33, die jeweils entsprechend den Hauptdatenleitungen MIOX14 bis MIOX17 vorgesehen sind. Im Mehrbittestbetrieb übertragen die Vorverstärker/Schreibtreiber PWX30 bis PWX33 interne Lesedaten an die in der Vorverstärker/Schreibtreiberschaltung PAWD3 vorgesehen Pufferschaltung BF33, und die Daten werden durch die Pufferschaltung BF33 zu 1-Bit-Daten komprimiert.
Pufferschaltung BFX30 bis BFX33 sind jeweils entsprechend den Vorverstärkern/Schreibtreibern PWX30 bis PWX33 vorgesehen. Die Pufferschaltung BFX30, BFX31, BFX32 und BFX33 sind jeweils mit den globalen Datenleitungen DB30, DB28, DB25 und DB24 verbunden.
Um den Mehrbittest zu verwirklichen, sind die Pufferschaltung BFX30 bis BFX33 gemeinsam mit der globalen Datenleitung DB9 verbunden. Daher übertragen die Pufferschaltung BFX30 bis BFX30 in dem Mehrbittestbetrieb in der x32-Bit-Anordnung entsprechend dem auf der globalen Datenleitung DB9 zugeführten Schreibdatenwert DB<9> interne Schreibdaten zu den in den Vorverstärkern/Schreibtreibern PWX30 bis PWX33 enthaltenen Schreibtreibern.
Im Datenkomprimierbetrieb werden von den Vorverstärkern/Schreibtreibern PWX30 bis PWX33 gelesene interne Lesedaten der in der Vorverstärker/Schreibtreiberschaltung PAWD3 enthaltenen Pufferschaltung BF33 zugeführt, zu 1-Bit-Daten komprimiert, und die 1-Bit-Daten werden auf dem globalen Datenbus DB8 übertragen.
Fig. 32 ist eine schematische Darstellung der Anordnung der externen Datenanschlüsse, globalen Datenleitungen und Vorverstärker/Schreibtreiberschaltungen. In Fig. 32 sind benachbart zu den Vorverstärker/Schreibtreiberschaltungen PAWD0 bis PAWD3 die Vorverstärker/Schreibtreiberschaltungen PAWDX0 bis PAWDX3 vorgesehen. Die Vorverstärker/Schreibtreiberschaltungen PAWD0 und PAWD1 sind über einen globalen Datenbus GDBA mit den Datenanschlüssen DQ0 bis DQ7 verbunden. Die Vorverstärker/Schreibtreiberschaltungen PAWDX0 und PAWDX1 sind über einen globalen Datenbus GDBC mit den Datenanschlüssen DQ16 bis DQ23 verbunden.
Die Vorverstärker/Schreibtreiberschaltungen PAWD2 und PAWD3 sind über einen globalen Datenbus GDBB mit den Datenanschlüssen DQ15 bis DQ8 verbunden. Die Vorverstärker/Schreibtreiberschaltungen PAWDX2 und PAWDX3 sind über einen globalen Datenbus GDBD mit den Datenanschlüssen DQ31 bis DQ24 verbunden.
Die Datenanschlüsse DQ0 bis DQ7 und DQ16 bis DQ23 sind in dieser Reihenfolge auf einer Seite der Halbleiterspeichervorrichtung bereitgestellt, und die Datenanschlüsse DQ15 bis DQ8 und DQ31 bis DQ24 sind in dieser Reihenfolge auf der anderen Seite der Halbleiterspeichervorrichtung bereitgestellt.
In einem Komprimierbetrieb in der x32-Bit-Anordnung werden 4- Bit-Daten der Vorverstärker/Schreibtreiberschaltung PAWDX0 zu entsprechenden Vorverstärker/Schreibtreiberschaltung PAWD0 übertragen und komprimiert. 4-Bit-Daten von den Vorverstärker/Schreibtreiberschaltungen PAWDX1 bis PAWDX3 werden jeweils zu der entsprechenden Vorverstärker/Schreibtreiberschaltung PAWD1 bis PAWD3 übertragen, und alle 4-Bit-Daten werden darin zu 1-Bit-Daten komprimiert.
Daten auf den Hauptdatenleitungen MIOX0 bis MIOX3, MIOX4 bis MIOX7, MIOX10 bis MIOX13 und MIOX14 bis MIOX17, die der x32- Bit-Konfiguration zugeordnet angeordnet sind, werden schließlich jeweils mit 4-Bit-Daten auf den Hauptdatenleitungen MIO0 bis MIO3, MIO4 bis MIO7, MIO10 bis MIO13 und MIO14 bis MIO17 kombiniert, um in 1-Bit-Daten komprimiert zu werden. Als Daten von insgesamt 4 Bit werden die Datenbits von den Datenterminals DQ2, DQ6, DQ9 und DQ13 ausgegeben.
Zu komprimierende Daten werden einfach zu den einander benachbart vorgesehenen Vorverstärker/Schreibtreiberschaltungen übertragen. So können 4-Bit-Daten von den Vorverstärker/Schreibtreiberschaltungen PAWDX0 bis PAWDX3 leicht zu den entsprechenden Vorverstärker/Schreibtreiberschaltungen PAWD0 bis PAWD3 übertragen werden, ohne die Verbindung kompliziert zu machen.
Fig. 33 ist eine Darstellung des Aufbaus eines Datenleseabschnitts in einer Pufferschaltung mit Komprimierfunktion aus den in Fig. 24 bis 31 dargestellten Pufferschaltungen. Pufferschaltungen mit Komprimierfunktion haben denselben Aufbau, außer dass nur die zuzuführenden Ausgangssignale der Vorverstärker sich voneinander unterscheiden. Fig. 33 zeigt stellvertretend allgemein eine Pufferschaltung BF. In Fig. 33 beinhaltet die Pufferschaltung BF mit Komprimierfunktion: n-Kanal MOS- Transistoren 100a und 101a zum Treiben eines internen Knotens ND20a entsprechend den internen Lesedaten PD<k> von einem entsprechenden Vorverstärker und einem Leseaktiviersignal im Normalbetrieb RDRVN auf den Massespannungspegel; eine Komprimierschaltung 4a zum Treiben des internen Knotens ND20a entsprechend internen Lesedaten PD<3 : 0> von den Vorverstärkern eines Komprimierobjekts auf den Massespannungspegel; n-Kanal MOS- Transistoren 100b und 101b zum Treiben eines internen Knotens ND20b entsprechend den komplementären internen Lesedaten /PD<k> von einem entsprechenden Vorverstärker und einem Leseaktiviersignal IM NORMALBETRIEB RDRVN auf den Massespannungspegel; und eine Komprimierschaltung 4b zum Treiben des internen Knotens ND20b entsprechend den komplementären internen Lesedaten /PD<3 : 0> von den Vorverstärkern eines Komprimierobjekts auf den Massespannungspegel.
Auch wenn die internen Lesedaten PD<k> verschieden sind entsprechend der Pufferschaltung, ist der interne Lesedatenwert PD<k> derselbe wie ein beliebiger der zu komprimierenden Daten PD<0> bis PD<3>, wenn die Pufferschaltung Daten der Hauptdatenleitungen MIO0 bis MIO7 und MIO10 und MIO17 empfängt. Wenn die Pufferschaltung BF Daten der Hauptdatenleitungen MIOX0 bis MIOX7 und MIOX10 bis MIOX17 komprimiert, unterscheidet sich der interne Lesedatenwert PD<k> von den Daten PD<0> bis PD<3>.
Die MOS-Transistoren 100a und 101a sind in Serie zueinander zwischen den Knoten ND20a und den Masseknoten geschaltet. Der MOS-Transistor 100a empfängt an seinem Gate das Leseaktiviersignal RDRVN, und der MOS-Transistor 101a empfängt an seinem Gate interne Lesedaten PD<k> von einem entsprechenden Vorverstärker.
Die Komprimierschaltung 4a beinhaltet. n-Kanal MOS-Transistoren TRA0 bis TRA3, die parallel zueinander zwischen den Knoten ND21a und den Masseknoten geschaltet sind und die jeweils an ihrem Gate interne Lesedaten PD<0> bis PD<3> von den Vorverstärkern eines Komprimierobjekts empfangen; einen p-Kanal MOS- Transistor 104a zum Vorladen des internen Knotens ND21a auf den Versorgungsspannungspegel, wenn ein Leseaktiviersignal im Testbetrieb RDRVMBT inaktiv ist; und einen n-Kanal MOS-Transistor 103a, der bei Aktivierung des Leseaktiviersignals im Testbetrieb RDRVMBT leitend gemacht wird zum elektrischen Verbinden der Knoten ND20a und ND21a miteinander.
Die MOS-Transistoren 100b und 101b empfangen an ihrem jeweiligen Gate das Leseaktiviersignal IM NORMALBETRIEB RDRVN und komplementäre interne Lesedaten /PD<k> von einem entsprechenden Vorverstärker. Die MOS-Transistoren 100b und 101b sind in dieser Reihenfolge in Serie zueinander zwischen den Knoten ND20b und den Masseknoten geschaltet.
Die Komprimierschaltung 4b beinhaltet: n-Kanal MOS-Transistoren TRB0 bis TRB3, die parallel zueinander zwischen den Knoten ND21b und den Masseknoten geschaltet sind und an ihrem jeweiligen Gate komplementäre interne Lesedaten /PD<0> bis /PD<3> von den Vorverstärkern eines Komprimierobjekts empfangen; einen p- Kanal MOS-Transistor 1040b, der bei Deaktivierung des Leseaktiviersignals im Testbetrieb RDRVMBT leitend gemacht wird zum Vorladen des Knotens ND21b auf den Versorgungsspannungspegel; und einen n-Kanal MOS-Transistor 103b, der bei Aktivierung des Leseaktiviersignals im Testbetrieb RDRVMBT aktiviert wird zum elektrischen Verbinden der Knoten ND20b und ND21b miteinander.
Die Pufferschaltung BF beinhaltet weiter: einen p-Kanal MOS- Transistor 102a, der bei Aktivierung des Leseaktiviersignals RDRV leitend gemacht wird zum Vorladen des Knotens ND20a auf den Versorgungsspannungspegel; eine Zwischenspeicherschaltung 105a zum Zwischenspeichern eines Signals an Knoten ND20a; eine p-Kanal MOS-Transistor 102b, der bei Aktivierung des Leseaktiviersignals RDRV leitend gemacht wird zum Vorladen des Knotens ND20b auf den Versorgungsspannungspegel; eine Zwischenspeicherschaltung 105b zum Zwischenspeichern eines Signals an Knoten ND20b; eine NOR-Schaltung 106a, die ein Signal zum Anweisen des Mehrbittestbetriebs TMBT (oder das Signal zur Freigabe des Mehrbittests MBTEN) und ein Signal an Knoten ND20b empfängt; eine NOR-Schaltung 106b, die das Signal zum Anweisen des Mehrbittestbetriebs TMBT (oder das Signal zur Freigabe des Mehrbittests MBTEN) und ein Signal an Knoten ND20a empfängt; einen p- Kanal MOS-Transistor 107a zum Treiben einer entsprechenden globalen Datenleitung DBk auf den Versorgungsspannungspegel entsprechend einem Signal an Knoten ND20a; einen n-Kanal MOS- Transistor 108a zum Entladen der globalen Datenleitung DBk auf den Massespannungspegel entsprechend einem Ausgangssignal der NOR-Schaltung 106a; einem p-Kanal MOS-Transistor 107b zum Treiben einer komplementären globalen Datenleitung /DBk auf den Versorgungsspannungspegel entsprechend einem Signal an Knoten ND20b; und einen n-Kanal MOS-Transistor 108b zum Entladen der komplementären globalen Datenleitung /DBk auf den Massespannungspegel entsprechend einem Ausgangssignal der NOR-Schaltung 106b.
Im Normalbetrieb ist das Signal zum Anweisen des Mehrbittestbetriebs TMBT (oder das Signal zur Freigabe des Mehrbittests MBTEN) auf L-Pegel gesetzt. Daher arbeiten die NOR-Schaltungen 106a und 106b als Inverter.
Im Normalbetrieb ist das Leseaktiviersignal im Testbetrieb RDRVMBT auf L-Pegel gesetzt, die MOS-Transistoren 103a und 103b sind in ausgeschaltetem Zustand, die MOS-Transistoren 104a und 104b sind in eingeschaltetem Zustand, und die Knoten ND21a und ND21b werden auf den Versorgungsspannungspegel vorgeladen.
In dem Bereitschaftszustand sind beide Leseaktiviersignale RDRV und RDRVN auf L-Pegel, die MOS-Transistoren 102a und 102b sind in eingeschaltetem Zustand, und die MOS-Transistoren 100a und 100b sind in dem ausgeschalteten Zustand. Daher werden die Knoten ND20a und ND20b auf den Versorgungsspannungspegel vorgeladen. In diesem Zustand liegen die Ausgangssignale der NOR- Schaltung 106a und 106b auf L-Pegel, und die MOS-Transistoren 108a und 108b sind in ausgeschaltetem Zustand. Da die Knoten ND20a und ND20b auf dem Versorgungsspannungspegel liegen, sind auch die MOS-Transistoren 107a und 107b in ausgeschaltetem Zustand. Das heißt die Pufferschaltung wird in dem Bereitschaftszustand in einem Zustand mit hoher Ausgangsimpedanz gehalten.
Im Datenlesebetrieb werden komplementäre Lesedaten PD<k> und /PD<k> von dem entsprechenden Puffer übertragen und nachfolgend werden die Leseaktiviersignale RDRV und RDRVN auf H-Pegel getrieben. Es wird jetzt angenommen, dass der Lesedatenwert PD<k> auf H-Pegel liegt und der komplementäre Lesedatenwert /PD<k> auf L-Pegel. In diesem Zustand wird der MOS-Transistor 101a eingeschaltet, und Knoten ND20a wird auf den Massespannungspegel entladen. Da andererseits der MOS-Transistor 101b in dem ausgeschalteten Zustand ist, behält Knoten ND20b den Versorgungsspannungspegel des vorgeladenen Spannungspegels. In diesem Zeitpunkt sind die MOS-Transistoren 103a und 103b in ausgeschaltetem Zustand, und die MOS-Transistoren TRA0 bis TRA3 und TRB0 bis TRB3 sind jeweils von den Knoten ND20a und ND20b getrennt. Daher ist die parasitäre Kapazität an den Knoten ND20a und ND20b gering, und das Potential auf Knoten ND20a kann mit hoher Geschwindigkeit verringert werden.
Wenn der Spannungspegel an Knoten ND20a abfällt, wird Knoten ND20a von der Zwischenspeicherschaltung 105a auf dem Massespannungspegel gehalten. Andererseits wird Knoten ND20b durch die Zwischenspeicherschaltung 105b auf dem Versorgungsspannungspegel gehalten. Ein Ausgangssignal der NOR-Schaltung 106a erhält entsprechend dem H-Pegel des Knotens ND20b einen L-Pegel. Andererseits erhält ein Ausgangssignal der NOR-Schaltung 106b entsprechend dem L-Pegel Signal auf Knoten ND20a den H-Pegel. Daher werden die MOS-Transistoren 107a und 108b leitend, und die MOS-Transistoren 108a und 107b bleiben ausgeschaltet. Somit wird die globale Datenleitung DBk auf den Versorgungsspannungspegel getrieben und die globale Datenleitung /DBk auf den Massespannungspegel.
Im Mehrbittestbetrieb ist das Signal zum Anweisen des Mehrbittestbetriebs auf H-Pegel gesetzt, und die Ausgangssignale der NOR-Schaltungen 106a und 106b sind auf L-Pegel gesetzt. Daher sind in dem Mehrbittestbetrieb die MOS-Transistoren 108a und 108b normalerweise im ausgeschalteten Zustand.
Im Mehrbittestbetrieb wird das Leseaktiviersignal IM NORMALBETRIEB RDRVN immer in inaktivem Zustand gehalten, und die MOS-Transistoren 100a und 100b bleiben in ausgeschaltetem Zustand.
Im Datenlesebetrieb erhält das Leseaktiviersignal RDRVMBT im Testbetrieb H-Pegel, und das Vorladen der Knoten ND21a und ND21b wird beendet. Nachfolgend werden die internen Lesedaten PD<3 : 0> und /PD<3 : 0> von den Vorverstärkern übertragen, und die Spannungspegel der Knoten ND21a und ND21b werden entsprechend den übertragenen internen Lesedaten gesetzt. In die Speicherzellen eines Komprimierobjekts sind Daten mit demselben Logikpegel geschrieben. Wenn daher alle Speicherzellen eines Komprimierobjekts normal arbeiten, haben die internen Lesedatenbits PD<3> bis PD<0> denselben Logikpegel, und auch die internen Lesedatenbits /PD<3> bis /PD<0> haben denselben Logikpegel. Es wird nun angenommen, dass alle internen Lesedaten PD<3 : 0> auf H-Pegel liegen. In diesem Zustand werden alle MOS- Transistoren TRA0 bis TRA3 eingeschaltet, Knoten ND21a wird auf den Massespannungspegel getrieben, Knoten ND20a wird entsprechend auf den Massespannungspegel getrieben, und Daten mit L- Pegel werden durch die Zwischenspeicherschaltung 105a zwischengespeichert. Andererseits liegen alle komplementären internen Lesedatenbits /PD<3> bis /PD<0> auf L-Pegel. Demzufolge sind alle MOS-Transistoren TRB0 bis TRB3 in ausgeschaltetem Zustand, Knoten ND21b behält den Versorgungsspannungspegel des vorgeladenen Spannungspegels, und auch Knoten ND20b behält den Versorgungsspannungspegel. Da beim Lesen komprimierter Daten nur die parasitäre Kapazität der MOS-Transistoren 100a und 103a mit Knoten ND20a verknüpft ist und darüber hinaus die MOS- Transistoren TRA0 bis TRA3 von Knoten ND20a getrennt sind, ist die parasitäre Kapazität an Knoten ND20a gering. Daher kann Knoten ND20a entsprechend den internen Lesedaten PD<3 : 0> mit hoher Geschwindigkeit getrieben werden. Ähnliches gilt für Knoten ND20b.
Wenn Knoten ND20a auf L-Pegel gesetzt ist, wird der MOS- Transistor 107a eingeschaltet, und die globale Datenleitung DBk wird auf den Versorgungsspannungspegel getrieben. Andererseits ist MOS-Transistor 107b in ausgeschaltetem Zustand, und daher behält die globale Datenleitung /DBk den vorgeladenen Spannungspegel. Mit auf den Massespannungspegel vorgeladenen globalen Datenleitungen DBk und /DBk erhält so, wenn die Logikpegel aller internen Lesedatenbits einander entsprechen, eine der globalen Datenleitungen DBk und /DBk den H-Pegel und die andere L-Pegel.
Wenn andererseits in den Speicherzellen eines Komprimierobjekts eine fehlerhafte Speicherzelle existiert, unterscheidet sich der Logikpegel von Daten in der fehlerhaften Speicherzelle von dem Logikpegel der Daten in den anderen Speicherzellen. Daher wird zumindest einer der MOS-Transistoren TRA0 bis TRA3 eingeschaltet, und ebenso wird zumindest einer der MOS-Transistoren TRB0 bis TRB3 eingeschaltet, und beide Knoten ND20a und ND20b werden auf Massespannungspegel getrieben. Da beide Knoten ND20a und ND20b L-Pegel erhalten, werden die globalen Datenleitungen DBk und /DBk durch die MOS-Transistoren 107a und 107b auf Versorgungsspannungspegel getrieben.
Daher kann in dem Komprimierbetrieb in der x16-Bit-Anordnung durch externes Bestimmen der Spannungspegel der Signale auf den globalen Datenleitungen DBk und /DBk entsprechend den externen Lesedaten festgestellt werden, ob in den Speicherzellen von 4 Bit ein Defekt existiert. Insbesondere werden durch Korrelieren der Spannungspegel der globalen Datenleitung DBk und /DBk, das heißt (H, L), (L, H) oder (H, H), jeweils mit den Logikpegeln externer Lesedaten auf H-Pegel, L-Pegel und einem Ausgangszustand mit hoher Impedanz oder durch Zuordnen eines normalen Zustands zu dem H-Pegel und eines Fehlerzustands zu dem L-Pegel Komprimierergebnisdaten ausgelesen zum Bestimmen, ob eine fehlerhafte Speicherzelle existiert oder nicht.
Wenn alle Speicherzellen von 4 Bit defekt sind, unterscheidet sich der Logikpegel der Lesedaten des Komprimierergebnisses von dem der Testschreibdaten. Wenn z. B. H-Daten geschrieben werden und die Speicherdaten sich in allen Speicherzellen von 4 Bit zu L-Daten verändern, ist die globale Datenleitung DBk auf dem vorgeladenen Spannungspegel, und die komplementäre globale Datenleitung /DBk erhält H-Pegel. In dem Fall, in dem binäre Daten an den Datenanschluss ausgegeben werden, könnte ein solcher Defekt, dass die Speicherzellen aller 4 Bit defekt sind, nicht festgestellt werden. Da jedoch wie oben beschrieben die Speicherzellen, die auf 1-Bit-Daten komprimierte Daten speichern, nicht zueinander benachbart sind, ist die Möglichkeit, dass ein solcher Defekt auftritt, gering. Wenn ein Defekt aller Speicherzellen aller Bits auftritt, kann ein solcher Fehler durch Verwenden eines anderen Testmusters oder durch einen anderen Funktionstest erfasst werden, so dass es kein besonderes Problem darstellt.
Wenn jedoch eine Anordnung zum Lesen von Daten mit drei Pegelzuständen verwendet wird, in der die Ausgangsschaltung in einen Zustand mit hoher Ausgangsimpedanz gesetzt wird, wenn beide globale Datenleitungen DBk und /DBk auf H-Pegel liegen, kann sogar in dem Fall eines Defektes aller Bits das Vorhandensein einer defekten Speicherzelle bestimmt werden.
In der x32-Bit-Anordnung werden die auf den globalen Datenleitungen DBk und /DBk gelesenen Komprimierergebnisdaten in einem Ausgangsschaltungsabschnitt weiter komprimiert.
In den in Fig. 33 dargestellten Komprimierschaltungen 4a und 4b können jeweils n-Kanal MOS-Transistoren, die an ihrem Gate das Leseaktiviersignal im Testbetrieb RDRVMBT empfangen, jeweils in Serie zu den MOS-Transistoren TRA0 und TRA3 geschaltet werden, und in ähnlicher Weise können n-Kanal MOS-Transistoren, die das Leseaktiviersignal RDRVMBT an ihrem Gate empfangen, jeweils in Serie zu den MOS-Transistoren TRB0 bis TRB3 geschaltet werden. Zum Zeitpunkt der Erzeugung interner Lesedaten im Normalbetrieb werden die Knoten ND21a und ND21b nicht entladen, auch wenn sich die Lesedaten ändern. So kann der Stromverbrauch in den Komprimierschaltungen 4a und 4b verringert werden.
Alternativ dazu können die internen Lesedaten PD<3 : 0> und PD<3 : 0> so konfiguriert werden, dass sie nur dann zu den Komprimierschaltungen 4a und 4b übertragen werden, wenn das Signal zum Anweisen des Mehrbittestbetriebs TMBT oder das Signal zur Freigabe des Mehrbittests MBTEN in einem aktiven Zustand ist. In einer solchen Anordnung ist es hinreichend, den Komprimierschaltungen 4a und 4b als interne Lesedaten ein logisches Produktsignal aus dem internen Lesedatenbit und dem Signal zum Anweisen des Mehrbittestbetriebs TMBT oder dem Signal zur Freigabe des Mehrbittests MBTEN zuzuführen.
Fig. 34 ist eine Darstellung eines Beispiels für den Aufbau eines Abschnitts zum Erzeugen des Leseaktiviersignals im Normalbetrieb RDRVN und des Leseaktiviersignals im Testbetrieb RDRVNBT, die in Fig. 33 dargestellt sind. In Fig. 34 beinhaltet der Abschnitt zum Erzeugen des Leseaktiviersignals: einen Inverter 110, der das Signal zum Anweisen des Mehrbittestbetriebs (oder das Signal zur Freigabe des Mehrbittests) empfängt; eine AND-Schaltung 111, die ein Ausgangssignal des Inverters 110 und das Leseaktiviersignal RDRV empfängt und das Leseaktiviersignal im Normalbetrieb RDRVN erzeugt; und eine AND-Schaltung 112, die das Signal zum Anweisen des Mehrbittestbetriebs TMBT und das Leseaktiviersignal RDRV empfängt und das Leseaktiviersignal im Testbetrieb RDRVMBT erzeugt.
Im Mehrbittestbetrieb ist das Signal zum Anweisen des Mehrbittestbetriebs TMBT (oder das Signal zur Freigabe des Mehrbittests MBTEN) in einem aktiven Zustand. Entsprechend dem Leseaktiviersignal RDRV wird das Leseaktiviersignal im Testbetrieb RDRVMBT aktiviert. In einer anderen Betriebsart als beim Mehrbittest wird das Signal zum Anweisen des Mehrbittestbetriebs TMBT (oder das Signal zur Freigabe des Mehrbittests MBTEN) auf L-Pegel gehalten. In diesem Zustand wird daher entsprechend dem Leseaktiviersignal RDRV das Leseaktiviersignal im Normalbetrieb RDRVN erzeugt.
Im Datenlesebetrieb wird nach der Aktivierung eines Vorverstärkerfreigabesignals zum Aktivieren eines Vorverstärkers das Leseaktiviersignal RDRV für eine vorbestimmte Zeitdauer aktiviert.
Fig. 35 ist eine schematische Darstellung des Aufbaus eines Datenausgabeabschnitts zur externen Ausgabe von Daten. Mit Bezug auf Fig. 35 komprimiert die Pufferschaltung BF00 in der Vorverstärker/Schreibtreiberschaltung PAWD0 in der x32-Bit-Anordnung 4-Bit-Daten von der Vorverstärker/Schreibtreiberschaltung PAWDX0 und überträgt die das Komprimierergebnis anzeigenden Daten auf die globale Datenleitung DBO. In ähnlicher Weise komprimiert die Pufferschaltung BF01 4-Bit-Daten von den zugeordneten Hauptdatenleitungen MIO0 bis MIO3 und gibt die das Komprimierergebnis anzeigenden 1-Bit-Daten auf der globalen Datenleitung DB2 aus.
In der Vorverstärker/Schreibtreiberschaltung PAWD1 komprimiert die Pufferschaltung BF12 4-Bit-Daten von den Hauptdatenleitungen MIO4 bis MIO7 zu 1-Bit-Daten und gibt die 1-Bit-Daten auf der globalen Datenleitung DB6 aus. Die Pufferschaltung BF13 komprimiert 4-Bit-Daten von der Vorverstärker/Schreibtreiberschaltung PAWDX1, die 4-Bit-Daten von den Hauptdatenleitungen MIOX4 bis MIOX7 empfängt, zu 1-Bit-Daten und überträgt ein Komprimierergebnis auf die globale Datenleitung DB7.
Die globalen Datenleitungen DB2 und DB6 sind mit einer Datenausgabeschaltung 122 verbunden, und die globalen Datenleitungen DB0, DB7, und DB6 mit einer Datenausgabeschaltung 126. Die Datenausgabeschaltung 122 ist mit dem Datenanschluss DQ2 verbunden und die Datenausgabeschaltung 126 mit dem Datenanschluss DQ6.
In der x16-Bit-Anordnung puffert die Datenausgabeschaltung 122 die von der globalen Datenleitung DB2 empfangenen Daten zur Ausgabe an dem Datenanschluss DQ2. In der x32-Bit-Anordnung komprimiert die Datenausgabeschaltung 122 die auf den globalen Datenleitungen DB2 und DB6 übertragenen Daten in 1-Bit-Daten und gibt das Komprimierergebnis an den Datenanschluss DQ2 aus.
In der x16-Bit-Anordnung puffert die Datenausgabeschaltung 126 die auf der globalen Datenleitung DB6 übertragenen 1-Bit-Daten zur Ausgabe an den Datenanschluss DQ6. In der x32-Bit-Anordnung komprimiert die Datenausgabeschaltung 126 die auf den globalen Datenleitungen DB0 und DB7 übertragenen Daten zu 1-Bit-Daten und gibt die komprimierten 1-Bit-Daten an den Datenanschluss DQ6 aus. Daher werden bei dem in Fig. 35 dargestellten Aufbau der Datenausgabeschaltungen 122 und 126 in der x32-Bit- Anordnung 8-Bit-Daten auf den Hauptdatenleitungen MIO0 bis MIO3 und MIO4 bis MIO7 zu 1-Bit-Daten komprimiert, und die komprimierten 1-Bit-Daten werden an den Datenanschluss DQ2 ausgegeben. Andererseits werden die 8-Bit-Daten auf den Hauptdatenleitungen MIOX0 bis MIOX3 und MIOX4 bis MIOX7 zu 1-Bit-Daten komprimiert, und die komprimierten 1-Bit-Daten werden an den Datenanschluss DQ6 ausgegeben.
Fig. 36 ist eine schematische Darstellung eines Beispiels des Aufbaus der in Fig. 35 dargestellten Datenausgabeschaltungen 122 und 126. Die Datenausgabeschaltungen 122 und 126 haben im wesentlichen denselben Aufbau. Daher zeigt Fig. 36 den Aufbau der Datenausgabeschaltung 122 im Detail und den Aufbau der Datenausgabeschaltung 126 schematisiert.
In Fig. 36 beinhaltet die Datenausgabeschaltung 122: eine Komprimierschaltung 122a zum Komprimieren von Daten auf den komplementären globalen Datenleitungen DB2, /DB2 und DB6, /DB6 und zum Erzeugen komplementärer Daten; ein Übertragungsgatter 122b zum Übertragen der Ausgangsdaten der Komprimierschaltung 122a entsprechend dem Signal zum Anweisen des Mehrbittestbetriebs MBTD; und ein Übertragungsgatter 122c zum Übertragen von Daten auf die komplementären globalen Datenleitungen DB2 und /DB2 entsprechend einem normalen Leseanweissignal RDO. Die Übertragungsgatter 122b und 122c beinhalten beide n-Kanal MOS- Transistoren, die für die komplementären globalen Datenleitungen vorgesehen sind.
Die Komprimierschaltung 122a beinhaltet: ein NAND-Gatter GT1, das ein Signal zum Anweisen des x32-Bit-Mehrbittests und Signale der globalen Datenleitungen DB6 und /DB6 empfängt; ein NAND- Gatter GT2, das ein Signal zum Anweisen des Mehrbittests und Signale der globalen Datenleitungen DB2 und /DB2 empfängt; ein NAND-Gatter GT3, das die Ausgangssignale der NAND-Gatter GT1 und GT2 empfängt; ein zusammengesetztes Gatter GT4, das das Signal zum Anweisen des Mehrbittests MBT und Signale der globalen Datenleitungen DB2 und /DB2 empfängt; und ein NOR-Gatter GT5, das ein Ausgangssignal des NAND-Gatters GT3 und ein Ausgangssignal des zusammengesetzten Gatters GT4 empfängt.
Ein Ausgangssignal des NAND-Gatters GT3 und ein Ausgangssignal des NOR-Gatters GT5 werden durch das Übertragungsgatter 122b an eine Ausgabeschaltung 122d übertragen.
Das zusammengesetzte Gatter GT4 beinhaltet entsprechend ein ODER-Gatter, das die Signale der globalen Datenleitungen DB2 und /DB2 empfängt, und ein NAND-Gatter, das das Signal zum Anweisen des Mehrbittests MBT und ein Ausgangssignal des OR- Gatters empfängt.
Das Signal zum Anweisen des x32-Bit-Mehrbittests wird im Testbetrieb der x32-Bit-Anordnung auf H-Pegel gesetzt und in einem Mehrbittest der x16-Bit-Anordnung auf L-Pegel.
Das Signal zum Anweisen normalen Lesens wird in einem Datenlesebetrieb aktiviert, der nicht der Mehrbittestbetrieb ist, und im Mehrbittestbetrieb wird es in einem inaktiven Zustand gehalten. Das Signal zum Anweisen des Lesens im Mehrbittest MBTD wird zum Zeitpunkt des Lesens von Daten im Mehrbittestbetrieb aktiviert. Die Leseanweissignale RDO und MBTD werden entsprechend einem internen Leseanweissignal und einem Bitbreitenanzeigesignal (zum Beispiel MBT32) zum Anzeigen der Bitbreite erzeugt.
Wenn in dem Aufbau der Datenausgabeschaltung 122 ein Mehrbittest durchgeführt wird, wird das Signal zum Anweisen des Mehrbittests MBT auf H-Pegel gesetzt. In der x16-Bit-Anordnung wird das Signal zum Anweisen des x32-Bit-Mehrbittests MBT32 auf L- Pegel gehalten. In diesem Zustand wird das Ausgangssignal des NAND-Gatters GT1 auf H-Pegel gehalten, die Gatterschaltung GT3 arbeitet als Inverter, und das zusammengesetzte Gatter GT2 arbeitet als Inverter.
Wenn die auf den globalen Datenleitungen DB2 und /DB2 gelesenen komprimierten Daten in normalem Zustand sind, liegt eines der Signale der globalen Datenleitungen DB2 und /DB2 auf H-Pegel und das andere auf L-Pegel. Daher liegt ein Ausgangssignal des NAND-Gatters GT2 auf H-Pegel, ein Ausgangssignal des NAND- Gatters GT3 liegt auf L-Pegel, und ein Ausgangssignal des zusammengesetzten Gatters GT4 liegt auf L-Pegel. Da beide Ausgangssignale der Gatter GT3 und GT4 auf L-Pegel liegen, erhält das Ausgangssignal der NOR-Gatters GT5 H-Pegel. Wenn ein Ausgangssignal des NAND-Gatters GT3 auf L-Pegel liegt und das Ausgangssignal des NOR-Gatters GT5 auf H-Pegel liegt, gibt die Ausgabeschaltung 122d ein Signal mit H-Pegel aus.
Wenn andererseits die auf den globalen Datenleitungen DB2 und /DB2 übertragenen Signale die Anwesenheit einer defekten Speicherzelle anzeigen, liegen beide Signale auf den Datenleitungen DB2 und /DB2 auf H-Pegel. In diesem Zustand liegt das Ausgangssignal des NAND-Gatters GT2 auf L-Pegel, und dementsprechend liegt das Ausgangssignal des NAND-Gatters GT3 auf H-Pegel. Auch wenn ein Ausgangssignal des zusammengesetzten Gatters GT4 den L-Pegel erhält, liegt das Ausgangssignal des NOR-Gatters GT5 auf L-Pegel, da das Ausgangssignal des NAND-Gatters GT3 auf H- Pegel liegt.
Wenn die Ausgangssignale der Gatter GT3 und GT5 jeweils auf H- Pegel bzw. L-Pegel liegen, wird in der Ausgabeschaltung 122d ein Signal mit L-Pegel ausgegeben. Wenn eine defekte Speicherzelle in den Speicherzellen eines Komprimierobjekts existiert, wird ein Signal mit L-Pegel ausgegeben. Wenn eine defekte Speicherzelle nicht existiert, wird ein Signal mit H-Pegel ausgegeben. So kann die Anwesenheit oder Abwesenheit einer defekten Speicherzelle nachgewiesen werden.
Beim Mehrbittest in der x32-Bit-Anordnung wird das Signal zum Anweisen des x32-Bit-Mehrbittests auf H-Pegel gesetzt. Wenn die auf den globalen Datenleitungen DB6 und /DB6 übertragenen Signale in einem normalen Zustand sind, hält das Ausgangssignal des NAND-Gatters GT1 den H-Pegel, und ein Signal mit demselben Logikpegel wie bei der x16-Bit-Anordnung wird von dem NAND- Gatter GT1 ausgegeben. Wenn daher die Signale auf den globalen Datenleitungen DB2 und /DB2 in einem normalen Zustand sind, wird von der Ausgabeschaltung 122d ein Signal mit H-Pegel ausgegeben. In dem Fall, in dem die Signale das Vorhandensein einer defekten Speicherzelle anzeigen, wird ein Signal mit L- Pegel ausgegeben.
Wenn andererseits die Signale auf den globalen Datenleitungen DB6 und /DB6 das Vorhandensein einer defekten Speicherzelle anzeigen, liegen beide Signale auf den globalen Datenleitungen DB2 und /DB2 auf H-Pegel, und ein Ausgangssignal des NAND- Gatters GT1 erhält L-Pegel. In diesem Zustand erhält ein Ausgangssignal des NAND-Gatters GT3 unabhängig von den Logikpegeln der Signale auf den globalen Datenleitungen DB2 und /DB2 den H- Pegel, und ein Ausgangssignal des NOR-Gatters GT5 erhält den L- Pegel. Daher erhält das Ausgangssignal der Ausgabeschaltung 122d den L-Pegel, so dass das Vorhandensein einer defekten Speicherzelle in den Speicherzellen eines Komprimierobjekts nachgewiesen werden kann.
Die Datenausgabeschaltung 126 beinhaltet: ein Übertragungsgatter 126c zum Übertragen der Signale auf den globalen Datenleitungen DB6 und /DB6 entsprechend dem Signal zum Anweisen normalen Lesens; eine Komprimierschaltung 126a, die entsprechend den Signalen zum Anweisen des Mehrbittests MBT16 und MBT32 selektiv aktiviert wird zum selektiven Durchführen des Komprimiervorgangs entsprechend der Datenbitanordnung; ein Übertragungsgatter 126b zum Übertragen eines Ausgangssignals der Komprimierschaltung 126a entsprechend dem Signal zum Anweisen des Lesens im Mehrbitbetrieb MBTD; und eine Ausgabeschaltung 126d zum Treiben eines Ausgabeanschlusses DQ6 entsprechend den von dem Übertragungsgatter 126b oder 126c übertragenen komplementären Signalen.
Auch in der Datenausgabeschaltung 126 werden über die globalen Datenleitungen komplementäre Datensignale übertragen. Zur Vereinfachung der Zeichnung zeigt Fig. 36 jedoch für die Ausgabeschaltung 126d einen Bus, der aus einem komplementären Signalleitungspaar aufgebaut ist.
In der x16-Bit-Anordnung wird das Signal zum Anweisen des x16- Bit-Mehrbittests MBT16 aktiviert und in der x32-Bit-Anordnung das Signal zum Anweisen des x32-Bit-Mehrbittests.
Die Komprimierschaltung 126a hat einen ähnlichen Aufbau wie die Komprimierschaltung 122a. Im Mehrbittestbetrieb in der x32-Bit- Anordnung erzeugt die Komprimierschaltung 126a komprimierte Signale von den komplementären Signalen auf den globalen Datenleitungen DBO und /DBO, sie erzeugt komprimierte Signale von den komplementären Signalen auf den globalen Datenleitungen DB7 und /DB7, und sie erzeugt entsprechend den Logikpegeln der erzeugten komprimierten Signale komplementäre Signale, die anzeigen, ob die Logikpegel der Daten der globalen Datenleitungen DBO und DB7 einander entsprechen oder nicht. In der x16-Bit- Anordnung stellt die Komprimierschaltung 126a die Logikpegel der komplementären Signale auf den globalen Datenleitungen DB6 und /DB6 ein zum Erzeugen komplementärer Signale. Durch das Einstellen der Logikpegel wird in der x16-Bit-Anordnung, wenn eine defekte Speicherzelle existiert, von der Ausgabeschaltung ein Signal mit L-Pegel ausgegeben, während von der Ausgabeschaltung ein Signal mit H-Pegel ausgegeben wird, wenn keine defekte Speicherzelle vorhanden ist.
In der x16-Bit-Anordnung stellt die Komprimierschaltung 126a die Logikpegel entsprechend den Signalen auf den globalen Datenleitungen DB6 und /DB6 ein. In der x32-Bit-Anordnung führt die Komprimierschaltung 126a einen Komprimiervorgang entsprechend den Signalen auf den globalen Datenleitungen DB0 und /DB0 und den globalen Datenleitungen DB7 und /DB7 durch. Soweit die oben beschrieben Funktion verwirklicht ist, kann ein beliebiger Aufbau für die Komprimierschaltung 126a verwendet werden.
Es kann zum Beispiel der folgende Aufbau verwendet werden: Daten auf den globalen Datenleitungen DB7 und /DB7 werden von einem ersten NAND-Gatter komprimiert zum Erzeugen eines Ausgangssignals entsprechend den Signalen auf den globalen Datenleitungen DB0 und /DB0, wenn das Signal zum Anweisen des Mehrbittests MBT32 aktiviert ist; ein zweites NAND-Gatter erzeugt ein Ausgangssignal entsprechend den Signalen auf den globalen Datenleitungen DB7 und /DB7 bei Aktivierung des Signals zum Anweisen des Mehrbittests MBT32; und ein drittes NAND-Gatter empfängt die Ausgangssignale des ersten und zweiten NAND-Gatters. In der x32-Bit-Anordnung wird die Ausgabeschaltung 126d entsprechend einem Ausgangssignal des dritten NAND-Gatters und einem invertierten Signal des Ausgangssignals getrieben.
In der x16-Bit-Anordnung werden die Logikpegel der Signale auf den globalen Datenleitungen DB6 und /DB6 durch ein viertes NAND-Gatter eingestellt, das entsprechend der Aktivierung des Signals zum Anweisen des Mehrbittests MBT16 freigegeben wird und durch einen Inverter zum Invertieren eines Ausgangssignals des vierten NAND-Gatters, und die Ausgabeschaltung 126 wird entsprechend einem Ausgangssignal des Inverters und einem invertierten Signal des Ausgangssignals getrieben. Wenn in einem solchen Aufbau ein ODER-Gatter, das ein Ausgangssignal des dritten NAND-Gatters und ein Ausgangssignal des Inverters empfängt, bereitgestellt ist, kann ein Pfad zum Treiben der Ausgabeschaltungen 126d in der x16-Bit-Anordnung und der x32-Bit- Anordnung gemeinsam benutzt werden. Entsprechend einem Ausgangssignal der OR-Schaltung und ihres invertierten Signals wird die Ausgabeschaltung 126d getrieben. Der Aufbau ist als Beispiel dargestellt, andere Aufbauten können verwendet werden.
Entsprechend dem obigen beispielhaften Aufbau der Komprimierschaltung erhält das Ausgangssignal des vierten NAND-Gatters in der x16-Bit-Anordnung, wenn eine defekte Speicherzelle existiert, einen L-Pegel, während ein Ausgangssignal des Inverters entsprechend den Signalen auf den globalen Datenleitungen DB6 und /DB6 einen H-Pegel erhält. Im Gegensatz dazu erhält in einem normalen Zustand das Ausgangssignal des vierten NAND- Gatters den H-Pegel und das Ausgangssignals des Inverters den L-Pegel. Durch Treiben der Ausgabeschaltung 126d entsprechend diesen Signalen erhält ein Ausgangssignal der Ausgabeschaltung 126d den L-Pegel, wenn eine defekte Speicherzelle existiert, und in dem normalen Zustand wird ein Signal mit H-Pegel an den Ausgabeanschluss DQ6 ausgegeben. Daher kann durch externes Überprüfen des Logikpegels des Ausgangssignals der Ausgabeschaltung 126d in der x16-Bit-Anordnung entsprechend den auf den globalen Datenleitungen DB6 und /DB6 übertragenen Signale festgestellt werden, ob eine Speicherzelle in Ordnung ist oder nicht.
Entsprechend dem obigen beispielhaften Aufbau erhalten in dem x32-Bit-Aufbau in dem normalen Zustand beide Ausgangssignale des ersten und zweiten NAND-Gatters den H-Pegel, und das Ausgangssignal des dritten Gatters erhält den L-Pegel. Da die Ausgabeschaltung 126d entsprechend dem Ausgangssignal des dritten NAND-Gatters und einem invertierten Signal des Ausgangssignals angesteuert wird, erhält das Signal des Datenanschlusses den H- Pegel. Wenn andererseits eine defekte Speicherzelle in den globalen Datenleitungen DB0, /DB0, DB7 und /DB7 zugeordneten Speicherzellen existiert, erhält ein Ausgangssignal zumindest eines Gatters von dem ersten und zweiten NAND-Gatter den L-Pegel, und das Ausgangssignal des dritten NAND-Gatters erhält den H-Pegel. Daher erhält das von der Ausgabeschaltung 126d ausgegebene Signal den L-Pegel, und das Vorhandensein einer defekten Speicherzelle kann bestimmt werden.
Fig. 37 ist eine schematische Darstellung eines Beispiels für den Aufbau der in Fig. 36 dargestellten Ausgabeschaltung 122d. In Fig. 37 ist auch ein Übertragungspfad von der Komprimierschaltung 122a dargestellt. Von dem Ausgangssignal des Gatters GT5 und dem Signal auf der globalen Datenleitung DB2 wird eines über einen Ausgangsverstärker 122f zu der Ausgabeschaltung 122d übertragen, ebenso wird von dem Ausgangssignal des Gatters GT3 und dem Signal auf der globalen Datenleitung /DB2 eines über den Ausgangsverstärker 122f zu der Ausgabeschaltung 122d übertragen. Der Ausgangsverstärker 122f verstärkt ein internes Datensignal für die Ausgabeschaltung 122d.
Die Ausgabeschaltung 122d beinhaltet: ein NAND-Gatter 122da, das ein Ausgabefreigabesignal OEM und entweder ein Ausgangssignal des NOR-Gatters GT5 oder ein Signal auf der globalen Datenleitung DB2 empfängt, das über den Ausgangsverstärker 122f übertragen wird; ein NAND-Gatter 122db, das das Ausgabefreigabesignal OEM und entweder das Ausgangssignal des NAND-Gatters GT3 oder das Signal auf der globalen Datenleitung /DB2 empfängt, das über den Ausgangsverstärker 122f übertragen wird; einen Inverter 122dc zum Invertieren eines Ausgangssignals des NAND-Gatters 122db; einen p-Kanal MOS-Transistor 122de zum Treiben eines Ausgangsknotens 122dg auf den Versorgungsspannungspegel entsprechend einem Ausgangssignal des NAND-Gatters 122da; und einen n-Kanal MOS-Transistor 122df zum Treiben des Ausgangsknotens 122dg auf den Massespannungspegel entsprechend einem Ausgangssignal des Inverters 122dc.
Wenn das Ausgabefreigabesignal OEM auf L-Pegel liegt, sind beide MOS-Transistoren 122de und 122df in ausgeschaltetem Zustand, und die Ausgabeschaltung 122d ist in einem Zustand mit hoher Ausgangsimpedanz. Wenn das Ausgabefreigabesignal OEM H-Pegel erhält, arbeiten die NAND-Gatter 122da und 122db als Inverter. Es wird jetzt angenommen, dass alle Speicherzellen eines Komprimierobjekts normal sind. In diesem Zustand befindet sich ein Ausgangssignal des NOR-Gatters GT5 auf H-Pegel, ein Ausgangssignal des NAND-Gatters GT3 ist auf L-Pegel, und dementsprechend sind die Ausgangssignale der NAND-Gatter 122da und 122db jeweils auf L- bzw. H-Pegel. Daher wird der MOS-Transistor 122de eingeschaltet, der MOS-Transistor 122df ausgeschaltet, und ein Signal mit H-Pegel wird an den Datenanschluss DQ2 ausgegeben. In diesem Fall verstärkt der Ausgangsverstärker 122f nur ein internes Signal und wandelt den Logikpegel des internen Signals nicht um.
Wenn andererseits in den Speicherzellen eines Komprimierobjekts ein Defekt existiert, werden beide Signalspannungspegel des komplementären Datenleitungspaares aus den globalen Datenleitungen DB2 und DB6 auf H-Pegel gehalten. In diesem Zustand erhält das Ausgangssignal des NOR-Gatters GT5 L-Pegel, und das Ausgangssignal des NAND-Gatters GT3 erhält H-Pegel. In diesem Zustand erhält das Ausgangssignal des NAND-Gatters 122da H- Pegel, das Ausgangssignal des NAND-Gatters 122db erhält L- Pegel, ein Ausgangssignal des Inverters 122dc erhält H-Pegel, MOS-Transistor 122de wird ausgeschaltet und MOS-Transistor 122df wird eingeschaltet. Das heißt, wenn eine fehlerhafte Speicherzelle existiert, wird der Ausgangsknoten 122dg auf H- Pegel getrieben.
Wenn in einem normalen Datenlesebetrieb das Ausgabefreigabesignal OEM aktiviert ist, erzeugen die NAND-Gatter 122da und 122db komplementäre Signale entsprechend den Signalen auf den globalen Datenleitungen DB2 und /DB2, und ein Ausgangssignal des NAND-Gatters 122db wird durch den Inverter 122dc invertiert. Daher werden an die Gates der MOS-Transistoren 122de und 122df Signale mit demselben Logikpegel übertragen. Dementsprechend wird einer der MOS-Transistoren 122de und 122df eingeschaltet, der andere wird ausgeschaltet, und der Ausgabeknoten 122dg wird entsprechend den internen Lesedaten auf einen entsprechenden Spannungspegel getrieben.
In der in Fig. 37 dargestellten Ausgabeschaltung 122d wird für gewöhnlich entsprechend dem Spannungspegel einer Ausgangsversorgungsspannung ein Aufbau wie eine Pegelumwandlungsschaltung verwendet. In Fig. 37 ist jedoch nur der funktionale Aufbau der Ausgabeschaltung 122d beispielhaft dargestellt. Der genaue Aufbau der Ausgabeschaltung 122d kann beliebig sein. Die Ausgabeschaltung 126d hat einen ähnlichen Aufbau wie die Ausgabeschaltung 122d.
Fig. 38 ist eine schematische Darstellung der Busverbindung der Vorverstärker/Schreibtreiberschaltungen PAWD2, PAWD3, PAWDX2 und PAWDX3. In Fig. 38 komprimiert die Pufferschaltung BF20 in der Vorverstärker/Schreibtreiberschaltung PAWD2 4-Bit-Daten von der Vorverstärker/Schreibtreiberschaltung PAWDX2 in 1-Bit-Daten zum Übertragen zu der globalen Datenleitung DB15. Die Pufferschaltung BF21 komprimiert 4-Bit-Daten von den Hauptdatenleitungen MIO10 bis MIO13 in 1-Bit-Daten, und die komprimierten 1- Bit-Daten werden an die globale Datenleitung DB13 ausgegeben.
In der Vorverstärker/Schreibtreiberschaltung PAWD3 komprimiert die Pufferschaltung BF32 4-Bit-Daten von den Hauptdatenleitungen MIO14 bis MIO17 zu 1-Bit-Daten und überträgt die komprimierten 1-Bit-Daten zu der globalen Datenleitung DB9. Die Pufferschaltung BF33 komprimiert 4-Bit-Daten von den Hauptdatenleitungen MIOX14 bis MIOX17 von der Vorverstärker/Schreibtreiberschaltung PAWDX3 zu 1-Bit-Daten und überträgt die komprimierten 1-Bit-Daten zu der globalen Datenleitung DB8.
Entsprechend der globalen Datenleitung DB13 ist eine Datenausgabeschaltung 133 vorgesehen, und entsprechend der globalen Datenleitung DB9 eine Datenausgabeschaltung 139. Die Datenausgabeschaltung 133 ist mit dem Datenanschluss DQ13 verbunden und die Datenausgabeschaltung 139 mit dem Datenanschluss DQ9.
In der in Fig. 38 dargestellten Anordnung treiben die Datenausgabeschaltungen 133 und 139 in der x16-Bit-Anordnung und in dem Normalbetrieb entsprechend den Signalen auf den globalen Datenleitungen DB13 und DB9 die Datenanschlüsse DQ13 und DQ9.
Andererseits komprimiert die Datenausgabeschaltung 133 in dem Mehrbittestbetrieb in der x32-Bit-Anordnung Daten auf den globalen Datenleitungen DB13 und DB9 zu 1-Bit-Daten und gibt die komprimierten 1-Bit-Daten an den Datenanschluss DQ13 aus. Im Mehrbittestbetrieb in der x32-Bit-Anordnung komprimiert die Datenausgabeschaltung 139 Daten auf den globalen Datenleitungen DB15 und DB8 zu 1-Bit-Daten und überträgt die komprimierten 1- Bit-Daten an den Datenanschluss DQ9.
Daher werden die 8-Bit-Daten auf den Hauptdatenleitungen MIO10 bis MIO17 zu 1-Bit-Daten komprimiert, die 8-Bit-Daten auf den Hauptdatenleitungen MIOX10 bis MIOX17 werden zu 1-Bit-Daten komprimiert, und die komprimierten 1-Bit-Daten werden sowohl in der x16-Bit-Anordnung als auch in der x32-Bit-Anordnung an den Datenanschluss DQ9 ausgegeben.
Fig. 39 ist eine schematische Darstellung eines Beispiels für den Aufbau der in Fig. 38 dargestellten Datenausgabeschaltung 133 und 139. In Fig. 39 beinhaltet die Datenausgabeschaltung 133: eine Komprimierschaltung 133a, die Signale auf den globalen Datenleitungen DB9 und /DB9 und Signale auf den globalen Datenleitungen DB13 und /DB13 empfängt und im Mehrbittestbetrieb einen Komprimiervorgang durchführt oder den Logikpegel einstellt; ein Übertragungsgatter 133b zum selektiven Übertragen eines Ausgangssignals der Komprimierschaltung 133a entsprechend dem Signal zum Anweisen des Lesens im Mehrbittest MBTD; ein Übertragungsgatter, das entsprechend dem Signal zum Anweisen normalen Lesens RDO selektiv leitend gemacht wird zum Übertragen des Signals auf den globalen Datenleitungen DB13 und /DB13; und eine Ausgabeschaltung 133d zum Puffern eines Signals von den Übertragungsgattern 133b oder 133c entsprechend dem Ausgabefreigabesignal OEM zur Übertragung an den Datenanschluss DQ13.
Die Komprimierschaltung 133a hat einen ähnlichen Aufbau wie die in Fig. 36 dargestellte Komprimierschaltung 122a. In der x32- Bit-Anordnung werden die Signale auf den globalen Datenleitungen DB9, /DB9, DB13 und /DB13 komprimiert, und ein Signal, das das Komprimierergebnis anzeigt, wird ausgegeben. In der x16- Bit-Anordnung stellt die Komprimierschaltung 133a den Logikpegel jedes der Signale auf den globalen Datenleitungen DB13 und /DB13 für die Ausgabe ein.
Die Datenausgabeschaltung 139 beinhaltet: eine Komprimierschaltung 139a, die Signale auf den globalen Datenleitungen DB13 und /DB13 und Signale auf den globalen Datenleitungen DB15, /DB15, DB8 und /DB8 empfängt und im Mehrbittestbetrieb einen vorherbestimmten Komprimiervorgang durchführt; ein Übertragungsgatter 139b zum Übertragen eines Ausgangssignals der Komprimierschaltung 139a entsprechend dem Signal zum Anweisen des Lesens in Mehrbitbetrieb MBTD; ein Übertragungsgatter 139c zum Übertragen eines Signals auf der globalen Datenleitung DB9 entsprechend dem Signal zum Anweisen normalen Lesens RDO und eine Ausgabeschaltung 139d, die entsprechend dem Ausgabefreigabesignal OEM aktiviert wird und bei Aktivierung ein von den Übertragungsgattern 139b oder 139c zugeführtes Signal zur Ausgabe an den Datenanschluss DQ9 puffert.
Die Komprimierschaltung 139a hat einen ähnlichen Aufbau wie die in Fig. 36 dargestellte Komprimierschaltung 126a. In der x16- Bit-Anordnung erzeugt die Komprimierschaltung 139a entsprechend den Signalen auf den globalen Datenleitungen DB9 und /DB9 ein Signal, das ein Komprimierergebnis anzeigt. In der x32-Bit- Anordnung komprimiert die Komprimierschaltung 139a die Signale, die die an die globalen Datenleitungen DB8, /DB8, DB15 und /DB15 übertragenen Komprimierergebnisse anzeigen, weiter zum Erzeugen eines Signals, das ein endgültiges Komprimierergebnis anzeigt.
Die Komprimiervorgänge der Komprimierschaltungen 133a und 139a sind dieselben wie die der in Fig. 36 dargestellten Komprimierschaltungen 122a und 126a, und daher wird ihre detaillierte Beschreibung nicht wiederholt.
Auch wenn es in Fig. 39 nicht dargestellt ist, werden den Komprimierschaltung 133a und 139a die Signale zum Anweisen des Mehrbittests MBT, MBT32 und MBT16 zum Ändern der Signalverarbeitungsinhalte in dem Mehrbittest zugeführt. Diese Signale werden entsprechend der Bitkonfiguration der Daten auf vorherbestimmte Logikpegel gesetzt, und Verarbeitungsinhalte werden entsprechend der Datenbitbreite gesetzt.
Wie in Fig. 39 dargestellt, treibt die Datenausgabeschaltung 133 in dem Mehrbittestbetrieb der x16-Bit-Anordnung den Datenanschluss DQ13 entsprechend den Signalen auf den globalen Datenleitungen DB13 und /DB13. In der x32-Bit-Anordnung treibt die Datenausgabeschaltung 133 im Mehrbittestbetrieb den Datenanschluss DQ13 entsprechend den Signalen auf den globalen Datenleitungen DB9, /DB9, DB13 und /DB13. Daher werden bei dem Mehrbittest bei der x32-Bit-Anordnung komprimierte Daten aus den 8-Bit-Daten auf den Hauptdatenleitungen MIO10 bis MI017 zu dem Datenanschluss DQ13 ausgegeben.
In der Datenausgabeschaltung 139 werden in dem Mehrbittestbetrieb der x16-Bit-Anordnung die Logikpegel der Signale auf den globalen Datenleitungen DB9 und /DB9 durch die Komprimierschaltung 139a eingestellt, ein Ergebnis des Einstellvorgangs wird von der Ausgabeschaltung 139d gepuffert zum Übertragen an den Datenanschluss DQ9.
Andererseits komprimiert die Datenausgabeschaltung 139 in der x32-Bit-Anordnung die Signale an den globalen Datenleitungen DB8, /DB8, DB15 und /DB15 durch die Komprimierschaltung 139a und treibt den Datenanschluss DQ9 entsprechend dem Ergebnis des Komprimiervorgangs. In der x32-Bit-Anordnung werden daher 8- Bit-Daten auf den Hauptdatenleitungen MIOX10 bis MIOX17 zu 1- Bit-Daten komprimiert, und die komprimierten 1-Bit-Daten werden an den Datenanschluss DQ9 ausgegeben.
Der Aufbau der Ausgabeschaltungen 136d und 139d ist ähnlich wie der der in Fig. 37 dargestellten Ausgabeschaltung 122d. Wenn daher in dem Mehrbittest eine defekte Speicherzelle existiert, wird an einen entsprechenden Ausgabeanschluss ein Signal mit L- Pegel ausgegeben. Wenn keine defekte Speicherzelle existiert, wird ein Signal mit H-Pegel ausgegeben.
Fig. 40 ist eine schematische Darstellung eines Pfads von Komprimierdaten in einer Abänderung des Komprimiervorgangs entsprechend der Erfindung. In Fig. 40 ist die globale Datenleitung DB2 mit der Pufferschaltung BF01 verbunden und die globale Datenleitung DB6 mit der Pufferschaltung BF12. Die Pufferschaltung BF21 ist mit der globalen Datenleitung DB13 verbunden und die Pufferschaltung BF32 mit der globalen Datenleitung DB9.
In der x32-Bit-Anordnung erzeugt beim Schreiben von Testdaten die Vorverstärker/Schreibtreiberschaltung PAWDX entsprechend den Daten auf den globalen Datenleitung DB2 4-Bit-Daten und überträgt die 4-Bit-Daten zu den Hauptdatenleitungen MIOX0 bis MIOX3. Die Vorverstärker/Schreibtreiberschaltung PAWDX1 expandiert Daten auf der globalen Datenleitung DB6 zum Erzeugen von 4-Bit-Daten und überträgt die 4-Bit-Daten zu den Hauptdatenleitungen MIOX4 bis MIOX7.
Die Vorverstärker/Schreibtreiberschaltung PAWDX2 expandiert 1- Bit-Daten auf der globalen Datenleitung DB13 zum Erzeugen von 4-Bit-Daten und überträgt die 4-Bit-Daten jeweils zu den Hauptdatenleitungen MIOX10 bis MIOX13. Die Vorverstärker/Schreibtreiberschaltung PAWDX3 expandiert Daten auf den globalen Datenleitungen DB9 zu 4-Bit-Daten und überträgt die 4- Bit-Daten jeweils zu den Hauptdatenleitungen MIOX14 bis MIOX17.
In dem Komprimiervorgang komprimiert die Pufferschaltung BF01 4-Bit-Daten (die über entsprechende Vorverstärker zugeführt werden) von den Hauptdatenleitungen MIO0 bis MIO3 und von der Vorverstärker/Schreibtreiberschaltung PAWDX0 zugeführte 4-Bit- Daten in 1-Bit-Daten und gibt die komprimierten 1-Bit-Daten zu der globalen Datenleitung DB2 aus. Die Pufferschaltung BF12 komprimiert 4-Bit-Daten von den Hauptdatenleitungen MIO4 bis MIO7 und 4-Bit-Daten von der Vorverstärker/Schreibtreiberschaltung PAWDX1 zu 1-Bit-Daten und überträgt die komprimierten 1-Bit-Daten zu der globalen Datenleitung DB6.
Die Pufferschaltung BF21 komprimiert 4-Bit-Daten von den Hauptdatenleitungen MIO11 bis MIO13 und 4-Bit-Daten von der Vorverstärker/Schreibtreiberschaltung PAWDX2 zum Erzeugen von 1-Bit- Daten und zum Übertragen der 1-Bit-Daten zu der globalen Datenleitung DB13.
Die Pufferschaltung BF32 komprimiert von den Hauptdatenleitungen MIO14 bis MIO17 über Vorverstärker zugeführte 4-Bit-Daten und 4-Bit-Daten von der Vorverstärker/Schreibtreiberschaltung PAWDX3 und überträgt das Komprimierergebnis an die globale Datenleitung DB9.
In dem in Fig. 40 dargestellten Aufbau werden 8-Bit-Daten zu 1- Bit-Daten komprimiert, und die jeweiligen Komprimierergebnisse werden zu den globalen Datenleitungspaaren DB2, DB6, DB13 und DB9 übertragen. Daher ist es im Fall der in Fig. 40 dargestellten Anordnung bei einem Komprimiervorgang nicht nötig, die Entsprechungsbeziehung zwischen der globalen Datenleitung und dem Datenanschluss entsprechend der Datenbitbreite zu schalten. Durch jeweiliges Durchführen von 4-Bit-Komprimierung bzw. 8- Bit-Komprimierung in der x16-Bit-Anordnung bzw. in der x32-Bit- Anordnung können die Komprimierergebnisse einfach an die selben Datenanschlüsse ausgegeben werden. Dementsprechend kann als Datenausgabeschaltung eine beliebige der in Fig. 36 und 39 dargestellten Ausgabeschaltungen verwendet werden und so kann der Aufbau der Datenausgabeschaltung vereinfacht werden.
Fig. 41 ist eine Darstellung eines Beispiels für den Aufbau der in Fig. 40 dargestellten Pufferschaltung BF01, BF12, BF21 und BF32. Da die Pufferschaltungen denselben Aufbau haben, zeigt Fig. 41 allgemein die Pufferschaltung BF.
Der Aufbau der in Fig. 41 dargestellten Pufferschaltung BF unterscheidet sich von dem der in Fig. 33 dargestellten Pufferschaltung BF in den folgenden Punkten: In der Komprimierschaltung 4a sind n-Kanal MOS-Transistoren TRA4 bis TRA7, die die Lesedatenbits PD<4> bis PD<7> von den Leseverstärkern des Komprimierobjekts (die in der Vorverstärker/Schreibtreiberschaltung PAWDX enthalten sind) empfangen und parallel zueinander zwischen den Knoten ND21a und den Masseknoten geschaltet sind. In der Komprimierschaltung 4b sind n-Kanal MOS-Transistoren TRB4 bis TRB7, die die komplementären internen Lesedatensignale /PD<4> bis /PD<7> von den entsprechenden Vorverstärkern an ihrem Gate empfangen, parallel zueinander zwischen den Knoten ND21b und dem Masseknoten geschaltet. Der restliche Aufbau der in Fig. 41 dargestellten Pufferschaltung BF ist derselbe wie der der in Fig. 33 dargestellten Pufferschaltung BF. Entsprechende Teile sind mit denselben Bezugszeichen bezeichnet und ihre detaillierte Beschreibung wird nicht wiederholt.
Zu den Gates der MOS-Transistoren TRA4 bis TRA7 und TRB4 bis TRB7 werden interne Lesedaten von entsprechenden Vorverstärker/Schreibtreiberschaltung übertragen, die der 32-Bit- Anordnung zugeordnet vorgesehen ist. Daher werden in jeder der Komprimierschaltungen 4a und 4b die Signale von 8 Bit zu einem Signal von 1 Bit komprimiert, und das erzeugte Signal von 1 Bit wird zu den globalen Datenleitungen DBk und /DBk übertragen. Der Vorgang des Nachweisens, ob eine Speicherzelle gut ist oder nicht, ist derselbe wie bei dem 4-Bit-Komprimiervorgang.
An jedem der Knoten ND21a und ND21b sind acht Transistoren parallel geschaltet. Im Datenlesebetrieb sind die Knoten ND21a und ND21b jedoch jeweils über die MOS-Transistoren 103a und 103b mit den Knoten ND20a und ND20b verbunden. Demzufolge ist die parasitäre Kapazität an jedem der Knoten ND20a und ND20b gering, so dass die Knoten ND20a und ND20b entsprechend den internen Lesedaten mit hoher Geschwindigkeit getrieben werden können.
In der x16-Bit-Anordnung wird die der x32-Bit-Anordnung zugeordnet vorgesehene Vorverstärker/Schreibtreiberschaltung PAWDX in inaktivem Zustand gehalten, und die internen Lesedaten liegen auf L-Pegel. Daher sind in der Komprimierschaltung 4 alle MOS-Transistoren TRA4 bis TRA7 in ausgeschaltetem Zustand, und in der Komprimierschaltung 4b sind alle MOS-Transistoren TRB4 bis TRB7 in ausgeschaltetem Zustand.
Auch wenn die Komprimierschaltungen 4a und 4b so aufgebaut sind, dass sie 4-Bit-Daten von den der x32-Bit-Anordnung zugeordnet vorgesehenen Vorverstärker/Schreibtreiberschaltung empfangen, wird daher auf den 4-Bit-Komprimiervorgang in der x16- Bit-Anordnung kein nachteiliger Einfluss ausgeübt.
Die logischen Produktsignale aus den internen Lesedatenbits PD<7 : 4> und /PD<7 : 4> von der der x32-Bit-Anordnung zugeordneten Vorverstärker/Schreibtreiberschaltung und dem Bitbreitenanweissignal MOD32 können jeweils den Gates der MOS-Transistoren TRA7 bis TRA4 und TRB7 bis TRB4 zugeführt werden.
In dem in Fig. 40 und 41 dargestellten Aufbau kann 4-Bit- Komprimierung an den Hauptdatenleitungen MIO0 bis MIO3 und 4- Bit-Komprimierung auf den Hauptdatenleitungen MIOX0 und MIOX3 durchgeführt werden, gefolgt von dem Komprimieren der zwei komprimierten Datenbits in 1-Bit-Daten in der Datenausgabeschaltung. Derselbe Aufbau betrifft jeden Satz von Hauptdatenleitungen MIO4 bis MIO7 und MIOX4 bis MIOX7, den Satz von Hauptdatenleitungen MIO10 bis MIO13 und MIOX10 bis MIOX13 und den Satz von MIO14 bis MIO17 und MIOX14 bis MIOX17.
In der x32-Bit-Anordnung werden bei der Invertierung von Schreibdaten invertierte Daten einem gemeinsamen Zeilenblock zugeführt. Wie in Fig. 40 dargestellt, ist es daher beim Erzeugen von 8-Bit-Daten aus 1-Bit-Daten erforderlich, den Bitwert der gesamten 8-Bit-Daten zu invertieren. Bei dem Komprimiervorgang werden daher die invertierten 8-Bit-Daten zu der Pufferschaltung BF übertragen oder nichtinvertierte 8-Bit-Daten werden zu der Pufferschaltung BF übertragen. Daher kann, auch wenn von der in Fig. 41 dargestellten Pufferschaltung 8-Bit-Daten gleichzeitig zu 1-Bit-Daten komprimiert werden, genau festgestellt werden, ob eine Speicherzelle gut ist oder nicht.
In der in Fig. 40 dargestellten Anordnung kann für den Aufbau des Schreibtreibers ein ähnlicher Aufbau wie der in Fig. 22 dargestellte Aufbau verwendet werden. Jede der Vorverstärker/Schreibtreiberschaltungen PWAD und PWADX hat Schreibtreiber von 4 Bit. Selbst wenn das Invertieren des Bitwerts auf einer 8-Bit-Basis durchgeführt wird, können daher durch Durchführen des Bitinvertierens in den Schreibtreibern, die dieselben Testdaten in dem Test unter Verwendung des in Fig. 22 dargestellten Aufbaus empfangen, invertierte Daten von 8 Bit erzeugt werden.
Auch wenn bisher eine Anordnung beschrieben wurde, in der die Datenbitbreite zwischen 16 Bit und 32 Bit geschaltet wird, ist die Datenbitbreite nicht auf 16 und 32 Bit beschränkt, sondern kann eine andere Datenbitbreite sein.
In der obigen Anordnung ist der Datenanschluss gemeinsam für Ausgabedaten und Eingabedaten vorgesehen. Ein Ausgabedatenanschluss und eine Eingabedatenanschluss kann jedoch getrennt vorgesehen sein.
Wie oben dargestellt sind gemäß der Erfindung eine erste Datenleitung, die gemeinsam bei einer ersten und zweiten Datenbitbreite verwendet wird, und eine zweite Hauptdatenleitung, die der zweiten Datenbitbreite zugeordnet ist, vorgesehen, so dass die Datenbitbreite leicht geändert werden kann. Durch Vorsehen der zweiten Hauptdatenleitung, die der zweiten Datenbitbreite zugeordnet ist, kann in dem Mehrbittestbetrieb ohne Ändern des Satzes von Hauptdatenleitung des Komprimierobjekts der Komprimiervorgang leicht durchgeführt werden. Darüber hinaus kann durch Kombinieren des Komprimierergebnisses der ersten Hauptdatenleitung und des Komprimierergebnisses der zweiten Hauptdatenleitung das Komprimierergebnis an den selben Datenanschluss ausgegeben werden.

Claims

1. Halbleiterspeichervorrichtung mit einer Datenbitbreite, die selektiv auf eine erste Bitbreite (x16) und eine zweite Bitbreite (x32), die größer als die erste Bitbreite ist, eingestellt werden kann, mit:
ersten Datenanschlüssen (DQ0-DQ15) mit der ersten Bitbreite, die sowohl in einer Betriebsart mit der ersten Bitbreite als auch in einer Betriebsart mit der zweiten Bitbreite verwendet werden;
ersten Hauptdatenleitungen (1) mit der ersten Bitbreite, die entsprechend den ersten Datenanschlüssen bereitgestellt sind, wobei eine Entsprechungsbeziehung zwischen den ersten Hauptdatenleitungen und den ersten Datenanschlüssen in der Betriebsart mit der ersten Bitbreite und in der Betriebsart mit der zweiten Bitbreite dieselbe ist;
einem oder mehreren zweiten Datenanschlüssen (DQ16-DQ31), die in der Betriebsart mit der ersten Bitbreite nicht verwendet werden, mit einer Bitbreite, die dem Unterschied zwischen der ersten und der zweiten Bitbreite entspricht; und
einer oder mehreren zweiten Hauptdatenleitungen (2), die entsprechend den zweiten Datenanschlüssen bereitgestellt sind, mit einer der Bitbreite der zweiten Datenanschlüsse entsprechenden Bitbreite.

2. Halbleiterspeichervorrichtung nach Anspruch 1, mit einer Komprimierschaltung (4)
zum Komprimieren von Daten auf den ersten Hauptdatenleitungen (1) auf eine vorherbestimmte Anzahl von Bits und zum Ausgeben der komprimierten Datenbits an erste Datenanschlüsse (DQ2, DQ6, DQ9, DQ13) in der vorherbestimmten Anzahl aus den ersten Datenanschlüssen im Testbetrieb in der Betriebsart mit der ersten Bitbreite (x16); und
zum Komprimieren von Daten auf den ersten und zweiten Hauptdatenleitungen (1, 2) auf die vorherbestimmte Anzahl von Bits und zum Ausgeben der komprimierten Daten an die ersten Datenanschlüsse in der vorherbestimmten Anzahl in der Betriebsart mit der zweiten Bitbreite (x32).

3. Halbleiterspeichervorrichtung nach Anspruch 2 mit:
globalen Datenleitungen (DB0-DB31) mit der zweiten Bitbreite, die entsprechend den ersten und zweiten Hauptdatenleitungen (1, 2) und entsprechend den ersten und zweiten Datenanschlüssen (DQ0-DQ31) bereitgestellt sind,
wobei die Komprimierschaltung (4) beinhaltet:
eine Mehrzahl von ersten Komprimierschaltungen (PAWD0-PAWD3; BF01, BF12, BF21, BF32), von denen jede entsprechend einer vorherbestimmten Anzahl von ersten Hauptdatenleitungen (1; MIOA-MIOD) bereitgestellt ist, jede zum Komprimieren von Daten auf den entsprechenden ersten Hauptdatenleitungen in Einbitdaten zum Ausgeben der komprimierten Daten an eine vorherbestimmte globale Datenleitung bei Aktivierung in den Betriebsarten mit der ersten bzw. der zweiten Bitbreite;
eine Mehrzahl von zweiten Komprimierschaltungen (PAWDX0-PAWDX3; BF00, BF13, BF20, BF33), von denen jede entsprechend der vorherbestimmten Anzahl von zweiten Hauptdatenleitungen (2; MIOX0-MIO3) bereitgestellt ist, jede zum Komprimieren von Daten auf den entsprechenden zweiten Hauptdatenleitungen zum Ausgeben der komprimierten Daten auf eine vorher zugeordnete globale Datenleitung (DBXA-DBXD), wobei die ersten und zweiten Komprimierschaltungen die entsprechenden Komprimierdaten an voneinander verschiedene globale Datenleitungen ausgeben; und
dritte Komprimierschaltungen (122, 126, 133, 139), von denen jede entsprechend einer vorgesehenen globalen Datenleitung (DB0, DB2, DB6, DB7, DB8, DB9, DB13, DB15) aus den globalen Datenleitungen bereitgestellt ist, mit denen die ersten und zweiten Komprimierschaltungen verbunden sind, jede zum Komprimieren von Ausgangsdaten der ersten und zweiten Komprimierschaltungen auf den entsprechenden globalen Datenleitungen und zum Ausgeben eines Komprimierergebnisses an einen vorherbestimmten Datenanschluss (DQ2, DQ6, DQ9, DQ13) in der Betriebsart mit der zweiten Bitbreite (x32), wobei der vorherbestimmte Datenanschluss ein Datenanschluss ist, der sowohl in der Betriebsart mit der ersten Bitbreite als auch in der Betriebsart mit der zweiten Bitbreite verwendet wird.

4. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, bei der die Komprimierschaltung (4) im Testbetrieb in der Betriebsart mit der zweiten Bitbreite (x32) Daten auf miteinander in Beziehung stehenden Datenleitungen (MIOA-MIOD, MIOXA-MIOXD) in den ersten Hauptdatenleitungen (1) und den zweiten Hauptdatenleitungen (2) miteinander komprimiert.

5. Halbleiterspeichervorrichtung nach Anspruch 2,
bei der die Komprimierschaltung (4) im Testbetrieb in der Betriebsart mit der zweiten Bitbreite (x32) beinhaltet:
eine erste Komprimierschaltung (BF01, BF12, BF21, BF32) zum Komprimieren von Daten auf den ersten Hauptdatenleitungen (MIOA-MIOD);
eine zweite Komprimierschaltung (BF00, BF13, BF20, BF33) zum Komprimieren von Daten auf den zweiten Hauptdatenleitungen (MIOXA-MIOXD); und
eine dritte Komprimierschaltung (122, 126, 133, 139) zum Komprimieren von Ausgangsdaten von miteinander in Beziehung stehenden Komprimierschaltungen aus den ersten und zweiten Komprimierschaltungen und zum Ausgeben von Daten, die ein Komprimierergebnis anzeigen, an die ersten Datenanschlüsse in der vorherbestimmten Anzahl;
und bei der in der Betriebsart mit der ersten Bitbreite (x16) das Komprimierergebnis der ersten Komprimierschaltung an den jeweiligen ersten Datenanschlüssen (DQ2, DQ6, DQ9, DQ13) in der vorherbestimmten Anzahl ausgegeben wird.

6. Halbleiterspeichervorrichtung nach Anspruch 5, bei der
die erste Komprimierschaltung (BF01, BF12, BF21, BF32) eine Mehrzahl von ersten Unterkomprimierschaltungen (BF01, BF12, BF21, BF32) beinhaltet, von denen jede entsprechend einer vorherbestimmten Anzahl von ersten Hauptdatenleitungen (MIO0-MIO3, MIO4-MIO7, MIO10-MIO13, MIO14-MIO17) aus den ersten Hauptdatenleitungen (1) bereitgestellt ist, jede zum Komprimieren von Daten auf den entsprechenden ersten Hauptdatenleitungen in Einbitdaten;
die zweite Komprimierschaltung (BF00, BF13, BF20, BF33) eine Mehrzahl von zweiten Unterkomprimierschaltungen (BF00, BF13, BF20, BF33) beinhaltet, von denen jede entsprechend einer vorherbestimmten Anzahl von zweiten Hauptdatenleitungen (MIOXA-MIOXD) bereitgestellt ist, jede zum Komprimieren von Daten auf den entsprechenden zweiten Hauptdatenleitungen in Einbitdaten;
die dritte Komprimierschaltung (122, 126, 133, 139) eine Mehrzahl von dritten Unterkomprimierschaltungen (122, 126, 133, 139) beinhaltet, von denen jede entsprechend einem vorherbestimmten Satz von ersten und zweiten Unterkomprimierschaltungen bereitgestellt ist, jede zum Komprimieren von Ausgangsdaten eines entsprechenden Satzes von ersten und zweiten Unterkomprimierschaltungen in Einbitdaten in der Betriebsart mit der zweiten Bitbreite (x32) zum Ausgeben von Daten, die ein Komprimierergebnis anzeigen, an einen zugeordneten Datenanschluss aus den ersten Datenanschlüssen (DQ2, DQ6, DQ9, DQ13) in der vorherbestimmten Anzahl;

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6 mit einer Schaltung (WDRa, WDRb) zum Invertieren und Übertragen eines extern zugeführten Testdatenbits zu einer vorherbestimmten Hauptdatenleitung aus den ersten und zweiten Hauptdatenleitungen (MIOA-MIOD, MIOXA-MIOXD)im Testbetrieb in der Betriebsart mit der zweiten Bitbreite (x32)

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 7, bei der
die Komprimierschaltung (4) eine Mehrzahl von Datenkomprimierschaltungen (BF00, BF01, BF12, BF13, BF20, BF21, BF32, BF33) beinhaltet, von denen jede entsprechend einer vorherbestimmten Anzahl von Hauptdatenleitung aus den ersten und zweiten Hauptdatenleitungen (MIOA-MIOD, MIOXA-MIOXD) bereitgestellt ist, jede zum Komprimieren und Ausgeben von Daten der entsprechenden Hauptdatenleitungen; und
jede der Datenkomprimierschaltungen (BF00, BF01, BF12, BF13, BF20, BF21, BF32, BF33) beinhaltet:
eine Mehrzahl von Lesetransistoren (TRA0-TRA3, TRB0-TRB3, TRA0-TRA7, TRB0-TRB7), die parallel zueinander zwischen einen ersten Knoten (ND21a, ND21b) und einen Referenzspannungsknoten (GND) geschaltet sind, der eine vorherbestimmte Spannung zuführt, von denen jeder selektiv leitend gemacht wird entsprechend einem Datenwert einer zugeordneten Hauptdatenleitung aus den entsprechenden Hauptdatenleitungen; und
einen Treibertransistor (103a, 103b) zum Treiben eines zweiten Knotens (ND20a, ND20b) entsprechend einer Spannung an dem ersten Knoten entsprechend einem Signal zum Anweisen der Betriebsart (RDRV) und einem Signal zum Anweisen des Testbetriebs (TMBT), das den Testbetrieb anweist, wobei an dem zweiten Knoten Daten erzeugt werden, die ein Komprimierergebnis anzeigen.

9. Halbleiterspeichervorrichtung einem der Ansprüche 1 bis 8 mit:
einer Mehrzahl von Speicherblöcken (RBK0-RBK17), jeder mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen;
einer Mehrzahl lokaler Datenleitungen (LBUU, LBUL, LBLU, LBLL, LIO0-LIO3, /LIO0/LIO3), die entsprechend der Mehrzahl von Speicherblöcken bereitgestellt sind, wobei die Anzahl der pro Speicherblock vorgesehener lokaler Datenleitungen einem gemeinsamen Teiler der ersten und zweiten Bitbreite entspricht; und
einer IO-Auswahlschaltung (5, 5ua, 5ub, 51a, 51b, 15ua, 15ub, 15la, 15lb, 25a-25c) zum selektiven Verbinden einer für einen ausgewählten Speicherblock bereitgestellten lokalen Datenleitung mit den ersten und zweiten Datenleitungen (1, 2) entsprechend einem Speicherblockauswahlsignal (BS), das den ausgewählten Speicherblock und die ausgewählte Bitbreite bezeichnet.

10. Halbleiterspeichervorrichtung nach Anspruch 9, bei der eine lokale Datenleitung (LIO, /LIO) aus den lokalen Datenleitungen von zwei benachbarten Speicherblöcken gemeinsam genutzt wird; und
die IO-Auswahlschaltung (5, 5ua, 5ub, 51a, 51b, 15ua, 15ub, 151a, 151b, 25a-25c) eine Wechselschaltung (15ua, 15ub, 15la, 15lb, 25a-25c) beinhaltet, die für einen vorherbestimmten Speicherblock (RBK03, RBK04, RBK07, RBK10, RBK13, RBK14) in der Mehrzahl von Speicherblöcken bereitgestellt ist zum Ändern der Verbindung zwischen den entsprechenden lokalen Datenleitungen und den Hauptdatenleitungen aus den ersten und zweiten Hauptdatenleitungen entsprechend dem Blockauswahlsignal (BS), wenn die Betriebsart mit der zweiten Bitbreite bezeichnet ist.

11. Halbleiterspeichervorrichtung nach Anspruch 10, bei der der vorherbestimmte Speicherblock einen ersten und zweiten Speicherblock (RBK03, RBK04, RBK13, RBK14, RBK07, RBK10) beinhaltet; und
die Wechselschaltung (15ua, 15ub, 15la, 15lb, 25a-25c) ein Schaltglied (25a, 25c) beinhaltet zum Verbinden der entsprechenden lokalen Datenleitungen mit den entsprechenden ersten Hauptdatenleitungen aus den ersten Hauptdatenleitungen (1), wenn der erste Speicherblock (RBK03, RBK13) des vorherbestimmten Speicherblocks ausgewählt ist und zum Verbinden der entsprechenden lokalen Datenleitungen mit den entsprechenden zweiten Hauptdatenleitungen aus den zweiten Hauptdatenleitungen (2), wenn der zweite Speicherblock (RBK04, RBK14) des vorherbestimmten Speicherblocks ausgewählt ist.

12. Halbleiterspeichervorrichtung nach Anspruch 9, bei der die IO-Auswahlschaltung (5) eine Schaltung (5ua, 5ub, 5la, 5lb) beinhaltet, die entsprechend einem vorherbestimmten Speicherblock (RKBi) aus der Mehrzahl von Speicherblöcken bereitgestellt ist zum Verbinden der entsprechenden lokalen Datenleitungen mit den entsprechenden gemeinsamen Hauptdatenleitungen (1a, 1b) aus den ersten Hauptdatenleitungen, wenn der vorherbestimmte Block ausgewählt wird, sowohl in der in der Betriebsart mit der ersten Bitbreite als auch in der Betriebsart mit der zweiten Bitbreite.