[go: up one dir, main page]

KR101282722B1 - 메모리 장치 및 메모리 장치의 테스트 방법 - Google Patents

메모리 장치 및 메모리 장치의 테스트 방법 Download PDF

Info

Publication number
KR101282722B1
KR101282722B1 KR1020110020930A KR20110020930A KR101282722B1 KR 101282722 B1 KR101282722 B1 KR 101282722B1 KR 1020110020930 A KR1020110020930 A KR 1020110020930A KR 20110020930 A KR20110020930 A KR 20110020930A KR 101282722 B1 KR101282722 B1 KR 101282722B1
Authority
KR
South Korea
Prior art keywords
bank
data
read command
selection information
compressed data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020110020930A
Other languages
English (en)
Other versions
KR20120102975A (ko
Inventor
이강열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110020930A priority Critical patent/KR101282722B1/ko
Priority to US13/206,180 priority patent/US8947959B2/en
Priority to TW100133653A priority patent/TWI540585B/zh
Priority to CN201110434860.2A priority patent/CN102682856B/zh
Publication of KR20120102975A publication Critical patent/KR20120102975A/ko
Application granted granted Critical
Publication of KR101282722B1 publication Critical patent/KR101282722B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명에 따른 메모리 장치는, 제1뱅크; 제2뱅크; 다수의 인터페이스 패드; 및 압축 테스트시, 상기 제1뱅크의 압축 데이터를 상기 다수의 인터페이스 패드 중 하나 이상의 인터페이스 패드를 통해 출력하고, 이후 상기 제2뱅크의 압축 데이터를 상기 하나 이상의 인터페이스 패드를 통해 출력하는 데이터 출력부를 포함한다.

Description

메모리 장치 및 메모리 장치의 테스트 방법{MEMORY DEVICE AND TEST METHOD FOR MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
공정 기술의 발달과 더불어 메모리 장치가 고집적화되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트 장비로 장시간에 걸쳐 테스트를 하게 된다.
메모리 장치의 테스트에는 시간을 단축하기 위한 압축 테스트(또는 병렬 테스트, parallel test)가 있다. 이하 압축 테스트에 대해 알아본다.
소자 테스트 기술은 신뢰성있게 테스트하는 것도 중요하지만, 수천만 개의 셀에 대해 고속으로 테스트 가능하여야 한다. 특히, 메모리 장치의 개발기간의 단축과 아울러 제품 출하까지 테스트시간의 단축 여부가 곧바로 제품 제조비용(cost)에 영향을 미치기 때문에 테스트 시간의 단축은 효율성 및 제조업체 간의 경쟁에서 매우 중요한 이슈로 작용하고 있다.
일반적으로 메모리 장치에서는, 메모리 칩(memory chip)을 생산하여 셀의 우량/불량(pass/fail) 여부를 가리고자 할 때 1개의 셀(cell)씩 테스트를 할 경우, 고집적화된 메모리 장치의 테스트 시간은 오래 걸릴 뿐만 아니라 비용의 증가를 가져온다.
따라서 테스트 시간을 줄이고자 하는 목적으로 압축 테스트모드를 사용한다. 압축 테스트는 다수의 셀에 같은 데이터를 라이트(write)한 후 리드(read)시에 배타적 오아(exclusive or) 논리 게이트를 사용하여, 다수의 셀에서 같은 데이터가 읽혀지면 '1'로서 우량 판정을 내리고, 하나라도 다른 데이터가 읽혀지면 '0'으로 불량 처리함으로써 테스트 시간을 줄인다.
이러한 병렬 테스트 시에는 한꺼번에 많은 뱅크를 동시에 활성화시켜 데이터의 리드/라이트 동작을 수행한다. 종래의 경우 여러 뱅크에서 출력된 데이터는 상술한 압축과정을 거쳐 각 뱅크별로 대응되는 인터페이스 패드(interface pad)를 거쳐 출력된다. 테스트 장비는 이러한 인터페이스 패드(interface pad)로 출력된 데이터에 응답하여 메모리 장치의 우량/불량을 가릴 수 있다.
예들 들어 하나의 칩이 8개의 뱅크를 포함하고, 이로부터 데이터를 출력하여 압축 테스트를 진행한다고 할 때 8개의 인터페이스 패드를 통해 위의 데이터가 출력된다. 만약 테스트 장비가 64개의 인터페이스 패드를 포함한다면 테스트 장비는 한번에 8개의 칩밖에 테스트할 수 없다.
즉 하나의 칩을 테스트하기 위해 하나의 칩에 포함된 뱅크의 개수(혹은 하나의 칩에서 한번에 테스트하기 위해 활성화하는 뱅크의 개수)만큼 테스트 장비의 인터페이스 패드를 사용해야한다. 따라서 한번에 많은 수의 칩을 테스트할 수 없으므로 압축 테스트 시간이 길어진다는 문제점이 있었다.
본 발명은 압축 테스트시 하나의 칩에서 데이터가 출력되는 인터페이스 패드의 개수를 줄여서 한번에 많은 수의 칩을 테스트하기 위한 메모리 장치를 제공한다.
본 발명에 따른 메모리 장치는, 제1뱅크; 제2뱅크; 다수의 인터페이스 패드; 및 압축 테스트시, 상기 제1뱅크의 압축 데이터를 상기 다수의 인터페이스 패드 중 하나 이상의 인터페이스 패드를 통해 출력하고, 이후 상기 제2뱅크의 압축 데이터를 상기 하나 이상의 인터페이스 패드를 통해 출력하는 데이터 출력부를 포함할 수 있다.
상기 데이터 출력부는, 상기 리드 명령에 응답하여 선택정보를 생성하는 선택정보 생성부; 및 상기 선택정보에 응답하여 상기 다수의 글로벌 라인 중 일부의 글로벌 라인들을 선택하고, 상기 선택된 일부의 글로벌 라인들에 실린 압축 데이터를 상기 하나 이상의 인터페이스 패드로 전달하는 라인 선택부를 포함할 수 있다.
상기 리드 명령에 응답하여 예비 선택정보를 생성하는 예비정보 생성부; 및 상기 예비 선택정보를 이용하여 상기 선택정보를 생성하는 정보 생성부를 포함할 수 있다.
또한 본 발명에 따른 메모리 장치는, 각각 하나 이상의 뱅크를 포함하는 다수의 뱅크그룹; 다수의 인터페이스 패드; 및 압축 테스트시, 한번에 상기 다수의 뱅크그룹 중 하나의 뱅크그룹의 압축 데이터를 상기 다수의 인터페이스 패드 중 하나 이상의 인터페이스 패드로 출력하되, 상기 다수의 뱅크그룹의 압축 데이터를 순차로 출력하는 데이터 출력부를 포함할 수 있다.
상기 데이터 출력부는, 상기 리드 명령에 응답하여 선택정보를 생성하는 선택정보 생성부; 및 상기 선택정보에 응답하여 상기 다수의 글로벌 라인 중 일부의 글로벌 라인들을 선택하고, 상기 선택된 글로벌 라인들에 실린 압축 데이터를 상기 하나 이상의 인터페이스 패드로 전달하는 라인 선택부를 포함할 수 있다.
또한 본 발명에 따른 메모리 장치의 테스트 방법은, 첫번째 리드 명령이 인가되는 단계; 상기 첫번째 리드 명령에 응답하여 제1뱅크 및 제2뱅크로부터 데이터가 독출되는 단계; 상기 제1뱅크 및 상기 제2뱅크로부터 독출된 데이터가 압축되는 단계; 상기 첫번째 리드 명령에 응답하여 상기 제1뱅크의 압축된 데이터가 다수의 인터페이스 패드 중 하나 이상의 인터페이스 패드로 출력되는 단계; 두번째 리드 명령이 인가되는 단계; 및 상기 두번째 리드 명령에 응답하여 상기 제2뱅크의 압축된 데이터가 상기 하나 이상의 인터페이스 패드로 출력되는 단계를 포함할 수 있다.
또한 본 발명에 따른 메모리 장치의 테스트 방법은, 리드 명령이 인가되는 단계; 상기 리드 명령에 응답하여 각각 하나 이상의 뱅크를 포함하는 다수의 뱅크그룹으로부터 데이터가 독출되는 단계; 상기 다수의 뱅크그룹으로부터 독출된 데이터가 압축되는 단계; 한번에 상기 다수의 뱅크그룹 중 하나의 뱅크그룹의 압축된 데이터를 상기 다수의 인터페이스 패드 중 하나 이상의 인터페이스 패드로 출력하되, 상기 다수의 뱅크그룹의 압축된 데이터를 순차로 출력되는 단계를 포함할 수 있다.
본 발명은 연속적으로 입력되는 리드 명령에 응답하여 다수의 뱅크 그룹 중 일부 뱅크 그룹에서 출력된 데이터씩 순차적으로 출력함으로써 제한된 수의 인터페이스 패드만을 이용하여 압축 테스트를 가능하게 한다.
따라서 하나의 칩당 압축 테스트를 위해 사용하는 인터페이스 패드의 개수 줄어들어 적으므로 한번에 많은 개수의 칩을 압축 테스트할 수 있어 압축 테스트 시간을 줄일 수 있다는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 구성도,
도 2는 도 1의 데이터 출력부(130)의 구성도,
도 3은 본 발명의 다른 일실시예에 따른 메모리 장치의 구성도,
도 4는 도 3의 데이터 출력부(350)의 구성도,
도 5는 본 발명의 다른 일시시예에 따른 데이터 출력부(350)의 일부를 나타낸 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 구성도이다.
도 1에 도시된 바와 같이, 제1뱅크(110), 제2뱅크(120), 다수의 인터페이스 패드(101, 102 및 압축 테스트시, 제1뱅크(110)의 압축 데이터를 다수의 인터페이스 패드(101, 102) 중 하나 이상의 인터페이스 패드를 통해 출력하고, 이후 제2뱅크(120)의 압축 데이터를 하나 이상의 인터페이스 패드를 통해 출력하는 데이터 출력부(130)를 포함한다.
이하에서 리드 명령(RDCMD)에 응답하여 제1, 2뱅크(110, 120)에서는 각각 16개의 데이터(도 1의 X16은 독출된 데이터가 16개임을 나타냄)가 독출되고, 압축부(C0, C1)는 뱅크별로 구비되며, 압축부(CO, C1)가 16개의 데이터를 8개의 압축 데이터(도 1의 X16은 압축된 데이터가 8개임을 나타냄)로 압축하는 경우(2:1압축)에 대해 설명한다.
메모리 장치가 일반적인 데이터 출력 동작(이하 '노멀 동작')을 하는 경우 뱅크(110, 120)에서 독출되어 다수의 인터페이스 패드(101, 102)를 통해 메모리 장치의 외부로 출력되는 데이터(압축부(C0, C1)를 거치지 않는 데이터)를 '노멀 데이터'라 한다. 또한 메모리 장치가 압축된 데이터를 이용한 테스트 동작(이하 '압축 테스트 동작')을 하는 경우 뱅크(110, 120)에 독출되어 압축부(C0, C1)에 의해 압축된 데이터를 '압축 데이터'라 한다.
도 1을 참조하여 메모리 장치의 동작에 대해 설명한다.
메모리 장치가 '노멀 동작'하는 경우 테스트 신호(PT)가 비활성화되고, '압축 테스트 동작'하는 경우 테스트 신호(PT)가 활성화된다. 이하 메모리 장치가 '노멀 동작'하는 경우와 메모리 장치가 '압축 테스트 동작'하는 경우를 나누어 설명한다. 참고로 리드 명령(RDCMD)은 보통 연속적인 데이터 출력을 위해 일정한 간격으로 연속적으로 인가된다.
(1) 메모리 장치가 '노멀 동작'하는 경우
테스트 신호(PT)가 비활성화되었을 때 뱅크 제어부(103)는 1회의 리드 명령(RDCMD)에 응답하여 '뱅크 어드레스'에 의해 지정된 1개의 뱅크에서 데이터가 독출되도록 제1, 2뱅크(110, 120)를 제어한다. 즉 '뱅크 어드레스'에 의해 지정된 1개의 뱅크만 활성화한다. 따라서 리드 명령(RDCMD)이 인가되면 제1, 2뱅크(110, 120) 중 '뱅크 어드레스'에 의해 지정된 뱅크에서 16개의 데이터가 독출된다.
1개의 뱅크에서 독출된 16개의 '노멀 데이터'는 압축부(C0, C1)를 거치지 않고 다수의 글로벌 라인(GIO<0:15>)에 실린다. 이때 16개의 '노멀 데이터'는 다수의 글로벌 라인(GIO<0:15>)에 각각 1개씩 실리게 된다. 다수의 글로벌 라인(GIO<0:15>)의 데이터는 데이터 출력부(130)로 전달되며, 데이터 출력부(130)에서 병-직렬(parallel to series) 변환을 거쳐 다수의 인터페이스 패드(101, 102)를 통해 메모리 장치의 외부로 출력된다.
이하 예를 들어 메모리 장치의 '노멀 동작'에 대해 설명한다.
테스트 신호(PT)가 비활성화된 상태에서 리드 명령(RDCMD)이 인가되고, '뱅크 어드레스'(bank address)에 의해 제1뱅크(110)가 지정되면 제1뱅크(110)가 활성화되며 제1뱅크(110)에서 16개의 데이터가 독출되어 다수의 인터페이스 패드(101, 102)를 통해 메모리 장치의 외부로 출력된다. 16개의 데이터는 '노멀 데이터'라고 표시된 경로를 통해 각각 다수의 글로벌 라인(GIO<0:15>)에 1개씩 실리게 된다.
데이터 출력부(130)에서는 GIO<0:7>에 실린 '노멀 데이터'와 GIO<8:15>에 실린 '노멀 데이터'가 각각 병-직렬 변환된다. 마지막으로 GIO<0:7>의 '노멀 데이터'는 순차로 인터페이스 패드(101)를 통해서 메모리 장치 외부로 출력되고, GIO<8:15>의 '노멀 데이터'는 순차로 인터페이스 패드(102)를 통해서 메모리 장치 외부로 출력된다.
리드 명령(RDCMD)이 인가되었을 때 '뱅크 어드레스'에 의해 제2뱅크(120)가 지정된 경우 제2뱅크(120)가 활성화되며 제2뱅크(120)에서 16개의 데이터가 독출되어 다수의 인터페이스 패드(101, 102)를 통해 메모리 장치의 외부로 출력된다. 16개의 데이터는 '노멀 데이터'라고 표시된 경로를 통해 각각 다수의 글로벌 라인(GIO<0:15>)에 1개씩 실리게 된다. 이후 제1뱅크(110)에서 독출된 16개의 데이터와 동일한 과정을 거쳐 다수의 인터페이스 패드(101, 102)를 통해 메모리 장치의 외부로 출력된다.
본 발명은 압축 테스트시 메모리 장치의 동작과 관련된 발명이므로 '노멀 동작'과는 직접적인 관련이 없으며, '노멀 동작'시 데이터가 출력되는 과정은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 잘 알고 있는 부분에 해당하므로 더 이상의 상세한 설명은 생략한다.
(2) 메모리 장치가 '압축 테스트 동작'하는 경우
테스트 신호(PT)가 활성화되었을 때 뱅크 제어부(103)는 '뱅크 어드레스'에 관계없이 1회의 리드 명령(RDCMD)에 응답하여 제1, 2뱅크(110, 120)에서 데이터가 독출되도록 뱅크(110, 120)를 제어한다. 즉 제1, 2뱅크(110, 120) 모두를 활성화한다. 따라서 리드 명령(RDCMD)이 인가되면 제1, 2뱅크(110, 120) 모두에서 각각 16개씩 총 32개의 데이터가 독출된다.
제1뱅크(110)에서 독출된 16개의 데이터는 압축부(C0)에 의해 8개의 '압축 데이터'로 압축된다. 제2뱅크(120)에서 독출된 16개의 데이터는 압축부(C1)에 의해 각각 8개의 '압축 데이터'로 압축된다. 즉 16개의 '압축 데이터'가 생성된다.
첫번째로 인가된 리드 명령(RDCMD)(이하 첫번째 리드명령(RDCMD)라 함)에 응답하여 제1뱅크(110)의 8개의 '압축 데이터'는 GIO<0:7>에 각각 1개씩 실린다. 또한 첫번째로 인가된 리드 명령(RDCMD)에 응답하여 제2뱅크의 8개의 '압축 데이터'는 GIO<8:15>에 각각 1개씩 실린다. 다수의 글로벌 라인(GIO<0:15>)에 실린 16개의 '압축 데이터'는 데이터 출력부(130)로 전달된다. 첫번째 리드 명령(RDCMD)에 응답하여 제1, 2뱅크(110,120)의 '압축 데이터'가 한번에 다수의 글로벌 라인(GIO<0:15>)으로 전달된다.
데이터 출력부(130)는 첫번째 리드 명령(RDCMD)에 응답하여 먼저 제1뱅크(110)의 '압축 데이터'를 다수의 인터페이스 패드(101, 102) 중 하나 이상의 인터페이스 패드(도 1에서는 101)를 통해 메모리 장치의 외부로 출력한다. 이어서 두번째로 인가되는 리드 명령(RDCMD)(이하 두번째 리드 명령(RDCMD)라 함)에 응답하여 제2뱅크(120)의 '압축 데이터'를 하나 이상의 인터페이스 패드(101)를 통해 메모리 장치의 외부로 출력한다. 즉 제1뱅크(110)의 '압축 데이터'와 제2뱅크(120)의 '압축 데이터'를 동일한 인터페이스 패드(101)를 통해 출력하되 출력하는 시점을 다르게 하여 연속적으로 출력한다.
이를 위해 데이터 출력부(130)는 첫번째 리드 명령(RDCMD)에 응답하여 GIO<0:7>에 실린 제1뱅크(110)의 '압축 데이터'를 인터페이스 패드(101)로 전달하고, 두번째 리드 명령(RDCMD)에 응답하여 GIO<8:15>에 실린 제2뱅크(120)의 '압축 데이터'를 인터페이스 패드(101)로 전달한다.
여기서 '압축 데이터'가 출력되는 인터페이스 패드의 개수는 설계에 따라 변경될 수 있다. 반드시 1개의 인터페이스 패드를 통해 '압축 데이터'를 출력할 필요는 없으며 다수의 인터페이스 패드 중 일부의 인터페이스 패드만을 이용하여 '압축 데이터'를 출력할 수 있다는 점이 중요하다.
종래의 경우 '압축 테스트 동작'시 2개의 뱅크를 포함하는 메모리 장치는 2개의 인터페이스 패드(101, 102)를 사용하여야 한다. '압축 데이터'가 글로벌 라인(GIO<0:15>)에 실리고 나면 반드시 '압축 데이터'가 실린 글로벌 라인(GIO<0:15>)에 대응되는 인터페이스 패드(101, 102)를 통해 출력해야하기 때문이다(예를 들어 GI0<0:7>은 101에 대응되고, GIO<8:15>는 102에 대응됨). 따라서 8개의 인터페이스 패드를 포함한 테스트 장비를 이용하여 압축 테스트를 한다면 한번에 4개의 메모리 장치밖에 테스트할 수 없었다.
그러나 본 발명의 경우 1개의 인터페이스 패드(101)만을 이용해 제1뱅크의 '압축 데이터'와 제2뱅크의 '압축 데이터'를 순서대로 출력한다. 이는 뱅크마다 '압축 데이터'가 인터페이스 패드(101)로 전달되는 시점을 분리하고, 다수의 글로벌 라인(GIO<0:15>)에 실린 '압축 데이터'를 설계에 따라 원하는 인터페이스 패드(101)로 전달할 수 있기 때문이다. 따라서 1개의 인터페이스 패드(101)만 이용하여 1개의 메모리 장치를 테스트할 수 있다. 그러므로 동일한 테스트 장비를 이용하여 동시에 8개의 메모리 장치를 테스트할 수 있다. 즉 한번에 종래보다 많은 수의 메모리 장치를 테스트할 수 있다는 장점이 있다.
일반적으로 테스트 장비와 다수의 메모리 장치를 접속/차단하는 동작에 많은 시간이 걸리므로 한번에 많은 수의 메모리 장치를 테스트할수록 위 시간을 줄일 수 있어 테스트 시간을 줄일 수 있다.
도 2는 도 1의 데이터 출력부(130)의 구성도이다.
도 2에 도시된 바와 같이, 데이터 출력부(130)는, 리드 명령(RDCMD)에 응답하여 선택정보(INF<0:1>)를 생성하는 선택정보 생성부(210) 및 선택정보(INF<0:1>)에 응답하여 다수의 글로벌 라인(GIO<0:15>) 중 일부의 글로벌 라인들을 선택하고, 선택된 일부의 글로벌 라인들에 실린 '압축 데이터'를 하나 이상의 인터페이스 패드(도 1에서는 101)로 전달하는 라인 선택부(220)를 포함한다. 또한 8개의 라인에 실려 병렬로 전달된 데이터들을 직렬로 변환하여 출력하여 인터페이스 패드(101, 102)로 전달하는 파이프 래치(P0, P1)을 포함한다.
이하 도 2를 참조하여 데이터 출력부(130)의 동작을 설명한다.
선택정보 생성부(210)는 '압축 테스트 동작'시에 사용되는 구성으로 선택정보 생성부(210)는 리드 명령(RDCMD)가 인가될 때마다 선택정보(INF<0:1>)를 생성(또는 갱신)한다. 선택정보(INF<0:1>)는 라인 선택부(220)에서 어떤 글로벌 라인들이 선택될지 결정할 때 이용되는 신호이다. 선택정보(INF<0:1>)는 리드 명령(RDCMD)이 인가될 때마다 그 값이 바뀐다.
선택정보 생성부(210)는 리드 명령(RDCMD)에 응답하여 예비 선택정보(PRE_INF)를 생성하는 예비정보 생성부(211) 및 예비 선택정보(PRE_INF)를 이용하여 선택정보(INF<0:1>)를 생성하는 정보 생성부(212)를 포함한다.
메모리 장치가 '압축 테스트 동작'을 하는 경우 도 2에서 첫번째 리드 명령(RDCMD)이 인가되었을 때와 두번째 리드 명령(RDCMD)이 인가되었을 때 선택정보(INF<0:1>)는 서로 다른 값을 가진다. 예를 들어 첫번째 리드 명령(RDCMD)이 인가되었을 때 선택정보(INF<0:1>)는 (0, 1)이고, 두번째 리드 명령(RDCMD)이 인가되었을 때 선택정보(INF<0:1>)는 (1, 0)일 수 있다.
이를 위해 예비정보 생성부(211)는 리드 명령(RDCMD)이 인가될 때마다 예비 선택정보(PRE_INF)를 논리값을 변경한다. 예비정보 생성부(211)는 리드 명령(RDCMD)을 입력으로 하고 예비 선택정보(PRE_INF)를 출력으로 하는 티플립플롭(T)을 포함할 수 있다. 이러한 경우 첫번째 리드 명령(RDCMD)인가시 논리값이 '1'인 예비 선택정보(PRE_INF)를 생성하고, 두번째 리드 명령(RDCMD)인가시 논리값이 '0'인 예비 선택정보(PRE_INF)를 생성한다. 정보 생성부(212)는 예비 선택정보(PRE_INF)의 논리값에 따라 선택정보(INF<0:1>)를 생성한다. 정보 생성부(212)는 예비 선택정보(PRE_INF)를 디코딩하여 선택정보(INF<0:1>)를 생성하는 디코더(decoder)일 수 있다.
도 2의 선택정보 생성부(210)는 하나의 예일 뿐이며 선택정보 생성부(210)는 라인 선택부(220)에서 구분하려고 하는 뱅크의 개수만큼의 서로 다른 선택정보(INF<0:1>)를 생성하되, 리드 명령(RDCMD)이 인가될 때마다 선택정보(INF<0:1>)의 값을 바꾸어 주면 된다. 도 2에서 선택정보(INF<0:1>)는 2개의 다른 값을 가지면 되므로 1비트의 디지털 신호일 수도 있다. 리셋신호(RST)는 티플립플롭(T)의 출력신호(PRE_INF)를 초기화('0'으로 초기화함)하는 신호이다.
라인 선택부(220)는 '압축 테스트 동작'시(테스트 신호(PT)가 활성화됨) 다수의 글로벌 라인(GIO<0:15>) 중 선택정보(INF<0:1>)에 의해 선택된 글로벌 라인들의 '압축 데이터'를 OUT<0:7>로 전달한다. OUT<0:7>에 실린 데이터는 파이프 래치(P0)를 거쳐 병-직렬 변환되어 인터페이스 패드(101)를 통해 메모리 장치의 외부로 출력된다.
상술한 예에서는 선택정보(INF<0:1>)가 (0, 1)인 경우(첫번째 리드 명령(RDCMD)인가시) GIO<0:7>에 실린 데이터(제1뱅크(110)의 '압축 데이터')가 OUT<0:7>로 전달되고, 선택정보(INF<0:1>)가 (1, 0)인 경우(두번째 리드 명령(RDCMD)인가시) GIO<8:15>에 실린 데이터(제2뱅크(120)의 '압축 데이터')가 OUT<0:7>)로 전달된다.
라인 선택부(220)는 '노멀 동작'시(테스트 신호(PT)가 비활성화됨) 선택정보(INF<0:1>)에 관계없이 GIO<0:7>에 실린 데이터('노멀 데이터')를 OUT<0:7>로 전달한다. 따라서 GIO<0:7>에 실린 데이터는 파이프 래치(P0)를 거쳐 인터페이스 패드(101)를 통해 출력되고, GIO<8:15>에 실린 데이터('노멀 데이터')는 파이프 래치(P1)를 거쳐 인터페이스 패드(102)를 통해 출력된다.
각 신호의 논리값 및 전달관계는 설계에 따라 달라질 수 있다. 데이터 출력부(350)의 역할은 리드 명령(RDCMD)이 인가될 때마다 다른 글로벌 라인을 선택하여 선택된 글로벌 라인에 실린 '압축 데이터'를 다수의 인터페이스 패드(101, 102) 중 하나 이상의 인터페이스 패드(101)로 전달하는 것이다. 참고로 여기서 하나 이상의 인터페이스 패드(101)는 테스트 장비로 연결될 인터페이스 패드(101)를 나타낸다.
도 3은 본 발명의 다른 일실시예에 따른 메모리 장치의 구성도이다.
도 3은 본 발명의 다른 일실시예에 따른 메모리 장치의 구성도이다. 도 3의 메모리 장치는 도 1의 메모리 장치와 동일한 원리를 사용하되 도 1보다 일반적인 실시예에 해당한다.
도 3에 도시된 바와 같이, 메모리 장치는, 각각 하나 이상의 뱅크를 포함하는 다수의 뱅크그룹(310 내지 340), 다수의 인터페이스 패드(301 내지 304) 및 압축 테스트시, 한번에 다수의 뱅크그룹(310 내지 340) 중 하나의 뱅크그룹의 압축 데이터를 다수의 인터페이스 패드(301 내지 304) 중 하나 이상의 인터페이스 패드(도 3에서는 301)로 출력하되, 다수의 뱅크그룹(310 내지 340)의 압축 데이터를 순차로 출력하는 데이터 출력부(350)를 포함한다.
도 3 및 도 4에서 각각의 뱅크그룹(310 내지 340)은 각각 1개의 뱅크를 포함한다. 따라서 310 내지 340은 각각 제1 내지 4뱅크그룹이자 제1 내지 4뱅크를 나타낸다. 뱅크그룹이란 1개 이상의 뱅크를 묶어서 나타낸 것으로 '압축 테스트 동작'시 동일 뱅크그룹에 포함된 뱅크의 '압축 데이터'는 동일한 구간에 출력된다.
이하 리드 명령(RDCMD)에 응답하여 다수의 뱅크(310 내지 340, 도 3에서 메모리 장치는 4개의 뱅크를 구비함)에서는 각각 16개의 데이터(도 3의 X16은 독출된 데이터가 16개임을 나타냄)를 독출되고, 압축부(C0 내지 C4)는 뱅크별로 구비되며, 압축부(CO 내지 C3)는 16개의 데이터를 4개의 압축 데이터(도 3의 X4는 압축된 데이터가 4개임을 나타냄)로 압축하는 경우(4:1압축)에 대해 설명한다.
메모리 장치가 일반적인 데이터 출력 동작(이하 '노멀 동작')을 하는 경우 뱅크(310 내지 340)에서 독출되어 다수의 인터페이스 패드(301 내지 304)를 통해 메모리 장치의 외부로 출력되는 데이터(압축부(C0 내지 C3)를 거치지 않음)를 '노멀 데이터'라 한다. 또한 메모리 장치가 압축된 데이터를 이용한 테스트 동작(이하 '압축 테스트 동작')을 하는 경우 뱅크(310 내지 340)에 독출되어 압축부(C0 내지 C3)에 의해 압축된 데이터를 '압축 데이터'라 한다.
도 3을 참조하여 메모리 장치의 동작에 대해 설명한다.
메모리 장치가 '노멀 동작'하는 경우 테스트 신호(PT)가 비활성화되고, '압축 테스트 동작'하는 경우 테스트 신호(PT)가 활성화된다. 이하 메모리 장치가 '노멀 동작'하는 경우와 메모리 장치가 '압축 테스트 동작'하는 경우를 나누어 설명한다. 참고로 리드 명령(RDCMD)은 보통 연속적인 데이터 출력을 위해 일정한 간격으로 연속적으로 인가된다.
(1) 메모리 장치가 '노멀 동작'하는 경우
테스트 신호(PT)가 비활성화되었을 때 뱅크 제어부(305)는 1회의 리드 명령(RDCMD)에 응답하여 '뱅크 어드레스'에 의해 지정된 1개의 뱅크에서 데이터가 독출되도록 제1 내지 4뱅크(310 내지 340)를 제어한다. 따라서 리드 명령(RDCMD)이 인가되면 제1 내지 4뱅크(310 내지 340) 중 '뱅크 어드레스'에 의해 지정된 뱅크에서 16개의 데이터가 독출된다.
1개의 뱅크에서 출력된 '노멀 데이터'는 압축부(CO 내지 C3)를 거치지 않고 다수의 글로벌 라인(GIO<0:15>)에 실린다. 이때 16개의 '노멀 데이터'는 다수의 글로벌 라인(GIO<0:15>)에 각각 1개씩 실리게 된다. 다수의 글로벌 라인(GIO<0:15>)의 데이터는 데이터 출력부(350)로 전달되며, 데이터 출력부(350)에서 병-직렬 변환을 거쳐 다수의 인터페이스 패드(301 내지 304)를 통해 메모리 장치의 외부로 출력된다.
이하 예를 들어 메모리 장치의 '노멀 동작'에 대해 설명한다.
테스트 신호(PT)가 비활성화된 상태에서 리드 명령(RDCMD)이 인가되고, '뱅크 어드레스'(bank address)에 의해 제1뱅크(310)가 지정되면 제1뱅크(310)가 활성화되며 제1뱅크(310) 16개의 데이터가 독출되어 다수의 인터페이스 패드(301 내지304)를 통해 메모리 장치의 외부로 출력된다. 16개의 데이터는 '노멀 데이터'라고 표시된 경로를 통해 각각 다수의 글로벌 라인(GIO<0:15>)에 1개씩 실리게 된다. 데이터 출력부(350)에서는 GIO<0:3>, GIO<0:7>, GIO<8:11>, GIO<12:15>에 실린 '노멀 데이터'가 각각 병-직렬 변환된다. 마지막으로 GIO<0:3>의 '노멀 데이터'는 순차로 인터페이스 패드(301)를 통해, GIO<4:7>의 '노멀 데이터'는 순차로 인터페이스 패드(302)를 통해, GIO<8:11>의 '노멀 데이터'는 순차로 인터페이스 패드(303)를 통해, GIO<12:15>의 '노멀 데이터'는 순차로 인터페이스 패드(304)를 통해 메모리 장치의 외부로 출력된다.
리드 명령(RDCMD)이 인가되었을 때 '뱅크 어드레스'에 의해 제2뱅크(320)가 지정된 경우 제2뱅크(320)가 활성화되며 제2뱅크(320)에서 16개의 데이터가 독출된다. 이러한 데이터들은 압축되지 않으므로 '노멀 데이터'에 해당하며 각각 다수의 글로벌 라인(GIO<0:15>)에 1개씩 실리게 된다. 이후 제1뱅크(310)에서 독출된 16개의 데이터와 동일한 과정을 거쳐 다수의 인터페이스 패드(301 내지 304)를 통해 메모리 장치의 외부로 출력된다. 제3, 4뱅크(330, 340)의 경우도 동일하게 동작한다.
본 발명은 압축 테스트시 메모리 장치의 동작과 관련된 발명이므로 '노멀 동작'과는 직접적인 관련이 없으며, '노멀 동작'시 데이터가 출력되는 과정은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 잘 알고 있는 부분에 해당하므로 더 이상의 상세한 설명은 생략한다.
(2) 메모리 장치가 '압축 테스트 동작'하는 경우
테스트 신호(PT)가 활성화되었을 때 뱅크 제어부(305)는 '뱅크 어드레스'에 관계없이 1회의 리드 명령(RDCMD)에 응답하여 다수의 뱅크그룹(310 내지 340)에 포함된 모든 뱅크(310 내지 340)의 데이터가 독출되도록 뱅크(310 내지 340)를 제어한다. 즉 다수의 뱅크(310 내지 340)를 모두 활성화한다. 따라서 리드 명령(RDCMD)이 인가되면 다수의 뱅크(310 내지 340) 모두에서 각각 16개씩 총 64개의 데이터가 독출된다.
다수의 뱅크(310 내지 340)에서 각각 출력된 16개의 데이터는 각 뱅크에 대응되는 압축부(C0 내지 C3)에 의해 각각 4개의 '압축 데이터'로 압축된다. 즉 16개의 '압축 데이터'가 생성된다.
첫번째 리드 명령(RDCMD)에 응답하여 제1뱅크그룹(310)의 8개의 '압축 데이터'는 GIO<0:3>에 각각 1개씩 실린다. 또한 첫번째 리드 명령(RDCMD)에 응답하여 제2 내지 4뱅크그룹(320, 330, 340) 각각의 4개의 '압축 데이터'는 각각 GIO<4:7>, GIO<8:11>, GIO<12:15>에 1개 실린다. 다수의 글로벌 라인(GIO<0:15>)에 실린 16개의 '압축 데이터'는 데이터 출력부(350)로 전달된다. 즉 첫번째 리드 명령(RDCMD)에 응답하여 모든 뱅크 그룹(310 내지 340)의 '압축 데이터'가 한번에 다수의 글로벌 라인(GIO<0:15>)으로 전달된다.
데이터 출력부(350)는 첫번째 리드 명령(RDCMD)에 응답하여 먼저 제1뱅크그룹(310)의 '압축 데이터'를 다수의 인터페이스 패드(301 내지 304) 중 하나 이상의 인터페이스 패드(301)를 통해 메모리 장치의 외부로 출력한다. 이어서 두번째, 세번째, 네번째 리드 명령(RDCMD)에 응답하여 제2뱅크그룹(320), 제3뱅크그룹(330), 제4뱅크그룹(340)의 순서대로 각 뱅크그룹의 '압축 데이터'를 하나 이상의 인터페이스 패드(301)를 통해 메모리 장치의 외부로 출력한다. 즉 제1뱅크그룹(310)의 '압축 데이터'에서부터 제4뱅크그룹(340)의 '압축 데이터'까지 순서대로 1개의 인터페이스 패드(301)를 이용하여 메모리 장치의 외부로 출력한다.
이를 위해 데이터 출력부(350)는 첫번째 리드 명령(RDCMD)에 응답하여 GIO<0:3>에 실린 제1뱅크그룹(310)의 '압축 데이터'를 인터페이스 패드(301)로 전달한다. 또한 두번째 리드 명령(RDCMD)에 응답하여 GIO<4:7>에 실린 제2뱅크그룹(320)의 '압축 데이터'를 인터페이스 패드(301)로 전달하고, 세번째 리드 명령(RDCMD)에 응답하여 GIO<8:11>)에 실린 제3뱅크그룹(330)의 '압축 데이터'를 인터페이스 패드(301)로 전달하고, 네번째 리드 명령(RDCMD)에 응답하여 GIO<12:15>에 실린 제4뱅크그룹(340)의 '압축 데이터'를 인터페이스 패드(301)로 전달한다. 참고로 세번째 리드 명령(RDCMD)과 네번째 리드 명령(RDCMD)은 각각 세번째, 네번째로 인가되는 리드 명령(RDCMD)을 나타낸다.
각각의 뱅크그룹에 포함된 뱅크의 개수는, 하나 이상의 인터페이스 패드의 개수에 대응된다. 상술한 예에서 각각의 뱅크그룹에 포함된 뱅크의 개수는 1개이므로 하나 이상의 인터페이스 패드(301)의 개수는 1개가 된다. 뱅크그룹에 포함된 뱅크의 개수가 2개인 경우 하나 이상의 인터페이스 패드의 개수는 2개가 될 수 있다. 다만 여기서 대응된다는 의미는 각각의 뱅크그룹에 포함된 뱅크의 개수와 하나 이상의 인터페이스 패드의 개수가 동일하다는 의미는 아니다. 만약 1개의 뱅크그룹에 포함된 뱅크의 '압축 데이터'를 출력하는 하나 이상의 인터페이스 패드가 2개라면 2개의 뱅크그룹에 포함된 뱅크의 '압축 데이터'를 출력하는 하나 이상의 인터페이스 패드는 4개일 수도 있으며 이외에도 다양한 대응관계를 가지는 실시예가 있을 수 있다.
상술한 예에서 4개의 뱅크가 메모리 장치를 테스트할 때 4개의 뱅크의 '압축 데이터'를 한번에 출력하기 위해서는 4개의 인터페이스 패드를 사용해야 한다. 그러나 한번에 2개의 뱅크의 '압축 데이터'를 출력하기 위해서는 2개의 인터페이스 패드를 사용하면 되고, 한번에 1개의 뱅크의 '압축 데이터'를 출력하기 위해서는 1개의 인터페이스 패드를 사용하면 된다.
도 3의 메모리 장치의 효과는 도 1의 메모리 장치의 효과와 거의 동일하다. 즉 다수의 뱅크를 하나 이상의 뱅크를 포함하는 뱅크그룹으로 묶어서, 한번에 1개의 뱅크그룹에 포함된 뱅크들의 '압축 데이터'를 출력함으로써 '압축 테스트 동작'시 필요한 인터페이스 패드의 개수를 줄일 수 있다.
참고로 상술한 바와 같이, 다수의 뱅크그룹(310 내지 340)의 '압축 데이터'는 액티브 명령(active command)이 인가된 후 첫번째 리드 명령(RDCMD)이 인가되면 일괄적으로 다수의 글로벌 라인(GIO<0:15>)에 실린다. 따라서 모든 뱅크그룹(310 내지 340)에 포함된 모든 뱅크(310 내지 340)에 대해 일괄적으로 tRDC 테스트를 수행할 수 있다. tRCD는 RAS to CAS Delay의 시간을 말하는 것으로 로우 액티브 명령(row active commad)이 인가되고 이후 컬럼 액티브 명령(column active command)이 인가되기까지의 최소의 시간을 말한다.
도 4는 도 3의 데이터 출력부(350)의 구성도이다.
도 4에 도시된 바와 같이, 데이터 출력부(350)는, 리드 명령(RDCMD)에 응답하여 선택정보(INF<0:3>)를 생성하는 선택정보 생성부(410) 및 선택정보(INF<0:3>)에 응답하여 다수의 글로벌 라인(GIO<0:15>) 중 일부의 글로벌 라인들을 선택하고, 선택된 글로벌 라인들에 실린 '압축 데이터'를 하나 이상의 인터페이스 패드(301)로 전달하는 라인 선택부(420)를 포함한다. 또한 4개의 라인에 실려 병렬로 전달된 데이터들을 직렬로 변환하여 출력하여 인터페이스 패드(301 내지 304)로 전달하는 파이프 래치(P0 내지 P3)을 포함한다.
이하 도 4를 참조하여 데이터 출력부(350)의 동작을 설명한다.
선택정보 생성부(410)는 '압축 테스트 동작'시에만 사용되는 구성으로 선택정보 생성부(410)는 리드 명령(RDCMD)가 인가될 때마다 선택정보(INF<0:3>)를 생성(또는 갱신)한다. 선택정보(INF<0:3>)는 라인 선택부(420)에서 어떤 글로벌 라인들이 선택될지 결정할 때 이용되는 신호이다. 선택정보(INF<0:3>)는 리드 명령(RDCMD)이 인가될 때마다 그 값이 바뀐다.
선택정보 생성부(210)는 리드 명령(RDCMD)에 응답하여 예비 선택정보(PRE_INF<0:1>)를 생성하는 예비정보 생성부(411) 및 예비 선택정보(PRE_INF<0:1>)를 이용하여 선택정보(INF<0:3>)를 생성하는 정보 생성부(412)를 포함한다.
메모리 장치가 '압축 테스트 동작'을 하는 경우 도 2에서 첫번째 내지 네번째 리드 명령(RDCMD)이 인가되었을 때 선택정보(INF<0:3>)는 각각 서로 다른 값을 가진다. 예를 들어 첫번째 리드 명령(RDCMD) 인가되었을 때 선택정보(INF<0:3>)는 (0, 0, 0, 1)이고, 두번째 리드 명령(RDCMD) 인가되었을 때 선택정보(INF<0:3>)는 (0, 0, 1, 0)이고, 세번째 리드 명령(RDCMD) 인가되었을 때 선택정보(INF<0:3>)는 (0, 1, 0, 0)이고, 네번째 리드 명령(RDCMD) 인가되었을 때 선택정보(INF<0:3>)는 (1, 0, 0, 0)일 수 있다.
이를 위해 예비정보 생성부(411)는 리드 명령(RDCMD)이 인가될 때마다 예비 선택정보(PRE_INF<0:1>)의 값을 변경한다. 예비정보 생성부(411)는 리드 명령(RDCMD)을 입력으로하고 PRE_INF<0>를 출력으로 하는 티플립플롭(T1)과 PRE_INF<0>을 입력으로 하고 PRE_INF<1>을 출력으로 하는 티플립플롭(T2)를 포함할 수 있다. 이러한 경우 첫번째 리드 명령(RDCMD)인가시 (0, 1)인 예비 선택정보(PRE_INF<0:1>)를 생성한다. 두번째, 세번째, 네번째 리드 명령(RDCMD)인가시 각각 (1, 0), (1, 1), (0, 0)인 예비 선택정보(PRE_INF<0:1>)를 생성한다. 정보 생성부(412)는 예비 선택정보(PRE_INF<0:1>)의 값에 따라 선택정보(INF<0:3>)를 생성한다. 정보 생성부(412)는 예비 선택정보(PRE_INF<0:1>)를 디코딩하여 선택정보(INF<0:3>)를 생성하는 디코더(decoder)일 수 있다.
도 4의 선택정보 생성부(410)는 하나의 예일 뿐이며 선택정보 생성부(410)는 라인 선택부(420)에서 구분하려고 하는 뱅크그룹의 개수만큼의 서로 다른 선택정보(INF<0:3>)를 생성하되, 리드 명령(RDCMD)이 인가될 때마다 선택정보(INF<0:3>)의 값을 바꾸어 주면 된다. 도 4에서 선택정보(INF<0:3>)는 4개의 다른 값을 가지면 되므로 2비트의 디지털 신호일 수도 있다. 리셋신호(RST)는 티플립플롭(T1, T2)의 출력신호(PRE_INF<0>, PRE_INF<1>)를 초기화('0'으로 초기화함)하는 신호이다.
라인 선택부(420)는 '압축 테스트 동작'시(테스트 신호(PT)가 활성화됨) 다수의 글로벌 라인(GIO<0:15>) 중 선택정보(INF<0:3>)에 의해 선택된 글로벌 라인들의 '압축 데이터'를 OUT<0:3>로 전달한다. OUT<0:3>에 실린 데이터는 파이프 래치(P0)를 거쳐 병-직렬 변환되어 인터페이스 패드(301)를 통해 메모리 장치의 외부로 출력된다. 상술한 예에서는 선택정보(INF<0:1>)가 (0, 0, 0, 1)인 경우(첫번째 리드 명령(RDCMD)인가시) GIO<0:3>에 실린 데이터(제1뱅크그룹(310)의 '압축 데이터')가 OUT<0:3>로 전달된다. 선택정보(INF<0:3>)가 (0, 0, 1, 0)인 경우(두번째 리드 명령(RDCMD)인가시) GIO<4:7>에 실린 데이터(제2뱅크그룹(320)의 '압축 데이터')가 OUT<0:3>로 전달된다. 선택정보(INF<0:3>)가 (0, 1, 0, 0)인 경우(세번째 리드 명령(RDCMD)인가시) GIO<8:11>에 실린 데이터(제3뱅크그룹(330)의 '압축 데이터')가 OUT<0:3>로 전달된다. 선택정보(INF<0:3>)가 (1, 0, 0, 0)인 경우(네번째 리드 명령(RDCMD)인가시) GIO<12:15>에 실린 데이터(제4뱅크그룹(340)의 '압축 데이터')가 OUT<0:3>로 전달된다.
라인 선택부(420)는 '노멀 동작'시(테스트 신호(PT)가 비활성화됨) 선택정보(INF<0:3>)에 관계없이 GIO<0:3>에 실린 데이터만 OUT<0:3>로 전달한다. 따라서 GIO<0:3>에 실린 데이터는 파이프 래치(P0)를 거쳐 인터페이스 패드(301)를 통해 출력된다. GIO<4:7>, GIO<8:11>, GIO<12:15>에 실린 데이터는 각각 파이프 래치(P1, P2, P3)를 거쳐 인터페이스 패드(302, 303, 304)를 통해 출력된다.
각 신호의 논리값 및 전달관계는 설계에 따라 달라질 수 있다. 데이터 출력부(350)의 역할은 리드 명령(RDCMD)이 인가될 때마다 다른 글로벌 라인을 선택하여 선택된 글로벌 라인에 실린 '압축 데이터'를 다수의 인터페이스 패드(301 내지 304) 중 하나 이상의 인터페이스 패드(301)로 전달하는 것이다. 참고로 여기서 하나 이상의 인터페이스 패드(301)는 테스트 장비로 연결될 인터페이스 패드를 나타낸다.
도 5는 본 발명의 다른 일시시예에 따른 데이터 출력부(350)의 일부를 나타낸 구성도이다.
도 5는 다수의 뱅크그룹이 각각 2개의 뱅크를 포함하는 경우의 데이터 출력부(350)를 도시한 것이다. 1개의 뱅크그룹이 2개의 뱅크를 포함한다는 것은 한번의 리드 명령(RDCMD)에 응답하여 2개의 뱅크의 '압축 데이터'가 출력된다는 것이다. 이때 1개의 뱅크의 '압축 데이터'는 하나 이상의 인터페이스 패드(301, 302) 중 301로 나머지 1개의 뱅크의 '압축 데이터'는 302를 통해 출력된다고 하자. 이는 설계에 따라 달라질 수 있다. 여기서 제1뱅크그룹은 제1, 2뱅크(310, 320)를 포함하고, 제2뱅크그룹은 제3, 4뱅크(330, 340)를 포함한다. 따라서 제1, 2뱅크(310, 320)의 '압축 데이터'는 동일한 구간에 출력되고, 제3, 4뱅크(330, 340)의 '압축 데이터'는 동일한 구간에 출력된다.
'압축 데이터'가 데이터 출력부(350)에 이르기 전까지의 경로의 구성 및 동작은 도 4와 동일하다. 다만 데이터 출력부(350)에서 다수의 글로벌 라인(GIO<0:15>)에 실린 데이터를 하나 이상의 인터페이스 패드(301, 302)로 전달하는 과정이 다르므로 이에 대해 설명한다.
데이터 출력부(350)는 도 2의 예비정보 생성부(212)와 도 5의 라인 선택부(420')를 포함한다. 예비정보 생성부(212) 구성 및 동작은 도 2의 설명에서 상술한바와 동일하므로 생략한다.
'라인 선택부(420)는 '압축 테스트 동작'시(테스트 신호(PT)가 활성화됨) 다수의 글로벌 라인(GIO<0:15>) 중 선택정보(INF<0:1>)에 의해 선택된 글로벌 라인들의 '압축 데이터'를 OUT<0:3> 또는 OUT<4:7>로 전달한다. OUT<0:3>에 실린 데이터는 파이프 래치(P0)에서 병-직렬 변환되어 인터페이스 패드(301)를 통해 출력되고, OUT<4:7>에 실린 데이터는 파이프 래치(P1)에서 병-직렬 변환되어 인터페이스 패드(302)를 통해 출력된다.
상술한 예에서는 첫번째 리드 명령(RDCMD)에 응답하여 GIO<0:3>에 실린 데이터(제1뱅크(310)의 '압축 데이터')를 OUT<0:3>으로 전달하고, GIO<4:7>에 실린 데이터(제2뱅크(320)의 '압축 데이터')를 OUT<4:7>으로 전달한다(선택정보(INF<0:1>가 (0, 1)인 경우). 이어서 두번째 리드 명령(RDCMD)에 응답하여 GIO<8:11>에 실린 데이터(제3뱅크(330)의 '압축 데이터')를 OUT<0:3>으로 전달하고, GIO<12:15>에 실린 데이터(제4뱅크(340)의 '압축 데이터')를 OUT<4:7>으로 전달한다(선택정보(INF<0:1>)가 (1, 0)인 경우).
이러한 과정을 통해 GIO<0:3>, GIO<8:11>에 실린 데이터는 파이프 래치(P0)를 거쳐 인터페이스 패드(301)을 통해 순차로 출력된다. 또한 GIO<4:7>, GIO<12:15>에 실린 데이터는 파이프 래치(P1)를 거쳐 인터페이스 패드(302)를 통해 순차로 출력된다. 한번의 리드 명령(RDCMD)에 응답하여 1개의 뱅크그룹에 포함된 뱅크들의 '압축 데이터'가 동일한 구간에 출력되는 것이다. 따라서 여기서는 2개의 인터페이스 패드(301, 302)에 테스트 장비에 연결된다.
'압축 테스트 동작'시 1개의 메모리 장치에서 인터페이스 패드를 많이 사용할수록 1개의 메모리 장치를 모두 테스트하는데 소요되는 시간이 감소한다. 반대로 1개의 메모리 장치에서 인터페이스 패드를 적게 사용할수록 테스트 장비를 이용하여 한번에 테스트할 수 있는 메모리 장치의 개수가 증가한다.
이하 다시 도 1 및 도 2를 다시 참조하여 본 발명에 따른 메모리 장치의 테스트 방법에 대해 설명한다.
본 발명에 따른 메모리 장치의 테스트 방법은, 첫번째 리드 명령(RDCMD)이 인가되는 단계, 첫번째 리드 명령(RDCMD)에 응답하여 제1뱅크(110) 및 제2뱅크(120)로부터 데이터가 독출되는 단계, 제1뱅크(110) 및 제2뱅크(120)로부터 출력된 데이터가 압축되는 단계, 첫번째 리드 명령(RDCMD)에 응답하여 제1뱅크(110)의 압축된 데이터가 다수의 인터페이스 패드(101, 102) 중 하나 이상의 인터페이스 패드(101)로 출력되는 단계, 두번째 리드 명령(RDCMD)이 인가되는 단계 및 두번째 리드 명령(RDCMD)에 응답하여 제2뱅크(120)의 압축된 데이터(이하 '압축 데이터')가 하나 이상의 인터페이스 패드(101)로 출력되는 단계를 포함한다.
첫번째 리드 명령(RDCMD)이 인가되면, 제1뱅크(110) 및 제2뱅크(120)의 '압축 데이터'가 다수의 글로벌 라인(GIO<0:15>)으로 전달된다.
첫번째 리드 명령(RDCMD)이 인가되면, 다수의 글로벌 라인(GIO<0:15>)에 실린 '압축 데이터' 중 제1뱅크(110)의 '압축 데이터'(GIO<0:7>의 데이터)가 병-직렬 변환되어 하나 이상의 인터페이스 패드(101)로 전달된다. 두번째 리드 명령(RDCMD)이 인가되면, 다수의 글로벌 라인(GIO<0:15>)에 실린 '압축 데이터' 중 제2뱅크(120)의 '압축 데이터'(GIO<8:15>의 데이터)가 병-직렬 변환되어 하나 이상의 인터페이스 패드(101)로 전달된다.
즉 제1뱅크(110)의 '압축 데이터'가 인터페이스 패드(101)를 통해 출력된 후 제2뱅크(120)의 '압축 데이터'가 인터페이스 패드(101)를 통해 출력된다.
이하 다시 도 3 내지 도 5를 다시 참조하여 본 발명에 따른 메모리 장치의 테스트 방법에 대해 설명한다.
본 발명에 따른 메모리 장치의 테스트 방법은, 리드 명령(RDCMD)이 인가되는 단계, 리드 명령(RDCMD)에 응답하여 각각 하나 이상의 뱅크를 포함하는 다수의 뱅크그룹으로부터 데이터가 독출되는 단계, 다수의 뱅크그룹으로부터 독출된 데이터가 압축되는 단계, 한번에 다수의 뱅크그룹 중 하나의 뱅크그룹의 압축된 데이터를 상기 다수의 인터페이스 패드 중 하나 이상의 인터페이스 패드로 출력하되, 상기 다수의 뱅크그룹의 압축된 데이터를 순차로 출력되는 단계를 포함한다. 뱅크그룹의 의미는 도 3의 설명에서 상술한 바와 동일하다.
먼저 리드 명령(RDCMD)이 인가되면, 다수의 뱅크그룹의 '압축 데이터'가 다수의 글로벌 라인(GIO<0:15>)으로 전달된다. 즉 다수의 뱅크그룹의 '압축 데이터'가 동일한 구간에 다수의 글로벌 라인(GIO<0:15>)으로 전달된다. 이하 뱅크그룹에 포함된 뱅크의 개수가 1개인 경우 및 2개인 경우에 대해 설명한다.
다수의 뱅크그룹 각각에 포함된 뱅크의 개수는, 하나의 인터페이스 패드의 개수에 대응된다. 다수의 뱅크그룹 각각에 포함된 뱅크의 개수와 하나의 인터페이스 패드의 개수가 대응된다는 의미는 도 3의 설명에서 상술한 바와 같다.
뱅크그룹이 1개의 뱅크를 포함하는 경우(이 경우 제1 내지 4뱅크그룹(310 내지 340)는 제1 내지 4뱅크와 같음)에는 리드 명령(RDCMD)이 인가될 때마다 1개의 뱅크그룹(1개의 뱅크와 동일)의 '압축 데이터'가 출력된다. 따라서 첫번째 내지 네번째 리드 명령(RDCMD)에 각각 응답하여 제1 내지 4뱅크그룹(310 내지 340)의 '압축 데이터'가 인터페이스 패드(301)를 통해 순차로 출력된다.
뱅크그룹이 2개의 뱅크글 포함하는 경우(이 경우 제1뱅크그룹은 제1, 2뱅크(310, 320)를 포함하고, 제2뱅크그룹은 제3, 4뱅크(330, 340)를 포함함) 리드 명령(RDCMD)이 인가될 때마다 1개의 뱅크그룹(2개의 뱅크)의 '압축 데이터'가 출력된다. 따라서 첫번째 리드 명령(RDCMD)에 응답하여 제1뱅크그룹(310, 320)의 '압축 데이터'가 인터페이스 패드(301, 302)로 출력되고, 두번째 리드 명령(RDCMD)에 응답하여 제2뱅크그룹(330, 340)의 '압축 데이터'가 인터페이스 패드(301, 302)로 순차로 출력된다.
인터페이스 패드별로 살펴보면 인터페이스 패드(301)를 통해 제1뱅크(310)의 '압축 데이터'와 제3뱅크(330)의 '압축 데이터'가 순차로 출력된다. 또한 인터페이스 패드(302)를 통해 제2뱅크(320)의 '압축 데이터'와 제4뱅크(340)의 '압축 데이터'가 순차로 출력된다.
본 발명에 따른 메모리 장치의 테스트 방법은 다수의 메모리 장치를 압축 테스트시 각 메모리 장치당 필요한 인터페이스 패드를 줄임으로써 1회에 보다 많은 수의 메모리 장치를 테스트할 수 있다는 장점이 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (20)

  1. 제1뱅크;
    제2뱅크;
    다수의 인터페이스 패드;
    압축 테스트시, 상기 제1뱅크의 압축 데이터를 상기 다수의 인터페이스 패드 중 하나 이상의 인터페이스 패드를 통해 출력하고, 이후 상기 제2뱅크의 압축 데이터를 상기 하나 이상의 인터페이스 패드를 통해 출력하는 데이터 출력부; 및
    상기 제1뱅크 및 상기 제2뱅크의 데이터를 상기 데이터 출력부로 전달하는 다수의 글로벌 라인을 포함하고,
    상기 데이터 출력부는,
    리드 명령에 응답하여 선택정보를 생성하는 선택정보 생성부; 및
    상기 선택정보에 응답하여 상기 다수의 글로벌 라인 중 일부의 글로벌 라인들을 선택하고, 상기 선택된 일부의 글로벌 라인들에 실린 압축 데이터를 상기 하나 이상의 인터페이스 패드로 전달하는 라인 선택부
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1뱅크의 압축 데이터는 첫번째로 인가된 상기 리드 명령에 응답하여 출력되고, 상기 제2뱅크의 압축 데이터는 두번째로 인가된 상기 리드 명령에 응답하여 출력되는 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1뱅크 및 상기 제2뱅크의 압축 데이터는,
    첫번째로 인가된 상기 리드 명령에 응답하여 다수의 글로벌 라인에 전달되는 메모리 장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 선택정보 생성부는,
    상기 선택정보를 상기 리드 명령이 인가될 때마다 갱신하는 메모리 장치.
  6. 제 2항에 있어서,
    상기 라인 선택부는,
    첫번째로 인가된 상기 리드 명령에 응답하여 생성된 상기 선택정보에 응답하여 상기 다수의 글로벌 라인 중 상기 제1뱅크의 압축 데이터가 실린 글로벌 라인들을 선택하고, 두번째로 인가된 상기 리드 명령에 응답하여 생성된 상기 선택정보에 응답하여 상기 다수의 글로벌 라인 중 상기 제2뱅크의 압축 데이터가 실린 글로벌 라인들을 선택하는 메모리 장치.
  7. 제 1항에 있어서,
    상기 선택정보 생성부는,
    상기 리드 명령에 응답하여 예비 선택정보를 생성하는 예비정보 생성부; 및
    상기 예비 선택정보를 이용하여 상기 선택정보를 생성하는 정보 생성부
    를 포함하는 메모리 장치.
  8. 제 2항에 있어서,
    상기 제1뱅크 및 상기 제2뱅크의 압축 데이터는,
    첫번째로 인가된 상기 리드 명령에 응답하여 상기 제1뱅크 및 상기 제2뱅크에서 출력된 데이터를 압축한 데이터인 메모리 장치.
  9. 각각 하나 이상의 뱅크를 포함하는 다수의 뱅크그룹;
    다수의 인터페이스 패드;
    압축 테스트시, 한번에 상기 다수의 뱅크그룹 중 하나의 뱅크그룹의 압축 데이터를 상기 다수의 인터페이스 패드 중 하나 이상의 인터페이스 패드로 출력하되, 상기 다수의 뱅크그룹의 압축 데이터를 순차로 출력하는 데이터 출력부; 및
    상기 다수의 뱅크그룹의 데이터를 상기 데이터 출력부로 전달하는 다수의 글로벌 라인을 포함하고,
    상기 데이터 출력부는,
    리드 명령에 응답하여 선택정보를 생성하는 선택정보 생성부; 및
    상기 선택정보에 응답하여 상기 다수의 글로벌 라인 중 일부의 글로벌 라인들을 선택하고, 상기 선택된 글로벌 라인들에 실린 압축 데이터를 상기 하나 이상의 인터페이스 패드로 전달하는 라인 선택부
    를 포함하는 메모리 장치.
  10. 제 9항에 있어서,
    리드 명령이 인가될 때마다 상기 다수의 뱅크그룹 중 하나의 뱅크그룹의 압축 데이터가 상기 하나 이상의 인터페이스 패드를 통해 출력되는 메모리 장치.
  11. 제 9항에 있어서,
    상기 다수의 뱅크그룹의 압축 데이터는,
    첫번째로 인가된 상기 리드 명령에 응답하여 다수의 글로벌 라인으로 전달되는 메모리 장치.
  12. 제 9항에 있어서,
    상기 다수의 뱅크그룹 각각에 포함된 뱅크의 개수는,
    상기 하나의 인터페이스 패드의 개수에 대응되는 메모리 장치.
  13. 삭제
  14. 제 12항에 있어서,
    상기 선택정보 생성부는,
    상기 선택정보를 상기 리드 명령이 인가될 때마다 갱신하는 메모리 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 리드 명령이 인가되는 단계;
    상기 리드 명령에 응답하여 각각 하나 이상의 뱅크를 포함하는 다수의 뱅크그룹으로부터 데이터가 독출되는 단계;
    상기 다수의 뱅크그룹으로부터 독출된 데이터가 압축되는 단계; 및
    한번에 상기 다수의 뱅크그룹 중 하나의 뱅크그룹의 압축된 데이터를 상기 다수의 인터페이스 패드 중 하나 이상의 인터페이스 패드로 출력하되, 상기 다수의 뱅크그룹의 압축된 데이터를 순차로 출력되는 단계를 포함하고,
    상기 다수의 뱅크그룹 각각에 포함된 뱅크의 개수는, 상기 하나의 인터페이스 패드의 개수에 대응되는 메모리 장치의 테스트 방법.
  19. 제 18항에 있어서,
    상기 리드 명령이 인가되면,
    상기 다수의 뱅크그룹의 압축된 데이터가 다수의 글로벌 라인으로 전달되는 메모리 장치의 테스트 방법.
  20. 삭제
KR1020110020930A 2011-03-09 2011-03-09 메모리 장치 및 메모리 장치의 테스트 방법 Active KR101282722B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020110020930A KR101282722B1 (ko) 2011-03-09 2011-03-09 메모리 장치 및 메모리 장치의 테스트 방법
US13/206,180 US8947959B2 (en) 2011-03-09 2011-08-09 Memory device and compressive test method for the same
TW100133653A TWI540585B (zh) 2011-03-09 2011-09-19 記憶體裝置及其測試方法
CN201110434860.2A CN102682856B (zh) 2011-03-09 2011-12-22 存储器件及其测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110020930A KR101282722B1 (ko) 2011-03-09 2011-03-09 메모리 장치 및 메모리 장치의 테스트 방법

Publications (2)

Publication Number Publication Date
KR20120102975A KR20120102975A (ko) 2012-09-19
KR101282722B1 true KR101282722B1 (ko) 2013-07-04

Family

ID=46795483

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110020930A Active KR101282722B1 (ko) 2011-03-09 2011-03-09 메모리 장치 및 메모리 장치의 테스트 방법

Country Status (4)

Country Link
US (1) US8947959B2 (ko)
KR (1) KR101282722B1 (ko)
CN (1) CN102682856B (ko)
TW (1) TWI540585B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101208960B1 (ko) * 2010-11-26 2012-12-06 에스케이하이닉스 주식회사 반도체 장치 및 이의 테스트 방법
CN105321580B (zh) * 2014-07-01 2019-03-26 华邦电子股份有限公司 宽频存储器测试装置及其存储器测试方法
KR20160039461A (ko) * 2014-10-01 2016-04-11 에스케이하이닉스 주식회사 반도체 메모리 장치
CN110307961B (zh) * 2019-07-04 2021-09-17 歌尔光学科技有限公司 光机测试方法、测试装置及计算机可读存储介质
KR20240153754A (ko) * 2023-04-17 2024-10-24 에스케이하이닉스 주식회사 병렬 압축 리드 동작을 지원하는 메모리 장치 및 이를 포함하는 메모리 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050089900A (ko) * 2004-03-06 2005-09-09 주식회사 하이닉스반도체 병렬 테스트 회로를 포함하는 메모리 장치
KR20090003641A (ko) * 2007-07-03 2009-01-12 주식회사 하이닉스반도체 고 집적 반도체 메모리 장치의 테스트를 위한 장치 및테스트 방법
KR100913968B1 (ko) 2007-12-12 2009-08-26 주식회사 하이닉스반도체 반도체 메모리 장치
KR20110002678A (ko) * 2009-07-02 2011-01-10 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 테스트방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275693A (ja) * 1993-03-20 1994-09-30 Hitachi Ltd ダイナミック型ｒａｍ
US6163863A (en) * 1998-05-22 2000-12-19 Micron Technology, Inc. Method and circuit for compressing test data in a memory device
US6976195B1 (en) * 1999-01-29 2005-12-13 Micron Technology, Inc. Method and apparatus for testing a memory device with compressed data using a single output
US6530045B1 (en) * 1999-12-03 2003-03-04 Micron Technology, Inc. Apparatus and method for testing rambus DRAMs
JP4497645B2 (ja) * 2000-04-10 2010-07-07 株式会社ルネサステクノロジ 半導体記憶装置
US6307790B1 (en) * 2000-08-30 2001-10-23 Micron Technology, Inc. Read compression in a memory
JP2003132681A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
JP2003338175A (ja) * 2002-05-20 2003-11-28 Mitsubishi Electric Corp 半導体回路装置
KR100694418B1 (ko) * 2004-11-15 2007-03-12 주식회사 하이닉스반도체 메모리 장치의 병렬 압축 테스트 회로
US7447814B1 (en) * 2005-10-14 2008-11-04 Sun Microsystems, Inc. Method and apparatus for fast loss-less memory data compression wherein data corresponds to a cache line of data in cache
US7362633B2 (en) * 2006-03-21 2008-04-22 Infineon Technologies Ag Parallel read for front end compression mode
KR20080080694A (ko) * 2007-03-02 2008-09-05 주식회사 하이닉스반도체 메모리장치의 병렬 테스트회로 및 병렬 테스트방법
KR100925368B1 (ko) * 2007-12-20 2009-11-09 주식회사 하이닉스반도체 센스앰프 전압 공급 회로 및 그의 구동 방법
KR100929830B1 (ko) * 2008-03-03 2009-12-07 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 병렬 테스트방법
KR20090114940A (ko) * 2008-04-30 2009-11-04 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법 및 압축 테스트 방법
KR100942967B1 (ko) * 2008-06-30 2010-02-17 주식회사 하이닉스반도체 반도체 메모리장치
JP6006911B2 (ja) * 2008-10-30 2016-10-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
CN101551438B (zh) * 2009-04-28 2011-03-30 钰创科技股份有限公司 芯片数据压缩测试多路复用电路与芯片测试电路
KR101039853B1 (ko) * 2009-10-30 2011-06-09 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 압축 테스트 방법
US8107307B2 (en) * 2010-02-04 2012-01-31 Elite Semiconductor Memory Technology Inc. Memory device with data paths for outputting compressed data

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050089900A (ko) * 2004-03-06 2005-09-09 주식회사 하이닉스반도체 병렬 테스트 회로를 포함하는 메모리 장치
KR20090003641A (ko) * 2007-07-03 2009-01-12 주식회사 하이닉스반도체 고 집적 반도체 메모리 장치의 테스트를 위한 장치 및테스트 방법
KR100913968B1 (ko) 2007-12-12 2009-08-26 주식회사 하이닉스반도체 반도체 메모리 장치
KR20110002678A (ko) * 2009-07-02 2011-01-10 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 테스트방법

Also Published As

Publication number Publication date
CN102682856B (zh) 2018-01-30
US8947959B2 (en) 2015-02-03
KR20120102975A (ko) 2012-09-19
CN102682856A (zh) 2012-09-19
TW201237878A (en) 2012-09-16
US20120230137A1 (en) 2012-09-13
TWI540585B (zh) 2016-07-01

Similar Documents

Publication Publication Date Title
KR101445889B1 (ko) 멀티―디바이스 시스템을 테스트하는 회로 및 방법
US8542546B2 (en) Semiconductor memory device and method for testing same
US9390815B1 (en) Semiconductor system and method for testing semiconductor device
JP2011112411A (ja) 半導体装置
KR101282722B1 (ko) 메모리 장치 및 메모리 장치의 테스트 방법
KR20150005297A (ko) 병렬 테스트 장치 및 방법
US20010028583A1 (en) Semiconductor memory device having data parallel/serial conversion function and capable of efficiently performing operational test
US9136016B2 (en) Semiconductor memory apparatus
US8867287B2 (en) Test circuit and method of semiconductor memory apparatus
KR102650099B1 (ko) 반도체 장치 및 이를 포함하는 테스트 시스템
US20120124436A1 (en) Semiconductor memory device performing parallel test operation
US9013931B2 (en) Semiconductor memory device and method for testing the same
US7802154B2 (en) Method and apparatus for generating high-frequency command and address signals for high-speed semiconductor memory device testing
JP7330825B2 (ja) 半導体装置
US10134484B2 (en) Semiconductor devices, semiconductor systems including the same, methods of testing the same
KR20120053602A (ko) 반도체 메모리 장치 및 그의 동작 방법
US20120155203A1 (en) Semiconductor memory device, method of testing the same and system of testing the same
US9941020B2 (en) Semiconductor system and method for testing semiconductor device
CN118248205B (zh) 一种内嵌式存储器的测试方法及系统
KR20120080352A (ko) 반도체 메모리 장치 및 이를 위한 병렬 테스트 검증 회로
CN112789679B (zh) 存储器装置中的选择性压缩电路系统
US8782476B2 (en) Memory and test method for memory
KR20140064025A (ko) 반도체 장치 및 이의 테스트 방법
KR20070111563A (ko) 병렬 비트 테스트 회로 및 테스트 방법
KR20120078218A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110309

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20120717

Patent event code: PE09021S01D

PG1501 Laying open of application
E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20130116

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20130620

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20130627

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20130628

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20160520

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20170526

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20180521

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20180521

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20190527

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20190527

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20200526

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20210525

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20220525

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20250527

Start annual number: 13

End annual number: 13