DE10129262A1 - Nichtflüchtiger ferroelektrischer Speicher und Verfahren zu dessen Ansteuerung - Google Patents

Abstract

Es werden ein nichtflüchtiger ferroelektrischer Speicher und ein Verfahren zum Ansteuern desselben angegeben, bei denen Lese- und Schreibvorgänge für Daten in einem Zellenarray auf gleichmäßige Weise ausgeführt werden und bei denen die Zellengröße durch Senken der Lesespannung verkleinerbar ist. DOLLAR A Das erfindungsgemäße Verfahren zum Ansteuern eines nichtflüchtigen ferroelektrischen Speichers mit einer Hauptzelle und einer Bezugszelle mit einem Transistor und einem oder mehreren ferroelektrischen Kondensatoren zwischen einer ersten Spannungsanlegeleitung (Wortleitung), einer Bitleitung und einer zweiten Spannungsanlegeleitung ist durch die folgenden Schritte gekennzeichnet: DOLLAR A - Erstmaliges Aktivieren der Wortleitung und einer Bezugswortleitung auf einen hohen Pegel während einer aktiven Periode eines Zyklus; DOLLAR A - Deaktivieren der Wortleitung und der Bezugswortleitung; DOLLAR A - Aktivieren eines Leseverstärkers, nachdem die Wortleitung deaktiviert wurde; DOLLAR A - zweites oder drittes Aktivieren der Wortleitung auf den hohen Pegel in einem Zustand, in dem der Leseverstärker in der aktiven Periode aktiviert ist; DOLLAR A - Anlegen eines hohen Pegels für ein oder mehrere Male an die zweite Spannungsanlegeleitung für Übereinstimmung mit der zweiten oder dritten aktiven Periode der Wortleitung an mindestens einem Punkt und DOLLAR A - Überführen eines Chipaktiviersignals von niedrigem auf hohen Pegel, um mit diesem einen Vorabladevorgang auszuführen.

Description

Die Erfindung betrifft einen nichtflüchtigen ferroelektri­ schen Speicher und ein Verfahren zu dessen Ansteuerung.

Im Allgemeinen weisen nichtflüchtige ferroelektrische Spei­ cher, d. h. ferroelektrische Direktzugriffsspeicher (FRAM) eine Datenverarbeitungsgeschwindigkeit auf, die der dynami­ scher Direktzugriffsspeicher (DRAM) entspricht, und sie hal­ ten Daten auch bei abgeschalteter Spannung aufrecht. Aus diesem Grund haben nichtflüchtige ferroelektrische Speicher viel Aufmerksamkeit als Speicher der nächsten Generation erhalten.

FRAMs und DRAMs sind Speicher mit ähnlichen Strukturen, je­ doch enthält ein FRAM einen ferroelektrischen Kondensator mit der Eigenschaft hoher Restpolarisation, die es erlaubt, Daten selbst bei weggenommenem elektrischem Feld aufrechtzu­ erhalten.

Fig. 1 zeigt die Hystereseschleife eines üblichen Ferroelek­ trikums. Wie dargestellt, bleiben selbst dann, wenn eine Polarisation durch ein elektrisches Feld hervorgerufen wurde und dann das elektrische Feld weggenommen wird, Daten in bestimmtem Umfang (nämlich Zuständen d und a) erhalten, ohne dass sie gelöscht werden, da eine Restpolarisation (oder spontane Polarisation) vorhanden ist. Eine nichtflüchtige ferroelektrische Speicherzelle kann dadurch als Speicherele­ ment verwendet werden, dass eine Entsprechung zwischen den Zuständen d und a einerseits und den logischen Zuständen 1 bzw. 0 andererseits hergestellt wird.

Nachfolgend wird ein nichtflüchtiger ferroelektrischer Spei­ cher der Kürze halber einfach als Speicher bezeichnet.

Nun wird unter Bezugnahme auf die Fig. 1 bis 3 ein bekannter Speicher beschrieben. Dabei zeigt Fig. 2 die Einheitszelle eines solchen.

Wie es in Fig. 2 dargestellt ist, verfügt der bekannte Spei­ cher über eine in einer Richtung ausgebildete Bitleitung B/L; eine Wortleitung W/L, die so ausgebildet ist, dass sie die Bitleitung schneidet; eine Plattenleitung P/L, die von der Wortleitung beabstandet ist und in derselben Richtung wie diese verläuft; einen Transistor T1, dessen Gate mit der Wortleitung und dessen Source mit der Bitleitung verbunden ist; und einen ferroelektrischen Kondensator FC1. Ein erster Anschluss desselben ist mit dem Drain des Transistors T1 verbunden, und sein zweiter Anschluss ist mit der Platten­ leitung P/L verbunden.

Nun wird ein Daten-Eingabe/Ausgabe-Vorgang für diesen be­ kannten Speicher anhand der Fig. 3a und 3b beschrieben, die zeitbezogene Diagramme zum Veranschaulichen des Betriebs im Schreib- bzw. Lesemodus sind.

Im Schreibmodus wird ein von außen angelegtes Chipaktivier­ signal CSBpad vom hohen in den niedrigen Zustand aktiviert. Wenn dann ein Schreibaktiviersignal WEBpad vom hohen in den niedrigen Zustand überführt wird, startet der Schreibmodus. Anschließend wird, wenn eine Adressdecodierung im Schreibmo­ dus startet, ein an eine entsprechende Wortleitung angeleg­ ter Impuls vom niedrigen in den hohen Zustand überführt, um eine Zelle auszuwählen.

An eine entsprechende Plattenleitung werden in der Periode, in der die Wortleitung auf dem hohen Zustand gehalten wird, sequenziell ein hohes Signal in einer ersten Periode und ein niedriges Signal in einer zweiten Periode angelegt. Um den logischen Wert "1" oder "0" in die ausgewählte Zelle einzu­ schreiben, wird an eine entsprechende Bitleitung ein mit dem Schreibaktiviersignal WEBpad synchronisiertes hohes oder niedriges Signal angelegt.

Anders gesagt, wird an eine Bitleitung ein hohes Signal an­ gelegt, und wenn an die Plattenleitung ein niedriges Signal in der Periode angelegt wird, in der die Wortleitung hoch liegt, wird der logische Wert "1" in den ferroelektrischen Kondensator eingeschrieben. Dagegen wird der logische Wert "0" in den ferroelektrischen Kondensator eingeschrieben, wenn ein niedriges Signal an die Bitleitung angelegt wird und das an die Plattenleitung angelegte Signal hoch ist.

Nun wird unter Bezugnahme auf Fig. 3b ein Lesevorgang für den durch den obigen Vorgang im Schreibmodus in einer Spei­ cherzelle eingespeicherten Datenwert beschrieben. Wenn das von außen angelegte Chipaktiviersignal CSBpad vom hohen in den niedrigen Zustand aktiviert wird, erhalten alle Bitlei­ tungen durch ein Ausgleichssignal EQ dasselbe Potential ent­ sprechend einer niedrigen Spannung, bevor eine entsprechende Wortleitung ausgewählt wird.

Dann wird die entsprechende Bitleitung inaktiv, und es wird eine Adresse decodiert. Für die entsprechende Wortleitung wird entsprechend der decodierten Adresse das niedrige Sig­ nal in ein hohes Signal überführt, damit die entsprechende Zelle ausgewählt wird.

An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal angelegt, um einen Datenwert zu zerstören, der dem im ferroelektrischen Speicher gespeicherten logischen Wert "1" entspricht. Wenn im ferroelektrischen Speicher der logische Wert "0" gespeichert ist, wird der entsprechende Datenwert nicht zerstört.

Der zerstörte Datenwert bzw. der nicht zerstörte Datenwert werden aufgrund der ferroelektrischen Hystereseschleife als verschiedene Werte ausgegeben, so dass ein Leseverstärker den logischen Wert "1" bzw. "0" erfassen kann. Anders ge­ sagt, wird dann, wenn der Datenwert zerstört wird, der Zu­ stand d in den Zustand f überführt, wie sie in der Hystere­ seschleife der Fig. 1 dargestellt sind. Wenn der Datenwert nicht zerstört wird, wird der Zustand a in den Zustand f überführt. So wird, wenn der Leseverstärker aktiviert wird, nachdem eine eingestellte Zeit verstrichen ist, der logische Wert "1" ausgegeben, wenn der Datenwert zerstört wird, wäh­ rend der logische Wert "0" ausgegeben wird, wenn der Daten­ wert nicht zerstört wird.

Wie oben beschrieben, wird, nachdem der Leseverstärker Daten ausgegeben hat, die Plattenleitung vom hohen in den niedri­ gen Zustand inaktiv, um den Datenwert auf den ursprünglichen Wert wiederherzustellen, wenn an die entsprechende Wortlei­ tung ein hohes Signal angelegt wird.

Das vorstehende beschriebene bekannte Verfahren zum Ansteu­ ern eines Speichers zeigt verschiedene Nachteile. Wenn die Vorgänge des Lesens und Schreibens von Daten ausgeführt wer­ den, ist es erforderlich, die aktive Wortleitung von einer aktiven Periode eines Zyklus in eine Vorabladeperiode zu aktivieren. In diesem Fall ist es schwierig, die Menge der durch die Zelle erzeugten Ladungen zu begrenzen. Aus diesem Grund ist es schwierig, Daten auf gleichmäßige Weise in ein gesamtes Zellenfeld einzuschreiben oder aus ihm zu lesen. Außerdem tritt, da der Leseverstärker aktiviert wird, wenn die Wortleitung auf dem hohen Pegel aktiviert ist, zwischen der Haupt-Zellenbitleitung und der Bezugs-Zellenbitleitung ein Kapazitätsunterschied auf. Aus diesem Grund zeigt der bekannte Speicher Grenzen hinsichtlich der Verringerung der Zellgröße, da die Lesespannung fällt.

Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüch­ tigen ferroelektrischen Speicher und ein Verfahren zu dessen Ansteuerung anzugeben, bei denen Vorgänge zum Lesen und Schreiben von Daten für ein gesamtes Zellenfeld gleichmäßig ausgeführt werden.

Es ist eine andere Aufgabe der Erfindung, einen nichtflüch­ tigen ferroelektrischen Speicher und ein Verfahren zu dessen Ansteuerung anzugeben, bei denen die Größe einer Zelle bei sinkender Lesespannung verkleinert ist.

Es ist eine andere Aufgabe der Erfindung, einen nichtflüch­ tigen ferroelektrischen Speicher und ein Verfahren zu dessen Ansteuerung anzugeben, bei denen Schreib- und Wiederher­ stellvorgänge selbst bei niedriger Spannung stabil ausge­ führt werden.

Diese Aufgaben sind hinsichtlich des Speichers durch die Lehre des beigefügten Anspruchs 1 und hinsichtlich des An­ steuerungsverfahrens durch die Lehren der beigefügten unab­ hängigen Ansprüche 10, 18, 26 und 33 gelöst.

Zusätzliche Vorteile, Aufgaben und Merkmale der Erfindung werden in der folgenden Beschreibung dargelegt, und sie wer­ den dem Fachmann teilweise beim Studium des Folgenden oder beim Realisieren der Erfindung erkennbar. Die Aufgaben und Vorteile der Erfindung können so realisiert werden, wie es speziell in den beigefügten Ansprüchen dargelegt ist.

Die Erfindung wird nun unter Bezugnahme auf die folgenden Zeichnungen, in denen gleiche Bezugszahlen gleiche Elemente kennzeichnen, im Einzelnen beschrieben.

Fig. 1 zeigt die Hystereseschleife eines üblichen Ferroelek­ trikums;

Fig. 2 ist eine schematische Darstellung einer Einheitszelle eines bekannten Speichers;

Fig. 3a ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs des bekannten Speichers im Schreibmodus;

Fig. 3b ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs des bekannten Speichers im Lesemodus;

Fig. 4 ist eine schematische Darstellung eines Zellenfeld­ blocks eines Speichers gemäß einem ersten Ausführungsbei­ spiel der Erfindung;

Fig. 5 ist eine schematische Darstellung einer Hauptzelle in Fig. 4;

Fig. 6 ist eine schematische Darstellung einer Bezugszelle eines Speichers gemäß einem Ausführungsbeispiel der Erfin­ dung;

Fig. 7 ist ein Schaltbild eines Spaltenselektors eines Spei­ chers gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 8 ist eine schematische Darstellung eines Leseverstär­ kers eines Speichers gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 9a ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs in einem Schreibmodus gemäß dem ersten Ausfüh­ rungsbeispiel der Erfindung für den Speicher der Fig. 4;

Fig. 9b ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs in einem Lesemodus gemäß dem ersten Ausfüh­ rungsbeispiel der Erfindung für den Speicher der Fig. 4;

Fig. 10a ist eine schematische Darstellung eines Speichers gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 10b ist eine schematische Darstellung einer Hauptzelle in Fig. 10a;

Fig. 11a ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs in einem Schreibmodus gemäß dem zweiten Ausfüh­ rungsbeispiel der Erfindung für den Speicher der Fig. 10a;

Fig. 11b ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs in einem Lesemodus gemäß dem zweiten Ausfüh­ rungsbeispiel der Erfindung für den Speicher der Fig. 10a;

Fig. 12a ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs in einem Schreibmodus gemäß dem dritten Ausfüh­ rungsbeispiel der Erfindung für den Speicher der Fig. 10a;

Fig. 12b ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs in einem Lesemodus gemäß dem dritten Ausfüh­ rungsbeispiel der Erfindung für den Speicher der Fig. 10a; und

Fig. 13 ist eine schematische Darstellung eines Spannungser­ höhungsgenerators zum Erzeugen einer angehobenen Spannung während des Ansteuerungsvorgangs beim dritten Ausführungs­ beispiel der Erfindung.

Gemäß den Fig. 4 und 5 verfügt ein Zellenarrayblock über mehrere Unterzellenarrays. Zwischen einem oberen und einem unteren Unterzellenarray sub_T und sub_B, die einander be­ nachbart sind, ist ein Leseverstärker S/A ausgebildet. Jedes Unterzellenarray enthält Bitleitungen Top_B/L und Bot_B/L, mehrere mit diesen verbundene Hauptzellen MC und eine mit diesen verbundene Bezugszelle RC sowie einen Spaltenselektor CS.

Auf die Bezugszelle RC innerhalb des über dem Leseverstärker S/A ausgebildeten Unterzellenarrays sub_T wird gleichzeitig dann zugegriffen, wenn auf die Hauptzelle MC innerhalb des Unterzellenarrays sub_B zugegriffen wird. Dagegen wird auf die Bezugszelle RC innerhalb des unter dem Leseverstärker S/A ausgebildeten Unterzellenarrays sub_B gleichzeitig dann zugegriffen, wenn auf die Hauptzelle MC innerhalb des Unter­ zellenarrays sub_T zugegriffen wird.

Der Spaltenselektor CS aktiviert eine entsprechende Bitlei­ tung unter Verwendung einer Y(Spalten)-Adresse auf selektive Weise. Wenn sich der Spaltenselektor CS auf hohem Pegel be­ findet, wird die entsprechende Spaltenbitleitung mit einem Datenbus verbunden, um eine Datenübertragung zu ermöglichen.

Die Hauptzelle MC ist so aufgebaut, wie es in Fig. 5 darge­ stellt ist, nämlich auf dieselbe Weise, wie die in Fig. 2 dargestellte Hauptzelle. D. h., dass, wie es in Fig. 5 darge­ stellt ist, eine Bitleitung B/L in einer Richtung verläuft und eine Wortleitung W/L die Bitleitung schneidend verläuft. Eine Plattenleitung P/L ist von der Wortleitung W/L beab­ standet und verläuft in derselben Richtung wie diese. Das Gate eines Transistors T ist mit der Wortleitung W/L verbun­ den, und seine Source ist mit der Bitleitung B/L verbunden. Ein ferroelektrischer Kondensator FC ist auf solche Weise ausgebildet, dass sein erster Anschluss mit dem Drain des Transistors T verbunden ist und sein zweiter Anschluss mit der Plattenleitung P/L verbunden ist.

Die Bezugszelle ist so aufgebaut, wie es in Fig. 6 darge­ stellt ist. Dabei ist Fig. 6 eine detaillierte schematische Darstellung einer Bezugszelle eines Speichers gemäß einem Ausführungsbeispiel der Erfindung. Wie dargestellt, verfügt diese Bezugszelle über eine in einer Richtung ausgebildete Bitleitung B/L; eine die Bitleitung schneidende Bezugswort­ leitung REF_W/L; einen Schaltblock 51; einen Pegelinitiali­ sierblock 52; sowie mehrere ferroelektrische Kondensatoren FC1, FC2, . . ., FCn. Der Schaltblock 51 wird durch ein Signal auf der Bezugswortleitung gesteuert, um selektiv eine in den ferroelektrischen Kondensatoren gespeicherte Bezugsspannung an die Bitleitung zu übertragen. Der Pegelinitialisierblock 52 initialisiert auf selektive Weise den Pegel an einem Ein­ gangsanschluss des mit den ferroelektrischen Kondensatoren verbundenen Schaltblocks 51. Die ferroelektrischen Kondensa­ toren sind parallel mit diesem Eingangsanschluss verbunden.

Der Schaltblock 51 verfügt über einen NMOS-Transistor (nach­ folgend "erster Transistor") T1, dessen Gate mit der Bezugs­ wortleitung REF_W/L verbunden ist, einen mit der Bitleitung B/L verbundenen Drain und eine mit einem Speicherknoten SN verbundene Source.

Der Pegelinitialisierblock 52 wird durch ein Bezugszelle-Aus­ gleichssteuersignal REF_EQ gesteuert, das ein Steuersig­ nal zum Initialisieren des Speicherknotens SN der Bezugszel­ le ist. Auch verfügt der Pegelinitialisierblock 52 über ei­ nen NMOS-Transistor (nachfolgend als "zweiter Transistor" bezeichnet) T2, der zwischen die Source des ersten Transis­ tors T1 und einen Masseanschluss Vss geschaltet ist.

Die Anzahl der ferroelektrischen Kondensatoren FC1, FC2, . . ., FCn hängt von der Kapazität der Bezugszelle ab. D. h., dass die Anzahl der ferroelektrischen Kondensatoren abhängig von der Kapazität der Bezugszelle frei eingestellt werden kann.

Der Speicherknoten SN ist mit ersten Anschlüssen dieser fer­ roelektrischen Kondensatoren FC1, FC2, . . ., FCn auf paralle­ le Weise verbunden.

Das Bezugszelle-Ausgleichssteuersignal REF_EQ initialisiert den Speicherknoten auf den Massepegel. D. h., dass dann, wenn sich dieses Signal auf hohem Pegel befindet, der zweite Transistor T2 eingeschaltet wird, um den Speicherknoten auf dem Massepegel zu halten.

Nun wird ein Betriebsablauf für diese Bezugszelle beschrie­ ben. Qs und Qns in der Hystereseschleife der Fig. 1 bezeich­ nen Schaltladungen bzw. Nichtschaltladungen des ferroelek­ trischen Kondensators. Die Bezugszelle bei der Erfindung beruht auf Qns. D. h., dass die Bezugswortleitung REF_W/L innerhalb des Betriebszyklus gemeinsam mit der Bezugsplat­ tenleitung REF_P/L auf den hohen Pegel gebracht wird. Demge­ mäß werden Ladungen entsprechend der Größe Qns x ferroelek­ trischer Kondensator an die Bitleitung B/L geliefert. Dabei wird die Bezugswortleitung REF_W/L auf den niedrigen Pegel gebracht, bevor der Leseverstärker betrieben wird, damit die Bezugszelle nicht durch die Spannung der Bitleitung beein­ flusst wird. Indessen wird die Bezugsplattenleitung auf dem hohen Pegel gehalten, aber auf den niedrigen Pegel gebracht, wenn sich die Bezugswortleitung ausreichend stabilisiert hat.

Wie oben beschrieben, ist während einer Vorabladeperiode kein gesonderter Wiederherstellvorgang erforderlich, da kei­ ne Nichtschaltladungen Qns verwendet werden. Demgemäß ist für die Bezugswortleitung kein hoher Pegel mehr erforder­ lich.

Da der Bezugspegel durch den Anfangspegel des Speicherkno­ tens beeinflusst wird, wird der zweite Transistor T2 in Fig. 6 dazu verwendet, den Speicherknoten zu stabilisieren, und das Bezugszelle-Ausgleichssteuersignal REF_EQ wird dazu ver­ wendet, den Speicherknoten auf den Massepegel zu initiali­ sieren. Da der Anfangspegel des Speicherknotens so auf dem Massepegel gehalten wird, kann der Bezugspegel stabilisiert werden.

Nun wird der Spaltenselektor unter Bezugnahme auf Fig. 7 beschrieben.

Wie es in Fig. 7 dargestellt ist, weist der Spaltenselektor, um Daten auf einem Datenbus io<m< (wobei m eine ganze Zu­ fallszahl im Bereich 0 ≦ m ≦ 7 ist) an eine Bitleitung B1<x< oder B1<x+1< (wobei x eine ganze Zufallszahl im Bereich 0 ≦ x ≦ 14 ist) zu übertragen, zwei NMOS-Transistoren auf, die einen Schaltvorgang dadurch ausführen, dass sie ein erstes und zweites Ausgangssignal YSEL<n< und YSEL<n+1< eines Spal­ tendecodierers empfangen.

Der gesamte Spaltenselektor wird durch Wiederholen dieser Konfiguration aufgebaut.

Dabei ist der durch das erste Ausgangssignal YSEL<n< gesteu­ erte NMOS-Transistor in der ersten (oder ungeradzahligen) Bitleitungseinheit angeordnet, während der durch das zweite Ausgangssignal YSEL<n+1< gesteuerte NMOS-Transistor in der zweiten (oder geradzahligen) Bitleitungseinheit angeordnet ist. So sind die NMOS-Transistoren abwechselnd einzeln pro Bitleitung angeordnet.

Nachfolgend wird der Leseverstärker S/A unter Bezugnahme auf Fig. 8 beschrieben.

Wie es in Fig. 8 dargestellt ist, verfügt der Leseverstärker S/A über einen ersten und einen zweiten NMOS-Transistor, die dadurch betrieben werden, dass sie ein Signal SEP und ein Signal SEN empfangen, und zwei CMOS-Latchtransistoren (wobei ein PMOS- und ein NMOS-Transistor seriell miteinander ver­ bunden sind), die parallel zwischen den ersten und zweiten NMOS-Transistor geschaltet sind. Die Bitleitungen Top_B/L und Bot_B/L sind mit den Ausgangsanschlüssen der jeweiligen CMOS-Transistoren verbunden. Zwischen den Bitleitungen Top_B/L und Bot_B/L sowie zwischen diesen und der Massespan­ nung ist jeweils ein NMOS-Transistor ausgebildet, der so wirkt, dass er die Pegel dieser Bitleitungen durch Empfangen des Signals EQ ausgleicht.

Wie oben beschrieben, ist der Leseverstärker vom Latchtyp, und die Bitleitungen Top_B/L und Bot_B/L werden durch das Signal EQ auf den niedrigen Pegel ausgeglichen.

Das Signal SEN ist ein Leseverstärker-Aktiviersignal, und das Signal SEP ist ein solches, dessen Phase entgegengesetzt zu der des Signals SEN ist. Wenn die Daten der Hauptzelle und der Bezugszelle ausreichend an die Bitleitungen übertra­ gen sind, wird das Signal SEN auf den hohen Pegel aktiviert, während gleichzeitig das Signal SEP auf den niedrigen Pegel aktiviert wird, damit ein Lesevorgang startet.

Nun wird ein Verfahren zum Ansteuern dieses Speichers gemäß dem ersten Ausführungsbeispiel anhand der Fig. 9a und 9b beschrieben.

Ein Zyklus von Schreib- und Lesevorgängen verfügt über eine aktive und eine Vorabladeperiode. D. h., dass ein Zyklus auf solche Weise ausgeführt wird, dass das Chipaktiviersignal CSBpad auf den niedrigen Pegel gebracht wird, um die aktive Periode zu starten, und dann die Vorabladeperiode abläuft. Während der aktiven Periode innerhalb eines Zyklus wird eine Wortleitung zwei oder mehrere Male auf den hohen Pegel akti­ viert. Nachdem die Wortleitung vom hohen auf den niedrigen Pegel gebracht wurde (d. h., nachdem sie deaktiviert wurde), wird der Leseverstärker aktiviert, damit Lese- und Schreib­ vorgänge für eine Speicherzelle ausgeführt werden können. Wenn der hohe Pegel zweimal an die Wortleitung geliefert wird, wird der erste hohe Pegel dazu verwendet, den Daten­ wert der Zelle zu lesen, und der zweite oder spätere Pegel wird dazu verwendet, den Datenwert der Zelle wiederherzu­ stellen oder einen neuen Datenwert einzuschreiben.

Es wird darauf hingewiesen, dass die Betriebssignalverläufe für den Schreib- und den Lesemodus in den Fig. 9a und 9b gleich sind. Jedoch wird in Fig. 9a ein externer Datenwert zwangsweise über eine Dateneingangs-Kontaktstelle (Kontakt­ stelle Din) in die Bitleitung eingegeben, wenn mittels des Schreibaktiviersignals WEBpad ein Schreibvorgang ausgeführt wird. In Fig. 9b wird der Datenwert vom Leseverstärker an eine externe Daten-Eingabe/Ausgabe-Kontaktstelle (Kontakts­ telle Din/out) übertragen.

Nun werden Schreib- und Lesevorgänge für Daten gemäß dem ersten Ausführungsbeispiel der Erfindung unter Bezugnahme auf die Signalverläufe in den Fig. 9a und 9b beschrieben. Bei diesem ersten Ausführungsbeispiel wird die Plattenlei­ tung einmal auf den hohen Pegel gebracht, während die Wort­ leitung zweimal auf diesen aktiviert wird.

Wie es in den Fig. 9a und 9b dargestellt ist, wird das ex­ terne Chipaktiviersignal CSBpad während einer Periode A vom hohen auf den niedrigen Pegel gebracht, damit die aktive Periode des Chips startet. Gleichzeitig befindet sich das Schreibaktiviersignal WEBpad auf dem niedrigen Pegel. Dabei wird die Bezugswortleitung REF_W/L auf dem niedrigen Pegel gehalten, und die Bezugsplattenleitung REF_P/L wird vom ho­ hen auf den niedrigen Pegel gebracht. Anschließend werden, wenn ein Adressendecodiervorgang startet, die entsprechende Wortleitung W/L, die entsprechende Plattenleitung P/L, die entsprechende Bezugswortleitung REF_W/L und die entsprechen­ de Bezugsplattenleitung REF_P/L während einer Periode B auf den hohen Pegel aktiviert. So werden der Datenwert in der Hauptzelle und der Datenwert in der Bezugszelle an ihre je­ weilige Bitleitung übertragen.

Es wird darauf hingewiesen, dass die Bitleitung, an die der Datenwert der Hauptzelle übertragen wird, nicht dieselbe wie die Bitleitung ist, an die der Datenwert der Bezugszelle übertragen wird. D. h., dass, wie oben beschrieben, innerhalb der Unterzellenarrays die Hauptzelle im Unterzellenarray über dem Leseverstärker gemeinsam mit der Bezugszelle im Unterzellenarray unter demselben betrieben wird. Demgemäß wird der Datenwert aus der Hauptzelle an die Bitleitung in­ nerhalb des oberen Unterzellenarrays übertragen, während der Datenwert aus der Bezugszelle an die Bitleitung innerhalb des unteren Unterzellenarrays übertragen wird.

Wenn der Datenwert aus der Hauptzelle und derjenige aus der Bezugszelle ausreichend an ihre entsprechende Wortleitung übertragen sind, werden die Wortleitung W/L und die Bezugs­ wortleitung REF_W/L am Ende der Periode B auf den niedrigen Pegel gebracht, damit die Bitleitung B/L von der Zelle ge­ trennt wird. Daher kann ein Laden der Bitleitung aufgrund der unterschiedlichen Kondensatorgrößen hinsichtlich einer Hauptzelle und einer Bezugszelle beseitigt werden. Dies ver­ bessert die Lesetoleranz für den Leseverstärker.

Die Wortleitung W/L und die Bezugswortleitung REF_W/L werden während einer Periode C auf den niedrigen Pegel gebracht, und das Aktiviersignal SEN für den Leseverstärker wird wäh­ rend einer Periode D auf den hohen Pegel aktiviert. So wird der Datenwert auf der Bitleitung verstärkt.

Die Plattenleitung P/L wird von der Periode B bis zu einer Periode F auf dem hohen Pegel gehalten, während die Wortlei­ tung vom ersten auf den zweiten hohen Pegel gebracht wird und dann auf den niedrigen Pegel überführt wird. Die Bezugs­ plattenleitung REF_P/L wird nach der Periode B dauernd auf dem hohen Pegel gehalten, d. h., dass sie nur während der Periode A auf den niedrigen Pegel gebracht wird. Schließlich werden, wenn die ersten Impulse für die Wortleitung W/L und die Bezugswortleitung REF_W/L vom hohen auf den niedrigen Pegel gebracht werden, die Plattenleitung P/L und die Be­ zugsplattenleitung REF_P/L hinsichtlich des Pegels nicht geändert. Demgemäß kann ein störendes Übersprechungssignal vermieden werden, wie es bei gleichzeitigen Übergängen auf­ treten könnte.

Danach wird, wenn sich der Verstärkungsvorgang des Lesever­ stärkers stabilisiert hat, der Spaltenselektor C/S während einer Periode E auf den hohen Pegel aktiviert, damit der Datenwert der Bitleitung B/L durch den auf dem Datenbus er­ setzt wird. D. h., dass der Datenwert auf dem Datenbus zwangsweise an die Bitleitung übertragen wird.

Das Bitleitungs-Ausgleichssignal EQ und das Bezugsbitlei­ tungs-Ausgleichssignal REF_EQ werden in einer Periode, in der die Wortleitung und die Bezugswortleitung auf den hohen Pegel gebracht sind, auf den niedrigen Pegel überführt. Auch hält die Bitleitung dauernd den verstärkten oder neu pro­ grammierten Datenwert, da der Leseverstärker dauernd akti­ viert ist, wenn ein zweiter hoher Impuls auf der Wortleitung während Perioden F und G der aktiven Periode auf den hohen Pegel gebracht ist. Demgemäß wird ein Datenwert mit dem lo­ gischen Wert "1" in der Hauptzelle, der während der Periode B zerstört wurde, während der Periode G wieder hergestellt oder eingeschrieben. Auch wird während der Periode F, in der sich die Wortleitung W/L und die Plattenleitung P/L auf dem hohen Pegel befinden, ein Datenwert mit dem logischen Wert "0" in der Hauptzelle, der während der Periode B zerstört wurde, eingeschrieben.

Wenn während der Periode G der Wiederherstellschritt endet, wird das Chipaktiviersignal CSBpad auf den hohen Pegel ge­ bracht, damit die Vorabladeperiode (Periode H) startet. Wäh­ rend dieser Periode H wird der Speicherknoten der Bitleitung und der Bezugszelle auf den Massepegel initialisiert, und er befindet sich dann für den Start des nächsten Zyklus im Be­ reitschaftszustand.

Der in Fig. 9 dargestellte Lesemodus entspricht hinsichtlich seiner Signalverläufe dem Schreibmodus. Wie oben beschrie­ ben, wird jedoch im Schreibmodus ein externer Datenwert zwangsweise über die Dateneingangs-Kontaktstelle (Kontakt­ stelle Din) auf die Bitleitung gegeben. Im Lesemodus wird der Datenwert im Leseverstärker an die externe Daten-Ein­ gangs/Ausgangs-Kontaktstelle (Kontaktstelle Din/out) über­ tragen. (D. h., dass der Datenwert im Leseverstärker an den Datenbus übertragen wird). Auch befindet sich das Schreibak­ tiviersignal WEBpad während der aktiven Periode im Lesemodus auf dem hohen Pegel.

Nun werden die Verfahren zum Ansteuern eines Speichers gemäß dem zweiten und dritten Ausführungsbeispiel der Erfindung beschrieben, wobei zunächst auf die Fig. 10a und 10b Bezug genommen wird.

Wie es in Fig. 10a dargestellt ist, verfügt ein erfindungs­ gemäßer nichtflüchtiger Speicher über eine Anzahl von Unter­ zellenarrays. Jedes dieser Unterzellenarrays verfügt über zwei Bitleitungen; mehrere Hauptzellen MC, die in Zeilen­ richtung zwischen den zwei Bitleitungen angeordnet sind; eine Bezugszelle RC, die jeweils mit den Bitleitungen ver­ bunden ist, und einen Spaltenselektor C/S. Zwischen einem oberen und einem unteren Unterzellenarray sub_T und sub_B, die einander benachbart sind, sind zwei Leseverstärker S/A angeordnet, und zwar jeweils einer für jede Bitleitung. Das obere Unterzellenarray sub_T verfügt über Bitleitungen Top_B/Ln und Top_B/Ln+1, während das untere Unterzellenarray sub_B über Bitleitungen Bot_B/Ln und Bot_B/Ln+1 verfügt. Die Hauptzelle MC verfügt über mehrere Teilwortleitungspaare mit jeweils einer ersten und einer zweiten Teilwortleitung als Paar von Teilwortleitungen. Die eben genannten Bitleitungen sind so ausgebildet, dass sie die Teilwortleitungspaare schneiden.

Die Bezugszelle RC ist so angeordnet, dass sie dem Spalten­ selektor benachbart ist. Jeder Datenbus des oberen und unte­ ren Unterzellenarrays ist mit dem Hauptverstärker verbunden, der sich an einem Ende jedes Unterzellenarrays befindet. Dabei wird auf die Bezugszelle RC innerhalb des über dem Leseverstärker S/A ausgebildeten Unterzellenarrays sub_T zugegriffen, wenn auf die Hauptzelle MC innerhalb des unte­ ren Unterzellenarrays sub_B zugegriffen wird. Dagegen wird auf die Bezugszelle RC innerhalb des unter dem Leseverstär­ ker S/A ausgebildeten Unterzellenarrays sub_B zugegriffen, wenn auf die Hauptzelle MC innerhalb des oberen Unter­ zellenarrays sub_T zugegriffen wird.

Der Spaltenselektor CS aktiviert eine entsprechende Spalten­ bitleitung unter Verwendung einer Y(Spalten)-Adresse. Wenn sich der Spaltenselektor CS auf dem hohen Pegel befindet, ist die entsprechende Spaltenbitleitung mit dem Datenbus verbunden, um eine Datenübertragung zu ermöglichen.

Die in Fig. 10b dargestellte Hauptzelle MC dieses Speichers verfügt über eine erste Teilwortleitung SWL1 und eine zweite Teilwortleitung SWL2, die mit konstantem Intervall in der Zeilenrichtung ausgebildet sind; eine erste Bitleitung B/L1 und eine zweite Bitleitung B/L2, die die erste und zweite Teilwortleitung SWL1 und SWL2 schneidend ausgebildet sind; einen ersten Transistor T1, dessen Gate mit der ersten Teil­ wortleitung SWL1 verbunden ist und dessen Drain mit der ers­ ten Bitleitung B/L1 verbunden ist; einen ersten ferroelek­ trischen Kondensator FC1, der zwischen die Source des ersten Transistors T1 und die zweite Teilwortleitung SWL2 geschal­ tet ist; einen zweiten Transistor, dessen Gate mit der zwei­ ten Teilwortleitung SWL2 verbunden ist und dessen Drain mit der zweiten Bitleitung B/L2 verbunden ist; und einen zweiten ferroelektrischen Kondensator FC2, der zwischen die Source des zweiten Transistors T2 und die erste Teilwortleitung SWL1 geschaltet ist.

Ein Zellenarray ist dadurch gebildet, dass eine Anzahl der obigen Einheitszellen vorhanden ist. Zur Datenspeicherung kann eine Einheitszelle einen Transistor und einen ferro­ elektrischen Kondensator enthalten, wobei der Transistor mit einer Teilwortleitung und einer Bitleitung verbunden ist. Hinsichtlich der Datenstruktur verfügt die Einheitszelle über eine 2T/2C-Struktur mit zwei Transistoren 2T und zwei ferroelektrischen Kondensatoren 2C, wobei ein Paar von Teil­ wortleitungen und zwei Bitleitungen zu den Transistoren ge­ hören.

Die Einheitszelle beim zweiten Ausführungsbeispiel der Er­ findung ist hinsichtlich der Datenstruktur durch eine 2T/2C-Struktur gebildet.

Nun wird das Verfahren zum Ansteuern dieses Speichers gemäß dem zweiten Ausführungsbeispiel anhand der zeitbezogenen Diagramme der Fig. 11a und 11b beschrieben.

Beim zweiten Ausführungsbeispiel der Erfindung wird die ers­ te Teilwortleitung SWL1 während der aktiven Periode dreimal auf den hohen Pegel aktiviert. Wenn die erste und die zweite Teilwortleitung SWL1 und SWL2 vom hohen auf den niedrigen Pegel überführt werden, wird der Leseverstärker angesteuert. Wenn die erste und die zweite Teilwortleitung auf das Signal des ersten hohen Pegels aktiviert werden, wird ein Datenle­ sevorgang ausgeführt. Wenn der erste Impuls auf den niedri­ gen Pegel gebracht wird, d. h., wenn er auf inaktiv geschal­ tet wird, wird der Leseverstärker aktiviert. Wenn die erste und die zweite Teilwortleitung in der aktiven Periode auf das Signal des zweiten hohen Pegels aktiviert sind, wird der Datenwert wiederhergestellt, oder es wird ein neuer Daten­ wert eingeschrieben.

Wie es in den Fig. 11a und 11b dargestellt ist, startet die aktive Periode, wenn das Chipaktiviersignal CSBpad auf den niedrigen Pegel gebracht wird. In diesem Fall befindet sich das Schreibaktiviersignal WEBpad im Schreibmodus in der ak­ tiven Periode auf dem niedrigen Pegel. Im Lesemodus befindet sich das Schreibaktiviersignal WEBpad in der aktiven Periode auf dem hohen Pegel.

Die Ansteuerungsverfahren im Lese- und Schreibmodus sind gleich.

Eine Periode A bezeichnet eine Periode, bevor die erste und zweite Teilwortleitung SWL1 und SWL2 auf den hohen Pegel aktiviert werden. Während dieser Periode A werden alle Bit­ leitungen vorzugsweise auf einen Schwellenspannungspegel vorab aufgeladen, und die Bezugsplattenleitung REF_P/L wird auf den niedrigen Pegel gebracht.

Eine Periode B bezeichnet eine Periode, in der die erste und die zweite Teilwortleitung SWL1 und SWL2 auf den hohen Pegel gebracht sind. Während dieser Periode B werden die Daten aus den ferroelektrischen Kondensatoren FC1 und FC2 (siehe Fig. 10b) in der Zelle an die Bitleitungen B/L1 und B/L2 übertra­ gen, wodurch sich der Bitleitungspegel ändert. Dabei wird im Fall eines ferroelektrischen Kondensators mit dem logischen Wert "1" die Polarität des Ferroelektrikums zerstört, da elektrische Felder mit entgegengesetzten Polaritäten an die Bitleitung und die Teilwortleitung angelegt werden, wodurch ein großer Strom fließt. So wird in der Bitleitung eine hohe Spannung induziert. Dagegen wird im Fall eines ferroelektri­ schen Kondensators mit dem logischen Wert "0" die Polarität des Ferroelektrikums nicht zerstört, da elektrische Felder mit derselben Polarität an die Bitleitung und die Teilwort­ leitung angelegt werden, so dass ein kleiner Strom fließt. So wird in der Bitleitung eine niedrige Spannung induziert.

Anschließend werden die erste und die zweite Teilwortleitung und die Bezugswortleitung während der Periode C auf den nie­ drigen Pegel gebracht, um das Leseverstärker-Aktivierungs­ signal SEN zu aktivieren. Im Ergebnis wird der Datenwert auf der Bitleitung verstärkt.

Dabei befindet sich die Bezugsplattenleitung REF_P/L nur während der Periode A auf dem niedrigen Pegel, die eine Pe­ riode vor dem Start eines Lesevorgangs ist, und sie wird in den anderen Perioden auf dem hohen Pegel gehalten. Dadurch zeigt die Bezugsplattenleitung nicht gleichzeitig einen Übergang, wenn die erste Teilwortleitung und die Bezugswort­ leitung vom hohen auf den niedrigen Pegel gebracht werden.

Anschließend, wenn sich der Verstärkungsvorgang des Lesever­ stärkers stabilisiert hat, wird der Spaltenselektor C/S wäh­ rend der Perioden D und E auf den hohen Pegel aktiviert, damit die Daten auf den Bitleitungen B/L1 und B/L2 durch den Datenwert auf dem Datenbus ausgetauscht werden. D. h., dass der Datenwert auf dem Datenbus zwangsweise auf die Bitlei­ tungen B/L1 und B/L2 übertragen wird. Auch halten diese Bit­ leitungen den verstärkten oder neu programmierten Datenwert während der Perioden D, E und F dauernd aufrecht, da der Leseverstärker dauernd aktiviert ist. Während der Periode D werden die erste und zweite Teilwortleitung auf den hohen Pegel gebracht. So wird ein Datenwert mit dem logischen Wert "0", der während der Periode B zerstört wurde, wieder herge­ stellt oder eingeschrieben. Während der Periode E, in der sich die erste Teilwortleitung auf dem niedrigen Pegel und die zweite Teilwortleitung auf dem hohen Pegel befindet, wird ein Datenwert mit dem logischen Wert "1", der während der Periode B zerstört wurde, eingeschrieben. Während der Periode F, in der sich die erste Teilwortleitung auf dem hohen Pegel befindet und die zweite Teilwortleitung auf den niedrigen Pegel gebracht wird, wird ein Datenwert mit dem logischen Wert "1" in den ferroelektrischen Kondensator ge­ schrieben.

Wenn der Wiederherstell- oder Schreibvorgang endet, wird das Chipaktiviersignal CSBpad auf den hohen Pegel gebracht, so dass die Vorabladeperiode (Periode H) startet. Während die­ ser Periode wird der Speicherknoten der Bitleitung und der Bezugszelle auf den Massepegel initialisiert, und dann be­ findet er sich im Bereitschaftszustand für den Beginn des nächsten Zyklus.

Nun wird das Verfahren zum Ansteuern des Speichers gemäß den Fig. 10a und 10b gemäß dem dritten Ausführungsbeispiel der Erfindung anhand der Fig. 12a und 12b beschrieben. Dieses Verfahren entspricht beinahe dem Verfahren gemäß dem zweiten Ausführungsbeispiel.

Beim dritten Ausführungsbeispiel der Erfindung wird in der Periode F die Spannung der ersten Teilwortleitung SWL1 ange­ hoben, um eine höhere Spannung als in den Perioden B oder C zu erzeugen. Die Spannung der zweiten Teilwortleitung SWL2 wird in der Periode E angehoben, um eine höhere Spannung als in den Perioden B oder D zu erzeugen. Anders gesagt, wird in der Periode F die Spannung der ersten Teilwortleitung um αVtn angehoben, um VCC + αVtn zu erzeugen, während die Span­ nung der zweiten Teilwortleitung um αVtn angehoben wird, um VCC + αVtn zu erzeugen, wobei a eine Konstante größer als 1 ist und Vtn die Schwellenspannung des NMOS-Transistors ist. Dies dient zum Übertragen eines hohen Datenwerts auf den Bitleitungen B/L1 und B/L2 auf die ferroelektrischen Konden­ satoren FC1 und FC2 selbst im Fall einer niedrigen Spannung, wenn in den Transistoren T1 und T2 gemäß Fig. 10b ein Wie­ derherstellvorgang ausgeführt wird.

Wie oben beschrieben, wird während des Ansteuerungsvorgangs gemäß dem dritten Ausführungsbeispiel der Erfindung die an die erste und zweite Teilwortleitung ausgegebene erhöhte Spannung gemäß der Erfindung von einem Spannungserhöhungsge­ nerator geliefert, der nun beschrieben wird.

Der Spannungserhöhungsgenerator gemäß der Erfindung verfügt, wie es in Fig. 13 dargestellt ist, über einen Adressendeco­ dierer; ein NAND-Gatter zum Ausführen einer logischen UND-Operation für den Adressendecodierer und ein erstes externes Steuersignal BCON1, und zum Invertieren des sich ergebenden Werts; einen Inverter zum Invertieren des Signals des NAND- Gatters; einen ferroelektrischen Kondensator zum Empfangen des Signals des ersten Inverters an seinem Ende; einen zwei­ ten Inverter zum Invertieren des Signals des Adressendeco­ dierers; ein NOR-Gatter zum Ausführen einer logischen ODER-Operation am Signal des zweiten Inverters und einem zweiten externen Steuersignal BCON2, und zum Invertieren des sich ergebenden Werts; einen dritten Inverter zum Invertieren des Signals des NOR-Gatters; einen CMOS-Transistor, der zwischen dem anderen Ende des ferroelektrischen Kondensators und ei­ nem Masseanschluss VSS ausgebildet ist, um das Signal des dritten Inverters zu empfangen; einen PMOS-Transistor, der zwischen einem Versorgungsspannungsanschluss VCC und dem anderen Ende des ferroelektrischen Kondensators ausgebildet ist, um das Signal am Ausgangsanschluss des CMOS-Transistors zu empfangen; einen Pegelschieber zum Ausführen eines Pegel­ schiebevorgangs durch Empfangen eines Signals WLPWR abhängig von einem Ein/Aus-Zustand des PMOS-Transistors; und einen Teilwortleitungstreiber zum Ausgeben der pegelmäßig ver­ schobenen Spannung an die erste und zweite Teilwortleitung durch Empfangen von vom Pegelschieber erzeugten Signalen WLD1 und WLD2.

Ein Zellenarrayblock in Fig. 13 zeigt eine Anzahl von Haupt­ zellen gemäß Fig. 10a, die mit der ersten und zweiten Teil­ wortleitung versehen sind.

Das Signal WLPWR erzeugt die Spannung VCC oder eine gegen­ über dieser erhöhte Spannung VCC + αVtn. Wenn, gemäß Fig. 13, während der Periode F der aktiven Periode das erste externe Steuersignal BCON1 mit hohem Pegel und das zweite externe Steuersignal BCON2 mit niedrigem Pegel ausgegeben wird, sorgt das Signal WLPWR für die Erzeugung von VCC + αVtn, wo­ durch auf der ersten Teilwortleitung diese erhöhte Spannung VCC + αVtn erzeugt wird. Ferner spezifiziert, wenn während der Periode E der aktiven Periode das erste Steuersignal BCON1 mit hohem Pegel und das zweite externe Steuersignal BCON2 mit niedrigem Pegel ausgegeben wird, das Signal WLPWR die Spannung VCC + αVtn, so dass auf der zweiten Teilwortleitung diese erhöhte Spannung VCC + αVtn erzeugt wird.

Wie oben beschrieben, weisen der erfindungsgemäße nicht­ flüchtige ferroelektrische Speicher und das erfindungsgemäße Verfahren zum Herstellen desselben die folgenden Vorteile auf:

• - Erstens, ist die Pegelbreite für die erste Wortleitung beschränkt, wenn die Wortleitungen während der aktiven Pe­ riode eines Zyklus zwei oder mehrmals aktiviert werden. So ist es möglich, die in einer Zelle erzeugte Ladungsmenge zu begrenzen, so dass Daten unabhängig von der Position gleich­ mäßig in alle Zellenarrays eingeschrieben oder aus diesen ausgelesen werden können.
• - Ferner können, da der Leseverstärker auf den hohen Pegel aktiviert wird, nachdem die erste Wortleitung auf den nie­ drigen Pegel deaktiviert wurde, Ladezustände für einen Wi­ derstand und einen Kondensator in der Hauptbitleitung und der Bezugsbitleitung betreffend den Leseverstärker einander gleich sein. So kann die Lesespannung minimiert werden. Da­ durch kann die Zellengröße und damit die Chipgröße verrin­ gert werden.
• - Schließlich werden, wenn ein Datenwert mit logisch hohem Wert in den ferroelektrischen Kondensator eingeschrieben oder in ihm gespeichert wird, die erste und die zweite Teil­ wortleitung auf VCC + αVtn angehoben, so dass der nichtflüch­ tige ferroelektrische Speicher mit niedriger Spannung be­ trieben werden kann.

Claims (40)

1. Nichtflüchtiger ferroelektrischer Speicher mit:
einer Anzahl von Hauptzellen (MC), die in Zeilenrichtung angeordnet sind, mit Teilwortleitungspaaren aus jeweils ei­ ner ersten und einer zweiten Teilwortleitung (SWL1 und SWL2);
Paaren von Hauptbitleitungen (B/Ln, B/Ln+1), wobei die zwei Hauptbitleitungen in einem Paar zu den beiden Seiten der Hauptzellen (MC) so angeordnet sind, dass sie die ersten und zweiten Teilwortleitungen schneiden;
Spaltenselektoren, die einzeln zwischen einem Datenbus und jeder Bitleitung angeordnet sind, um die Hauptbitleitungen selektiv auszuwählen;
Bezugszellen (RC), die einzeln für jede Hauptbitleitung vorhanden sind und benachbart zu den Spaltenselektoren lie­ gen;
oberen und unteren Unterzellenarrays (Sub_T und Sub_B), die jeweils mit Hauptzellen, Hauptbitleitungspaaren, Spal­ tenselektoren und Bezugszellen versehen sind; und
Leseverstärkern (S/A), die einzeln zwischen den Hauptbit­ leitungen des oberen und unteren Unterzellenarrays angeord­ net sind.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Hauptzellen (MC) Folgendes aufweisen:
die ersten und zweiten Teilwortleitungen (SWL1 und SWL2), die in Zeilenrichtung mit konstantem Intervall ausgebildet sind;
erste und zweite Bitleitungen (B/L1 und B/L2), die so aus­ gebildet sind, dass sie die ersten und zweiten Teilwortlei­ tungen schneiden;
erste Transistoren (T1), deren Gate mit einer jeweiligen ersten Teilwortleitung und deren Drain mit einer jeweiligen ersten Bitleitung verbunden sind;
erste ferroelektrische Kondensatoren (FC1), die zwischen die jeweilige Source eines ersten Transistors und eine je­ weilige zweite Teilwortleitung geschaltet sind;
zweite Transistoren (T2), deren Gate mit einer jeweiligen zweiten Teilwortleitung und deren Drain mit einer jeweiligen zweiten Bitleitung verbunden sind; und
zweite ferroelektrische Kondensatoren (FC2), die jeweils zwischen die Source des zweiten Transistors und eine jewei­ lige erste Teilwortleitung geschaltet sind.

3. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die Bezugszellen (RC) Folgendes aufweisen:
eine in einer Richtung ausgebildete Bitleitung (B/L);
eine Bezugswortleitung (REF_W/L), die so ausgebildet ist, dass sie die Bitleitung schneidet;
einen Schaltblock (51), der durch ein Signal auf der Be­ zugswortleitung gesteuert wird, um eine in einem ferroelek­ trischen Kondensator gespeicherte Bezugsspannung selektiv an die Bitleitung zu übertragen;
einen Pegelinitialisierblock (52) zum selektiven Initiali­ sieren des Pegels am mit dem ferroelektrischen Kondensator verbundenen Eingangsanschluss des Schaltblocks; und
mehrere ferroelektrische Kondensatoren (FC1, . . .), die parallel mit dem Eingangsanschluss des Schaltblocks verbun­ den sind.

4. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass der Schaltblock (51) einen ersten NMOS-Transistor (T2) ent­ hält, dessen Gate mit der Bezugswortleitung (REF_W/L) ver­ bunden ist, dessen Drain mit der Bitleitung (B/L) verbunden ist und dessen Source mit einem Speicherknoten (SN) verbun­ den ist.

5. Speicher nach Anspruch 3 oder 4, dadurch gekennzeich­ net, dass der Pegelinitialisierblock (52) durch ein Bezugs­ zelle-Ausgleichssteuersignal (REF_EQ) gesteuert wird, das ein Steuersignal zum Initialisieren des Speicherknotens (SN) der Bezugszelle (RC) ist, und er einen zweiten NMOS-Transis­ tor (T2) enthält, der zwischen die Source des ersten NMOS- Transistors und einen Masseanschluss (GND) geschaltet ist.

6. Speicher nach Anspruch 3 oder 4, dadurch gekennzeich­ net, dass die ferroelektrischen Kondensatoren (FC1, . . .) unter Verwendung des ersten NMOS-Transistors (T1) als erste Elektrode und der Bezugsplattenleitung (REF_P/L) als zweite Elektrode parallel angeordnet sind.

7. Speicher nach Ansprüch 1, dadurch gekennzeichnet, dass der Spaltenselektor zwei NMOS-Transistoren aufweist, die einen Schaltvorgang dadurch ausführen, dass sie ein erstes und ein zweites Ausgangssignal (YSEL<n< und YSEL<n+1<) eines Spaltendecodierers empfangen, um Daten auf dem Datenbus auf eine der zwei Bitleitungen zu übertragen, die nebeneinander in Spaltenrichtung angeordnet sind, wobei die durch das ers­ te Ausgangssignal gesteuerten NMOS-Transistoren in der ers­ ten (oder ungeradzahligen) Bitleitungseinheit angeordnet sind, während die durch das zweite Ausgangssignal gesteuer­ ten NMOS-Transistoren in der zweiten (oder geradzahligen) Bitleitungseinheit angeordnet sind, so dass die NMOS-Tran­ sistoren einzeln abwechselnd pro Bitleitung angeordnet sind (Fig. 7).

8. Speicher nach Anspruch 2, gekennzeichnet durch einen Spannungserhöhungsgenerator zum Erzeugen einer höheren Span­ nung auf der ersten und zweiten Teilwortleitung (SWL1 und SWL2), um es zu ermöglichen, dass die Hauptzellen (MC) einen Datenwert von hohem Pegel auf der ersten und zweiten Bitlei­ tung selbst dann an den ersten und zweiten ferroelektrischen Kondensator (FC1 und FC2) übertragen, wenn eine niedrige Spannung vorliegt, wenn ein Schreib- oder Wiederherstellvor­ gang ausgeführt wird.

9. Speicher nach Anspruch 8, dadurch gekennzeichnet, dass der Spannungserhöhungsgenerator Folgendes aufweist:
einen Adressendecodierer;
ein NAND-Gatter zum Ausführen einer logischen UND-Operati­ on am Signal des Adressendecodierers und einem ersten exter­ nen Steuersignal (BCON1) und zum Invertieren des sich erge­ benden Werts;
einen ersten Inverter zum Invertieren des Signals des NAND-Gatters;
einen ferroelektrischen Kondensator (FC) zum Empfangen des Signals des ersten Inverters an seinem einen Ende;
einen zweiten Inverter zum Invertieren des Signals des Adressendecodierers;
ein NOR-Gatter zum Ausführen einer logischen ODER-Operati­ on am Signal des zweiten Inverters und einem zweiten exter­ nen Steuersignal (BCON2) und zum Invertieren des sich erge­ benden Werts;
einen dritten Inverter zum Invertieren des Signals des NOR-Gatters;
einen CMOS-Transistor, der zwischen dem anderen Ende des ferroelektrischen Kondensators und einem Masseanschluss VSS ausgebildet ist, um das Signal des dritten Inverters zu emp­ fangen;
einen PMOS-Transistor, der zwischen einem Versorgungsspan­ nungsanschluss (VCC) und dem anderen Ende des ferroelektri­ schen Kondensators ausgebildet ist, um das Signal am Aus­ gangsanschluss des CMOS-Transistors zu empfangen;
einen Pegelschieber zum Ausführen eines Pegelschiebevor­ gangs durch Empfangen des Signals an einem Knoten, der ge­ meinsam mit dem Drain des PMOS-Transistors und dem anderen Ende des ferroelektrischen Kondensators verbunden ist; und
einen Teilwortleitungstreiber zum Ausgeben des pegelver­ schobenen Signals an die erste und zweite Teilwortleitung (SWL1, SWL2) durch Empfangen von vom Pegelschieber erzeugten Wortleitungs-Steuersignalen (WLD1, WLD2) (Fig. 13).

10. Verfahren zum Ansteuern eines nichtflüchtigen ferro­ elektrischen Speichers mit einer Hauptzelle und einer Be­ zugszelle mit einem Transistor und einem oder mehreren fer­ roelektrischen Kondensatoren zwischen einer ersten Span­ nungsanlegeleitung (Wortleitung), einer Bitleitung und einer zweiten Spannungsanlegeleitung, mit den folgenden Schritten:
erstmaliges Aktivieren der Wortleitung (W/L) und einer Bezugswortleitung (REF_W/L) auf einen hohen Pegel während einer aktiven Periode eines Zyklus;
Deaktivieren der Wortleitung und der Bezugswortleitung;
Aktivieren eines Leseverstärkers (S/A), nachdem die Wort­ leitung deaktiviert wurde;
zweites oder drittes Aktivieren der Wortleitung auf den hohen Pegel in einem Zustand, in dem der Leseverstärker in der aktiven Periode aktiviert ist;
Anlegen eines hohen Pegels für ein oder mehrere Male an die zweite Spannungsanlegeleitung für Übereinstimmung mit der zweiten oder dritten aktiven Periode der Wortleitung an mindestens einem Punkt; und
Überführen eines Chipaktiviersignals (CSBpad) von niedri­ gem auf hohen Pegel, um mit diesem einen Vorabladevorgang auszuführen.

11. Verfahren nach Anspruch 10, gekennzeichnet durch den Schritt des Aktivierens eines Spaltenselektors in einem Zu­ stand, in dem der Leseverstärker (S/A) aktiviert ist.

12. Verfahren nach Anspruch 10, gekennzeichnet durch den Schritt des Deaktivierens aller Bitleitungsausgleichssignale (EQ und REF_EQ) während einer Periode vor dem erstmaligen Aktivieren der Wortleitung (W/L) und dem zweiten Aktivieren in der aktiven Periode.

13. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die aktive Periode dann beginnt, wenn das Chipaktivier­ signal (CSBpad) auf den niedrigen Pegel überführt wird.

14. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Bezugsplattenleitung (REF_P/L), die die zweite mit der Bezugszelle (RC) verbundene Spannungsanlegeleitung ist, nur während der aktiven Periode deaktiviert wird, bevor die Wortleitung (W/L) das erste Mal aktiviert wird.

15. Verfahren nach Anspruch 10, gekennzeichnet durch den Schritt des Aufrechterhaltens eines Schreibaktiviersignals (WEBpad) auf niedrigem Pegel während der aktiven Periode in einem Schreibmodus des Speichers.

16. Verfahren nach Anspruch 10, gekennzeichnet durch den Schritt des Aufrechterhaltens eines Schreibaktiviersignals (WEBpad) auf hohem Pegel während der aktiven Periode in ei­ nem Lesemodus des Speichers.

17. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Bezugswortleitung (REF_W/L), die die erste, mit der Bezugszelle (RC) verbundene Spannungsanlegeleitung ist, nur dann aktiviert wird, wenn die Wortleitung (W/L) das erste Mal aktiviert wird.

18. Verfahren zum Ansteuern eines nichtflüchtigen ferro­ elektrischen Speichers mit mehreren Unterzellenarrays, die mit mehreren Hauptzellen (MC) und einer Bezugszelle (RC) versehen sind, wobei die Bezugszelle irgendeines Unterzel­ lenarrays gemeinsam mit der Hauptzelle eines benachbarten Unterzellenarrays betrieben wird und jede Zelle einen Tran­ sistor und einen oder mehrere ferroelektrische Kondensatoren zwischen einer Bitleitung, einer Wortleitung (W/L) (oder einer Bezugswortleitung (REF_W/L)) und einer Plattenleitung (P/L) aufweist, mit den folgenden Schritten:

• - erstmaliges Aktivieren der Wortleitung, der Bezugswortlei­ tung, der Plattenleitung und einer Bezugsplattenleitung (REF_P/L) auf hohen Pegel während einer aktiven Periode ei­ nes Zyklus;
• - Deaktivieren der Wortleitung und der Bezugswortleitung;
• - Aktivieren eines Leseverstärkers (S/A), nachdem die Wort­ leitung W/L deaktiviert wurde;
• - zweites Aktivieren der Wortleitung auf den hohen Pegel in einem Zustand, in dem der Leseverstärker während der aktiven Periode aktiviert ist;
• - Deaktivieren der Plattenleitung in einem Zustand, in dem die Wortleitung das zweite Mal aktiviert ist; und
• - Überführen eines Chipaktiviersignals (CSBpad) von niedri­ gem auf hohen Pegel, um es vorab zu laden.

19. Verfahren nach Anspruch 18, gekennzeichnet durch den Schritt des Aktivierens eines Spaltenselektors, bevor die Wortleitung (W/L) das zweite Mal in einem Zustand aktiviert wird, in dem der Leseverstärker (S/A) aktiviert ist.

20. Verfahren nach Anspruch 18, gekennzeichnet durch den Schritt des Deaktivierens aller Bitleitungsausgleichssignale (EQ und REF_EQ) während einer Periode vor dem erstmaligen Aktivieren der Wortleitung (W/L) und dem zweiten Aktivieren in der aktiven Periode.

21. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die aktive Periode dann beginnt, wenn das Chipaktivier­ signal (CSBpad) auf den niedrigen Pegel überführt wird.

22. Verfahren nach Anspruch 18, gekennzeichnet durch den Schritt des Aufrechterhaltens eines Schreibaktiviersignals (WEBpad) auf niedrigem Pegel während der aktiven Periode in einem Schreibmodus des Speichers.

23. Verfahren nach Anspruch 18, gekennzeichnet durch den Schritt des Aufrechterhaltens eines Schreibaktiviersignals (WEBpad) auf hohem Pegel während der aktiven Periode in ei­ nem Lesemodus des Speichers.

24. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Bezugswortleitung (REF_W/L) nur dann aktiviert wird, wenn die Wortleitung (W/L) das erste Mal aktiviert wird.

25. Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass die Bezugsplattenleitung (REF_P/L) nur in der aktiven Periode deaktiviert wird, bevor die Wortleitung (W/L) das erste Mal aktiviert wird.

26. Verfahren zum Ansteuern eines nichtflüchtigen ferro­ elektrischen Speichers mit einer Anzahl von in Zeilenrich­ tung angeordneten Hauptzellenarrays mit unterteilten, in Paaren angeordneten Wortleitungen mit jeweils einer ersten und einer zweiten Teilwortleitung (SWL1, SWL2), mehreren Bitleitungen, die die ersten und zweiten Teilwortleitungen schneidend angeordnet sind, einer Bezugszelle (RC) mit einem Transistor und einem oder mehreren ferroelektrischen Konden­ satoren zwischen einer Bezugswortleitung (REF_W/L), einer Bezugsplattenleitung (REF_P/L) und den Bitleitungen, und mit einem zwischen einer Datenleitung und den Bitleitungen ange­ ordneten Spaltenselektor, mit den folgenden Schritten:

• - erstmaliges Aktivieren der ersten und zweiten Teilwortlei­ tung, der Bezugswortleitung und der Bezugsplattenleitung auf hohen Pegel während einer aktiven Periode eines Zyklus;
• - Deaktivieren der ersten und zweiten Teilwortleitung und der Bezugswortleitung;
• - Aktivieren eines Leseverstärkers (S/A), nachdem die erste Teilwortleitung deaktiviert wurde;
• - zweites Aktivieren der zweiten Teilwortleitung auf den hohen Pegel während der aktiven Periode;
• - zweites und drittes Aktivieren der ersten Teilwortleitung in der Reihenfolge hoher, niedriger und hoher Pegel in einem Zustand, in dem der Leseverstärker aktiviert ist und die zweite Teilwortleitung während der aktiven Periode das zwei­ te Mal aktiviert ist; und
• - Überführen eines Chipaktiviersignals (CSBpad) vom niedri­ gen auf den hohen Pegel, um es vorab zu laden.

27. Verfahren nach Anspruch 26, gekennzeichnet durch den Schritt des Aktivierens des Spaltenselektors in einem Zu­ stand, in dem der Leseverstärker (S/A) aktiviert ist.

28. Verfahren nach Anspruch 26, gekennzeichnet durch den Schritt des Deaktivierens aller Bitleitungs-Ausgleichssigna­ le (EQ und REF_EQ) während einer Periode, bevor die erste und zweite Teilwortleitung (SWL1, SWL2) während der aktiven Periode das erste und das zweite Mal aktiviert werden.

29. Verfahren nach Anspruch 26, gekennzeichnet durch den Schritt des Aufrechterhaltens eines Schreibaktiviersignals (WEBpad) auf niedrigem Pegel während der aktiven Periode in einem Schreibmodus des Speichers.

30. Verfahren nach Anspruch 26, gekennzeichnet durch den Schritt des Aufrechterhaltens eines Schreibaktiviersignals (WEBpad) auf hohem Pegel während der aktiven Periode in ei­ nem Lesemodus des Speichers.

31. Verfahren nach Anspruch 26, dadurch gekennzeichnet, dass die Bezugswortleitung (REF_W/L) nur dann aktiviert wird, wenn die erste und die zweite Teilwortleitung (SWL1, SWL2) das erste Mal aktiviert werden.

32. Verfahren nach Anspruch 26, dadurch gekennzeichnet, dass die Bezugsplattenleitung (REF_P/L) nur in der aktiven Periode aktiviert wird, bevor die erste und zweite Teilwort­ leitung (SWL1, SWL2) das erste Mal aktiviert werden.

33. Verfahren zum Ansteuern eines nichtflüchtigen ferro­ elektrischen Speichers mit einer Anzahl von in Zeilenrich­ tung angeordneten Hauptzellenarrays mit unterteilten, in Paaren angeordneten Wortleitungen mit jeweils einer ersten und einer zweiten Teilwortleitung (SWL1, SWL2), mehreren Bitleitungen, die die ersten und zweiten Teilwortleitungen schneidend angeordnet sind, einer Bezugszelle (RC) mit einem Transistor und einem oder mehreren ferroelektrischen Konden­ satoren zwischen einer Bezugswortleitung (REF_W/L), einer Bezugsplattenleitung (REF_P/L) und den Bitleitungen, und mit einem zwischen einer Datenleitung und den Bitleitungen ange­ ordneten Spaltenselektor, mit den folgenden Schritten:

• - erstmaliges Aktivieren der ersten und zweiten Teilwortlei­ tung, der Bezugswortleitung und der Bezugsplattenleitung auf hohen Pegel während einer aktiven Periode eines Zyklus;
• - Deaktivieren der ersten und zweiten Teilwortleitung und der Bezugswortleitung;
• - Aktivieren eines Leseverstärkers (S/A), nachdem die erste Teilwortleitung deaktiviert wurde;
• - zweites Aktivieren der zweiten Teilwortleitung auf den hohen Pegel während der aktiven Periode;
• - zweites und drittes Aktivieren der ersten Teilwortleitung in der Reihenfolge hoher, niedriger und erhöhter hoher Pegel in einem Zustand, in dem der Leseverstärker aktiviert ist und die zweite Teilwortleitung während der aktiven Periode des zweite Mal aktiviert ist; und
• - Überführen eines Chipaktiviersignals (CSBpad) vom niedri­ gen auf den hohen Pegel, um es vorab zu laden.

34. Verfahren nach Anspruch 33, dadurch gekennzeichnet, dass der erhöhte hohe Pegel der Spannung VCC + αVtn ent­ spricht, wenn der hohe Pegel die Spannung VCC aufweist, wo­ bei VCC die Versorgungsspannung ist, α < 1 gilt und Vtn die Schwellenspannung eines NMOS-Transistors ist.

35. Verfahren nach Anspruch 33, gekennzeichnet durch den Schritt des Aktivierens des Spaltenselektors in einem Zu­ stand, in dem der Leseverstärker (S/A) aktiviert ist.

36. Verfahren nach Anspruch 33, gekennzeichnet durch den Schritt des Deaktivierens aller Bitleitungs-Ausgleichssigna­ le (EQ und REF_EQ) während einer Periode, bevor die erste und zweite Teilwortleitung (SWL1, SWL2) während der aktiven Periode das erste und das zweite Mal aktiviert werden.

37. Verfahren nach Anspruch 33, gekennzeichnet durch den Schritt des Aufrechterhaltens eines Schreibaktiviersignals (WEBpad) auf niedrigem Pegel während der aktiven Periode in einem Schreibmodus des Speichers.

38. Verfahren nach Anspruch 33, gekennzeichnet durch den Schritt des Aufrechterhaltens eines Schreibaktiviersignals (WEBpad) auf hohem Pegel während der aktiven Periode in ei­ nem Lesemodus des Speichers.

39. Verfahren nach Anspruch 33, dadurch gekennzeichnet, dass die Bezugswortleitung (REF_W/L) nur dann aktiviert wird, wenn die erste und die zweite Teilwortleitung (SWL1, SWL2) das erste Mal aktiviert werden.

40. Verfahren nach Anspruch 33, dadurch gekennzeichnet, dass die Bezugsplattenleitung (REF_P/L) nur in der aktiven Periode aktiviert wird, bevor die erste und zweite Teilwort­ leitung (SWL1, SWL2) das erste Mal aktiviert werden.