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Die
Erfindung betrifft ein elektronisches Bauteil mit aufeinander gestapelten
Halbleiterchips und ein Verfahren zu seiner Herstellung gemäß den unabhängigen Ansprüchen.
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Das
Stapeln elektronischer Bauteile zu größeren Hybrideinheiten erfolgt
nach Vollenden jedes einzelnen Bauteils mit einem Halbleiterchip
und einem Systemträger. Über die
unterschiedlichen Systemträger
werden die übereinander
gestapelten fertigen Bauteile zu einem elektronischen Bauteil mit
aufeinander gestapelten Halbleiterchips verbunden, in dem die äußeren Flachleiter
der Systemträger über entsprechende
Außenkontaktstifte
miteinander verbunden werden. Derartig gebildete elektronische Bauteile
aus gestapelten Einzelbauteilen haben den Nachteil, dass sie nicht
in einer kompakten Bauweise darstellbar sind, zumal jeder Systemträger zwischen den
Bauteilen einen großen
Raumbedarf aufweist.
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Ein
elektronisches Bauteil aus aufeinander gestapelten Halbleiterwafern
sowie ein Verfahren zu dessen Herstellung ist beispielsweise aus
der JP 2000-252 411 A bekannt. Hierbei sind Halbleiterwafer aufeinander
gestapelt, die jeweils Durchkontakte in Sägespurbereichen aufweisen,
so daß nach
dem Sägen
der Halbleiterwafer die Durchkontakte auf Sägerändern angeordnet sind. Elektronische
Bauteile mit aufeinander gestapelten Halbleiterchips sind weiterhin
aus der
US 5 688 721 ,
aus der
US 5 517 057 sowie
aus der
US 5 481 133 bekannt.
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Aus
der
JP 61077352 A ist
ein elektronisches Bauteil mit aufeinander gestapelten Halbleiterchips bekannt,
wobei die Halbleiterchips auf ihren aktiven Oberseiten Kontaktflächen und
Leiterbahnen zur Umverdrahtung zu Kontaktflächen darüber oder darunter angeordneter
Halbleiterchips aufweisen. Zur Kontak tierung darüber oder darunter liegender
Halbleiterchips sind Durchkontakte vorgesehen.
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Aus
der
US 6 107 109 ist
eine Verbindungsstruktur zur Verbindung elektronischer Bauteile
miteinander bekannt, die als Durchkontakt ausgeführt ist und eine elektrisch
leitende Verbindung von der Ober- zur Unterseite eines Halbleiterwafers
oder eines Halbleiterchips ermöglicht.
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Aufgabe
der Erfindung ist es, ein elektronisches Bauteil und ein Verfahren
zu seiner Herstellung anzugeben, bei dem die Vorteile der Planartechnologie
eingesetzt werden können
und das somit eine besonders einfache und kostengünstige Herstellung
ermöglicht.
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Diese
Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Merkmale
vorteilhafter Weiterbildungen der Erfindung ergeben sich aus den
abhängigen
Ansprüchen.
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Erfindungsgemäß besteht
das elektronische Bauteil aus aufeinander gestapelten Halbleiterchips, die
auf ihrer aktiven Oberseite Kontaktflächen und Leiterbahnen zur Umverdrahtung
zu Kontaktflächen darüber oder
darunter liegender Halbleiterchips aufweisen. Dazu sind die Leiterbahnen
zur Umverdrahtung auf der Oberseite des Halbleiterchips angeordnet
und mit den Kontaktflächen
verbunden. Die Leiterbahnen zur Umverdrahtung erstrecken sich von den
Kontaktflächen
auf der aktiven Oberseite der Halbleiterchips zu den Rändern des
Halbleiterchips und sind mit darüber
und darunter liegenden Halbleiterchips über Durchkontakte verbunden,
die auf gesägten
Rändern
des Halbleiterchips angeordnet sind.
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Ein
derartiges elektronisches Bauteil hat den Vorteil, dass mehrere
aufeinander gestapeltete Halbleiterchips angeordnet werden können, ohne
dass dazwischen aufwendige Systemträger anzuordnen sind. Vielmehr
werden die Verbindungen zwischen übereinander gestapelten Halbleiterchips
durch die auf gesägten
Rändern
des Halbleiterchips angeordneten Durchkontakte verwirklicht. Bei
dieser Technologie wird der Vorteil der Planartechnologie voll eingesetzt,
indem noch vor dem Trennen eines Wafers sämtliche Durchkontakte im Bereich
der Sägespuren fertiggestellt
werden können
und erst beim Trennen des Wafers zu einzelnen Halbleiterchips Durchkontakte
entstehen, die im Querschnitt kreissegmentförmig ausgestaltet sind. Durch
das Aufsägen
wird gewährleistet,
dass die Durchkontakte am Rand eines jeden Chips angeordnet sind
und somit zum Verbinden mit den darunter befindlichen Leitungsbahnen zur
Umverdrahtung leicht zugänglich
sind.
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Bei
der der Erfindung weist der unterste Halbleiterchip anstelle von
Durchkontakten Lotdepots auf. Diese können in einer weiteren bevorzugten Ausführungsform
der Erfindung Siebdruck-Lotdepots sein. Diese Lotdepots können bewirken,
dass beim Aufsetzen des nächstfolgenden
Halbleiterchips und einer Erwärmung
auf Löttemperatur
die Lotschmelze aufgrund kapillarer Wirkung in den am Rand darüberliegenden
Halbleiterchips angeordneten Durchkontaktlöchern aufsteigt. Dazu weisen
die Durchkontaktlöcher
einerseits eine Haftvermittlerschicht auf und andererseits eine
lötbare
Beschichtung, vorzugsweise aus Kupfer, Silber, Gold oder Legierungen
derselben. Diese Metalle zeichnen sich dadurch aus, dass sie gut
benetzbar sind und folglich eine hohe Kapillarwirkung für die Durchkontakte
zeigen.
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Zwischen
den gestapelten Halbleiterchips ist jeweils eine Umverdrahtungsebene
angeordnet. Diese Umverdrahtungsebenen entsprechen in keiner Weise
einem Systemträger
eines elektronischen Bauteils mit Halbleiterchips. Die Umverdrahtungsebene
wird lediglich aus den Leiterbahnen zur Umverdrahtung gebildet,
die in einer Ausführungsform
der Erfindung auf einer Isolierschicht auf der aktiven Halbleiteroberseite
angeordnet sind. Diese Isolierschicht ist derart strukturiert, dass
die Kontaktflächen zum
Zugang zu den elektronischen Schaltungen des Halbleiterchips freigelegt
bleiben und die Leiterbahnen ungehindert mit relativ preiswerten
Mitteln zur Umverdrahtung aufgebracht werden können. Dazu gehört auch
das Siebdrucken von derartigen Leiterbahnen auf der Isolierschicht.
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Die
Durchkontakte selbst weisen in einer weiteren Ausführungsform
der Erfindung auf ihrer. Innenwand eine Haftvermittlerschicht auf,
die vorzugsweise aus Titan und/oder einer Titanlegierung aufgebaut
sein kann. Diese Haftvermittlerschicht soll den Übergang von dem Halbleitermaterial
zu dem Lötmaterial
erleichtern und gleichzeitig dafür
sorgen, dass eine lötbare
Oberflächenbeschichtung
auf der Innenwandung des Durchgangsloches möglich wird. Eine derartige
Innenbeschichtung kann wie oben erwähnt wiederum aus Kupfer, Silber
oder Gold gebildet sein, um die Benetzung mit einem Lotmaterial
zu verbessern.
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Die
Isolierschicht, die zwischen der Halbleiterchipoberfläche und
den Leiterbahnen zur Umverdrahtung angebracht wird, ist vorzugsweise
ein Polymer, insbesondere eine Polyimidschicht.
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Da
die Durchkontakte die Beschichtung der Innenwandung der Durchkontakte
und das Anbringen der Leiterbahnen zur Umverdrahtung auf einem Waferniveau,
d.h. für
viele Halbleiter chips gleichzeitig, durchgeführt werden kann, hat dieses
elektronische Bauteil den Vorteil, dass es mit Hilfe der Planartechnik überwiegend
herstellbar wird. Durchkontakte auf den gesägten Rändern des Halbleiterchips entstehen,
wenn dafür
gesorgt wird, dass die Durchkontakte bereits in den Sägespuren
des Wafers vorhanden sind, bevor ein Sägeblatt, dessen Dicke kleiner ist
als der Durchmesser der Durchkontakte die Chips an ihren Rändern vereinzelt.
Bei dem Vereinzeln entstehen aus den zylindrischen Durchkontakten
Durchkontakte, die im Querschnitt Kreissegmente aufweisen. Werden
in den Halbleiterwafer rechteckige oder dreieckige Durchkontakte
eingearbeitet, so entstehen nach dem Sägen säulenförmige Strukturen, die jeweils
nur einen Teil des Querschnitts der ursprünglich eingebrachten viereckigen
und dreieckigen Säulen
aufweisen, da der Mittenbereich jeder Säule durch den Trennvorgang
herausgesägt
ist.
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In
einer weiteren Ausführungsform
der Erfindung weisen die Halbleiterchips Speicherchips auf. Insbesondere
bei Speicherchips besteht der Bedarf, möglichst eine hohe Volumendichte
an Speicherplätzen
zu realisieren, was durch die erfindungsgemäße Vorrichtung nun möglich ist,
da sämtliche
Systemträger
entfallen und keinerlei Gehäusestrukturen
das Volumen des elektronischen Bauteils mit gestapelten Halbleiterchips
vergrößern.
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Mit
der erfindungsgemäßen Vorrichtung
ist es demnach möglich, äußerst kompakte
elektronische Bauteile zu realisieren, wobei durch Dünnschleifen
der Halbleiterchips ein weiterer Verdichtungseffekt erzielt werden
kann. Dazu werden Dünnschleiftechnologien
angewandt, welche die Ausgangsdicke eines Halbleiterwafers von ungefähr 500 bis
800 μm um
mindestens eine Größenordnung
auf 50 bis 80 μm
verringern, so dass aus einem Halbleiterwafer einer Dicke von mehreren
100 μm ein
Halbleiterwafer von mehreren 10 μm
wird. Wenn Halbleiterchips aus derartigen dünngeschliffenen Wafern für das erfindungsgemäße elektronische
Bauteil eingesetzt werden, so erhöht sich die
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Raumdichte
der Speicherfunktion um mindestens eine Größenordnung.
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Ein
Verfahren zur Herstellung eines elektronischen Bauteils, das aufeinander
gestapelte Halbleiterchips aufweist, die über Umverdrahtungsebenen und
Durchkontakte verbunden sind, welche auf gesägten Rändern des Halbleiterchips angeordnet
sind, weist die Verfahrensschritte des Anspruch 11 auf.
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Dieses
Verfahren hat den Vorteil, dass die überwiegende Anzahl der Verfahrensschritte
auf dem Halbleiterwafer selbst durchgeführt werden und somit die Verfahrensschritte
gleichzeitig für
viele Halbleiterchips realisiert werden. Im Prinzip wird damit erreicht,
dass jeder Halbleiterchip an seinem gesägten Rand mit entsprechenden
Durchkontakten versehen ist und auf seiner aktiven Oberseite eine
Umverdrahtungsebene mit Umverdrahtungsleitungen von den Kontaktflächen zu
den Durchkontakten aufweist.
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Nach
einem Trennen in einzelne Halbleiterchips mit derartigen Randstrukturen
und Oberflächenstrukturen
können
die einzelnen Halbleiterchips aufeinander gestapelt werden und in
einem einfachen Temperprozess, bei dem die Löttemperatur erreicht wird,
miteinander im gestapelten Zustand verbunden werden.
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In
einer bevorzugten Ausführungsform
der Erfindung werden die Leiterbahnen zur Umverdrahtung mittels
Siebdruck auf die strukturierte Isolierschicht aufgebracht. Da die
Leiterbahnen für
die Umverdrahtung nicht mehr mikroskopisch klein auszubilden sind,
wie die Verbindungsleiterbahnen innerhalb der integrierten Schaltungsstrukturen,
ist ein Siebdruckverfahren für
eine preiswerte Massenproduktion möglich. Dieses Siebdruckverfahren
kann auf der gesamten Waferoberfläche angewandt werden, d.h. als
weiterer planarer Technologieschritt und nicht für jedes vereinzelne Halbleiterchip.
Ferner wird für
die untersten Halbleiterchips eines Stapels ein Wafer vorbereitet,
der keine Durchkontakte aufweist, sondern an den entsprechenden
Stellen Lötdepots
vorsieht. Diese Lötdepots
haben dann die Aufgabe, beim Aufheizen des Stapels auf eine Löttemperatur in
den Durchkontaktöffnungen über Kapillarkräfte bis zum
obersten Halbleiterchip aufzusteigen, falls die Durchkontakte bis
zum obersten Halbleiterchip durchgehend vorgesehen sind. Für Verbindungen, die
nicht bis hinunter zum Basischip gehen sollen, wird die Durchkontaktöffnung bereits
auf dem Waferlevel mit Lötmaterial
gefüllt.
Aber auch dieses Füllen kann
mit Siebdruck erfolgen.
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Eine
weitere Durchführung
des Verfahrens sieht vor, dass das Lötmaterial galvanisch abgeschieden
wird.
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Um
ein Benetzen der Durchkontaktöffnungen
mit Lötmaterial
zu gewährleisten,
wird bei einem weiteren Durchführungsbeispiel
des Verfahrens zunächst
ein Haftvermittler vorzugsweise aus Titan oder einer Titanlegierung
auf die Innenwandung der Durchkontakte aufgebracht und anschließend werden
Oberflächenschichten
aus Kupfer, Silber oder Gold oder deren Legierungen aufgebracht.
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Dieses
Aufbringen kann mit Hilfe der Sputtertechnik, oder einer CVD-Abscheidung
(Abscheidung aus der Gasphase) erfolgen.
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Das
Einbringen von Durchkontaktlöchern
in den Wafer im Bereich der Sägespuren
kann durch reaktives Ionenätzen,
Laserverdampfen und/oder durch elektrolytisches Ätzen mit Hilfe von Kanülen erfolgen.
Die kleinsten Durchkontaktlöcher
sind durch reaktives Ionenätzen
erreichbar, bei dem Ionen geradlinig beschleunigt werden und in
orthogonaler Richtung auf die Halbleiteroberfläche auftreffen, so dass nahezu
senkrechte gleichmäßige Durchgangsbohrungen
hergestellt werden können.
Für größere Durchmesser
eignet sich das Laserverdampfen, bei dem ein fokussierter Laserstrahl
das Halbleitermaterial verdampft und dadurch ein Durchgangsloch
erzeugen kann. Größere Durchmesser
werden mit der elektrolytischen Ätzung
unter Zuhilfenahme einer Kanüle
erreicht, bei dem innerhalb der Kanüle ein auf Anodenpotential
liegender Metalldraht von wenigen Mikrometern Durchmesser angeordnet
ist und ein ständiger
Elektrolytstrom das auf Kathodenpotential liegende Wafermaterial
abträgt.
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Die
Größenordnungen
dieser Durchgangsbohrungen sind beim reaktiven Ionenätzen zwischen 10
und 50 μm,
beim Laserätzen
zwischen 100 und 250 μm
und beim elektrolytischen Ätzen
zwischen 150 und 250 μm.
Das Strukturieren der Isolierschicht unter Freilegung von Kontaktflächen auf
der aktiven Oberseite des Halbleiterchips kann durch ein Photolithographieverfahren
erreicht werden oder durch Lasersputtern oder Laserverdampfen der
Isolierschicht zur Freilegung der Kontaktflächen auf der aktiven Oberseite
des Halbleiterchips.
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Das
Aufbringen der Leiterbahn kann in einem weiteren Durchführungsbeispiel
des Verfahrens mittels Siebdruck auf die strukturierte Isolierschicht erfolgen.
Da sowohl die Kontaktflächen
als auch die Leiterbahnen zur Umverdrahtung relativ breit gestaltbar
sind und nicht mehr mikroskopisch klein, so dass sie nur über ein
Lichtmikroskop meßbar
sind, können die
Leiterbahnen zur Umverdrahtung mit einem preiswerten Siebdruckverfahren
unmittelbar auf dem Wafer realisiert werden.
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In
einem besonderen Durchführungsbeispiel des
Verfahrens werden noch vor dem Vereinzeln mehrere Halbleiterwafer
aufeinander gestapelt und ein Verbinden der Durchkontakte mit den
Leiterbahnen der Umverdrahtung darüberliegender oder darunterliegender
Halbleiterwafer durch eine thermische Behandlung erzielt. Erst nachdem
die Halbleiterwafer somit dicht gepackt aufeinandergebracht wurden, werden
sie dann zu gestapelten Halbleiterchips vereinzelt. Mit diesem Verfahren
wird praktisch die Planartechnologie noch für das Stapeln der Halbleiterchips
eingesetzt. Erst nachdem gestapelte Halbleiterwafer vorliegen, wird
der Sägeschritt
durchgeführt und
ergibt automatisch gestapelte und untereinander verbundene Halbleiterchips
mit einer hohen Volumen- und Schaltfunktionsdichte.
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Das
Verbinden der Durchkontakte mit den Leiterbahnen darüber oder
darunter liegender Halbleiterwafer der aufeinander gestapelten Halbleiterwafer
kann durch Erwärmen
des Stapels von Halbleiterwafern auf Löttemperatur erreicht werden.
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Bei
einem alternativen Verfahren werden Halbleiterwafer von der Rückseite
unmittelbar unter den Kontaktflächen
geätzt
und anschließend
werden diese Ätzstrukturen
metallisiert. Mit einem derartigen Verfahren lassen sich jedoch
keine engen Schrittweiten zwischen den Durchkontaktlöchern erzielen,
da aufgrund der Kristallrichtung des Halbleiters insbesondere des
Siliziums immer Pyramidenformen mit einem Flankenwinkel von ca.
54° beim Ätzen ausgebildet
werden, wodurch die Öffnung
auf der Rückseite
des Wafers deutlich größer ist
als auf der Vorderseite. Dies ist insbesondere bei ungedünnten Wafern in
einer Dicke von ca. 500 bis 800 μm
ein erhebliches Problem, da die Ätzöffnungen
auf der Rückseite
500 μm und
mehr erreichen können
und somit die Schrittweite der Kontaktanschlussflächen auf
der Vorderseite, die normalerweise bei ca. 200 μm liegt, voll überschritten
wird. Zudem schränken
derartige Ätzungen
den aktiven Bereich der Oberseite des Halbleiterchips enorm ein,
so dass die nutzbare Fläche auf
der aktiven Oberseite stark eingeschränkt wird.
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Die
Computer- und Softwareindustrie verlangt nach Speicher und Speichermodulen
in immer größerer Speicherkapazität. Da normalerweise
auch die zur Verfügung
stehende Fläche
begrenzt ist, wird mit der vorliegenden Erfindung vorgeschlagen,
mehrere Wafer aufeinander zu stapeln. Gestapelte Halbleiterwafer
bieten bei einem verhältnismäßig geringen
Platzbedarf ein Maximum an Speicherkapazität.
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Der
Halbleiterwaferstapel besteht gemäß der Erfindung aus einem Basiswafer
ohne Durchkontaktlöcher,
aber mit entsprechenden Lotdepots und einer Anzahl n zusätzlicher
Wafer, die als Stapelwafer mit Kontaktlöchern versehen worden sind.
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Da
der Sägespurbereich
zwischen einzelnen Halbleiterchips auf einem Halbleiterwafer zwischen 70
und 120 μm
Breite aufweist, wird eine solche Sägespur in vorteilhafter Weise
bei der Chipherstellung für
Funktionstests benutzt. Jedoch wird die Sägespur nach Fertigstellung
der Chips bisher keiner weiteren Nutzung zugeführt. Deshalb sieht die vorliegende
Erfindung vor im Bereich der Sägespur
der Stapelwafer Durchkontaktlöcher
einzubringen, über
die dann ein vertikaler Kontakt erfolgen kann. Somit läßt sich
ein elektronisches Bauteil aus gestapelten Halbleiterchips durch
vier Arbeitsschritte herstellen:
- 1. Anfertigen
der Kontaktlöcher
in dem Sägespurbereich
der Stapelwafer. Die Durchkontaktlöcher können dabei trockengeätzt werden,
beispielsweise von der Vorder- zur Rückseite, oder durch Laserbohren
oder durch ein elektrolytisches Verfahren erzeugt werden. Der Durchmesser
der Löcher
kann bis zur Breite der Sägespurbereiche reichen,
d.h. zwischen 40 und 120 μm.
Nach dem Erzeugen der Durchkontaktlöcher müssen die Löcher elektrisch leitend metallisiert
werden. Diese Metallisierung kann aus mehreren Schichten, im wesentlichen
aber aus einer Haft- und einer Leitschicht, bestehen. Die Leitschicht
muss von einem Weichlot gut benetzbar sein. Das Schichtsystem kann
entweder durch Aufdampfen oder durch eine chemische Gasphasenabscheidung oder
durch eine physikalische Gasphasenabscheidung oder auch galvanisch
erfolgen.
- 2. Die Wafer werden danach mit einer Umverdrahtung versehen.
Das heißt,
die elektrischen Kontakte werden von der Mitte (oder bei Kontaktanschlussflächen an
den Aussenkontakten von diesen, in jedem Fall aber von den Kontaktflächen zu den
Durchkontaktflächen)
belegt. Zusätzlich
erhält
der Basiswafer für
die Umverdrahtung Lotdepots an den Stellen, die später den
Kontaktanschlussflächen
des darüber
liegenden Wafers entsprechen.
- 3. Die Wafer können
dann mit einer doppelseitig klebenden Folie versehen werden, welche
entweder ebenfalls metallisierte Kontaktlöcher aufweist, oder die Wafer
können
mit einem Kleber aufeinander geklebt werden, wobei darauf zu achten
ist, dass die Kontaktlöcher
nicht verschlossen werden. Gegebenenfalls muss in einem zusätzlichen Schritt
das Durchkontaktloch wieder geöffnet
und nachmetallisiert werden. Die Halbleiterwafer werden somit aufeinandergeklebt.
Der Kleber muss dazu genügend
temperaturstabil sein, um die anschließenden Löttemperaturen zu überstehen. Als
Kleber kann ein Kleber auf Poly imidbasis eingesetzt werden. Weitere
Möglichkeiten
die Wafer miteinander zu verbinden bestehen im eutektischen oder
auch im Legierungsbonden. Dazu werden entsprechende Metallflächen auf
den Wafern vorgesehen, die Materialkomponenten aufweisen, die miteinander
eutektische niedrigschmelzende Legierungen bilden.
- 4. Die Wafer werden anschließend in einem Ofen soweit erwärmt, dass
das Lot durch die Durchkontaktlöcher
nach oben mittels Kapillarwirkung steigt und somit die Durchkontakte
miteinander verbindet.
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Mit
einem derartigen Verfahren werden die folgenden Vorteile erzielt:
- 1. Es wird eine extrem hohe Speicherdichte
erreicht.
- 2. Es muss keine Chipfläche
für zusätzliche Durchgangskontakte
freigehalten werden.
- 3. Es können
verhältnismäßig ungenaue
Verfahren, z.B. Galvanik, Lotpastendruck, und somit kostengünstige Verfahren,
eingesetzt werden.
- 4. Die Wafer können,
müssen
aber nicht dünngeschliffen
werden, so dass eine Einsparung von Handling und Prozessschritten
möglich
ist.
- 5. Für
dieses Verfahren können
Standardwafer, d.h. Wafer ohne spezielle Vorbehandlung, verwendet
werden.
- 6. Die Anzahl der Stapelwafer ist nicht limitiert und kann beliebig
erhöht
werden.
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Die
Erfindung wird nun anhand von Ausführungsformen mit Bezug auf
die beiliegenden Figuren näher
erläutert.
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1 zeigt
eine schematische Draufsicht auf einen Ausschnitt eines Randbereichs
eines Halbleiterchips einer ersten Ausführungsform der Erfindung,
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2 zeigt
eine schematische, perspektivische Ansicht von mehreren gestapelten
Halbleiterchips einer zweiten Ausführungsform der Erfindung,
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3 zeigt
eine schematische, perspektivische Ansicht von mehreren gestapelten
Halbleiterchips einer dritten Ausführungsform der Erfindung,
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4 zeigt
eine schematische Draufsicht auf einen Oberflächenausschnitt eines Halbleiterwafers
für unterste
Halbleiterchips gestapelter Halbleiterwafer einer vierten Ausführungsform
der Erfindung,
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5 zeigt
eine schematische Draufsicht auf einen Oberflächenausschnitt eines Halbleiterwafers
für gestapelte
Halbleiterchips der vierten Ausführungsform
der Erfindung,
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6 zeigt
eine schematische Draufsicht auf einen Halbleiterwafer mit Sägespurbereichen,
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7 zeigt
eine schematische Draufsicht auf einen Halbleiterchipbereich eines
Halbleiterwafers mit den Halbleiterchipbereich umgebenden Sägespurbereichen,
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8 zeigt
eine schematische Draufsicht auf einen Halbleiterchipbereich eines
Halbleiterwafers mit eingebrachten Durchkontakten im Sägespurbereich
des Halbleiterwafers,
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9 zeigt
eine schematische Draufsicht auf einen Halbleiterchipbereich eines
Halbleiterwafers mit Kontaktflächen,
Leiterbahnen für
einen Umverdrahtung und Durchkontakten,
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10 zeigt
einen schematischen, perspektivischen Aufbau von Innenwandbeschichtungen
eines Durchgangsloches für
einen Durchkontakt,
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11 zeigt
schematisch die Stapelung von Halbleiterwafern für gestapelte Halbleiterchips
eines elektronischen Bauteils.
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1 zeigt
eine schematische Draufsicht auf einen Ausschntt eines Randbereichs 23 eines Halbleiterchips 1 einer
ersten Ausführungsform
der Erfindung. Der Halbleiterchip kann beispielsweise monokristallines
Silicium als Halbleitermaterial aufweisen. In dem Randbereich 23 sind
auf der aktiven Oberseite 2 des Halbleiterchips 1 Kontaktflächen 3 in einer Isolierschicht 14 freigehalten.
Auf der Isolierschicht 14 führen Leiterbahnen 4 zur
Umverdrahtung von den Kontaktflächen 3 zu
Durchkontakten 6 auf dem Rand 5 des Halbleiterchips 1.
Der Rand 5 des Halbleiterchips 1 entsteht beim
Vereinzeln eines Halbleiterwafers beispielsweise eines Siliciumwafers mittels
Sägetechnik.
Dazu ist im gezeigten Randbereich 23 eine Sägespurbereich 17 vorgesehen,
der von aktiven Bauelementen des Halbleiterchips 1 freigehalten
wird. Die Durchkontakte 6 können in den Sägespurbereich 17 eingebracht
werden, bevor ein Halbleiterwafer zu Halbleiterchips 1 zerteilt
wird. Dabei erstrecken sich die Durchkontakte 6 über die
gesamte Dicke des Halbleiterwafers im Sägespurbereich 17.
Beim Trennverfahren mittels Sägetechnik werden
die Durchkontakte 6 am Rand zu Säulen mit Kreissegmentquerschnitten
auseinander gesägt. Über diese
am Rand 5 des Halbleiterchips 1 angeordneten kreissegmentförmigen und
säulenartigen Durchkontakte
können
Kontaktflächen 3 unterschiedlicher
aufeinandergestapelter Halbleiterchips 1 miteinander über die
Umverdrahtungsleitungen 4 verbunden werden.
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Die
auf dem Halbleiterwafer hergestellten Durchkontakte 6 weisen
eine Innenwandung 11 auf, die zunächst mit einem Haftvermittler
zu einer Haftvermittlungsschicht 12 verbunden ist. der
Haftvermittler besteht in dieser Ausführungsform aus Titan oder einer
Titanlegierung. Auf die Haftvermittlungsschicht 12 wird
zur weiteren Herstellung eines Durchkontaktes 6 eine lötfähige Oberflächenbeschichtung 13 aufgebracht,
die in dieser Ausführungsform
aus Kupfer, Silber, Gold oder deren Legierung besteht, und die nur
wenige Nanometer dick ist. Diese lötbare Oberflächenbeschichtung 13 kann
dann mit einem Lotmaterial 19 zu einem Durchkontakt 6 aufgefüllt werden.
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Die
Isolierschicht 14 auf der aktiven Oberseite 2 des
Halbleiterchips 1 sorgt dafür, dass die interne Verdrahtung
der aktiven Oberseite 2 des Halbleiterchips 1 von
den für
die Umverdrahtung vorgesehenen Leiterbahnen 4 zur Umverdrahtung
isoliert bleibt und besteht in dieser Ausführungsform aus einer Polyimidschicht.
Diese Polyimidschicht kann mittels Siebdruck unter Aussparung der
Kontaktflächen 3 aufgebracht
werden oder die Polyimid kann geschlossen mittels Schleudern, Aufsprühen oder
Tauchen aufgebracht werden. Anschließend werden mittels Photolithographiemaske
die Kontaktflächen 3 wieder
freigelegt. Die Leiterbahnen 4 zur Umverdrahtung können ebenfalls
mittels eines Siebdruckverfahrens aufgebracht sein oder mittels
Aufdampftechnik durch eine Maske strukturiert sein.
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2 zeigt
eine schematische perspektivische Ansicht von mehreren gestapelten
Halbleiterchips 1, 1A, 1B und 1C einer
zweiten Ausführungsform
der Erfindung. Es sind an dem gesägten Rand 5 der gestapelten
Halbleiterchips 1, 1A, 1B und 1C übereinander
ausgerichtete Durchkontaktlöcher 18 vorgesehen,
deren Innenwandung 11 mit einer Haftvermittlungsschicht
und einer lötbaren
Oberflächenbeschichtung
beschichtet sein können.
Der unterste Halbleiterchip 1C weist anstelle von Durchkontaktlöchern 18 ein
Lotdepot 7 auf, das bei Erwärmung mittels Kapillarwirkung
in den Durchkontaktlöchern 18 aufsteigt
und einen Durchkontakt bildet.
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Der
Stapel 21 kann aus nicht gesägten Halbleiterwafern 20, 20A, 20B und 20C bestehen,
wobei der unterste Halbleiterwafer 20C an den Stellen der Durchkontaktlöcher 18 Lötdepots 7 aufweist.
Noch vor dem Vereinzeln der aufeinandergestapelten Halbleiterwafer 20, 20A, 20B und 20C kann
durch Erwärmen
des Stapels 21 auf Löttemperatur
das Lotdepot 7 in den Durchkontaktlöchern 18 mit entsprechender
lötbarer
Oberflächenbeschichtung
aufgrund von Kapillarwirkung aufsteigen und Durchkontakte durch
die drei darüber
liegenden Stapel-Halbleiterwafer 20, 20A und 20B bilden.
Auf jeder der aktiven Oberseiten 2 der Halbleiterchips 1, 1A, 1B und 1C sind
Umverdrahtungsebenen 8, 9, 10 und 24 angeordnet, über welche
die Kontaktflächen
der einzelnen Halbleiterchips 1, 1A, 1B und 1C mit
den Durchkontakten 6 verbunden sind.
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3 zeigt
eine schematische perspektivische Ansicht von mehreren gestapelten
Halbleiterchips 1, 1A, 1B und 1C einer
dritten Ausführungsform der
Erfindung. Komponenten mit gleicher Funktion wie in den 1 und 2 werden
mit gleichen Bezugszeichen in 3 gekennzeichnet.
Ein Unterschied zwischen der zweiten Ausführungsform der 2 und
der dritten Ausführungsform
der 3 besteht darin, dass in den Randbereichen 5 der
Halbleiterchips 1, 1A, 1B und 1C die
Durchkontaktlöcher 18 versetzt
zueinander angeordnet sind, so dass eine Kodierung der Zuordnungen
zwischen unterschiedlichen Kontaktanschlussflächen unterschiedlicher Halbleiterchips
möglich
ist. Eine derartige Kodierung hilft insbesondere bei gestapelten
Speicherelementen unterschiedliche Adressierungen zu verwirklichen.
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4 zeigt
eine schematische Draufsicht auf einen Oberflächenausschnitt eines Halbleiterwafers 20C für unterste
Halbleiterchips 1C gestapelter Halbleiterwafer einer vierten
Ausführungsform
der Erfindung. Bei der vierten Ausführungsform der Erfindung wird
davon ausgegangen, dass zunächst
unterschiedliche Halbleiterwafer präpariert werden und diese noch
vor dem Trennen in einzelne Chips gestapelt mit Zwischenebenen und
Durchkontakten versehen miteinander verbunden werden. Komponenten mit
gleicher Funktion wie in den vorhergehenden 1-3 sind
mit gleichen Bezugszeichen bezeichnet.
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Der
Oberflächenausschnitt
dieses Halbleiterwafers 20C zeigt einen Sägespurbereich 17,
wobei auf beiden Seiten des Sägespurbereiches
Oberflächenausschnitte
von Halbleiterchips 1C angeordnet sind. Der Sägespurbereich 17 weist
eine größere Breite
auf als es die eigentliche Dicke d eines Sägeblattes erfordert. Die Sägeblattspur 22 ist
folglich mit ihrer Breite d kleiner als der Durchmesser der Lotdepots 7,
die anstelle von stapelbaren Halbleiterwafern mit Durchkontaktlöchern auf
dem untersten Halbleiterwafer 20C angeordnet sind. Ein
Lotdepot 7 verfügt über eine
ausreichende Menge Lot, um darüber liegende
Durchkontaktlöcher
mit Lot aufzufüllen.
Das Lotdepot ist auf einer Leiterbahn 4 angeordnet, die mit
einer Kontaktfläche 3 der
aktiven Oberseite 2 eines Halbleiterchips verbunden ist.
Erst nach dem Stapeln von Halbleiterwafern bestehend aus einem untersten
Halbleiterwafer 20C und darüber stapelbarer Halbleiterwafer 20, 20A und 20B wird
beispielsweise dieser Waferstapel in einzelne gestapelte Halbleiterchips
aufgetrennt, wobei die Chipränder 5 entstehen.
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An
den Chiprändern 5 werden
die Umverdrahtungsebenen aus Leiterbahnen 4 und Isolierschicht 14 sichtbar,
wobei die Isolierschicht 14 die Leiterbahnen 4 für die Umverdrahtung
von den internen Leiterbahnen der aktiven Oberseite 2 des
Halbleiterchips isolieren.
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5 zeigt
eine schematische Draufsicht auf einen Oberflächenausschnitt eines Halbleiterwafers 20 für gestapelte
Halbleiterchips 1 der vierten Ausführungsform der Erfindung. Der
Halbleiterwafer 20 unterscheidet sich vom untersten Halbleiterwafer 20C dadurch,
dass er Durchkontakte 6 aufweist. Die Durchkontaktlöcher für die Durchkontakte 6 erstrecken
sich über
die gesamte Dicke des Halbleiterwafers 20. Sie sind in
dieser Ausführungsform
der Erfindung entweder durch Laserverdampfen hergestellt oder durch
Ionensputtern bzw. Ionenzerstäuben, oder
auch durch reaktives Ionenätzen.
Mit diesen Techniken können
relativ kleine Durchmesser zwischen 50–100μm erreicht werden, die ein gleichmäßig geformtes
zylindrisches Durchgangsloch erzeugen.
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Auch
ein anodisches Ätzen
mit einer dünnen Kanüle ist denkbar,
bei der innerhalb der Kanüle
ein Anodendraht von wenigen Mikrometern Durchmesser für ein Anodenpotential
sorgt, während
der Halbleiterwafer auf negativem Kathodenpotential liegt. Beim
anodischen Ätzen
von derartigen Durchkontaktlöchern
sind die erreichbaren Durchmesser etwas größer und liegen zwischen 100–250 μm. In der
Ausführungsform
der 5 sind die Durchkontaktlöcher bereits zu Durchkontakten
bear beitet, indem zunächst
eine Haftvermittlungsschicht 12 beispielsweise aus Titan
oder einer Titanlegierung aufgebracht wird und anschließend eine
wenige Nanometer dicke lötbare
Oberflächenbeschichtung
aus Kupfer, Silber oder Gold aufgebracht wird. Diese dünne lötbare Oberflächenbeschichtung
aus einem Edelmetall kann durch Sputtern, Aufdampfen oder chemische Gasphasenabscheidung
sowie physikalische Gasphasenabscheidung erfolgen. Nachdem die Innenwandung
der Durchkontaktlöcher
derart präpariert ist,
kann beispielsweise aus einem darunter liegenden Lotdepot ein geschmolzenes
Lot kapillar in dem Durchkontaktloch aufsteigen und dieses zu einem Durchkontakt
auffüllen.
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Zur
Herstellung der Durchkontaktlöcher
steht die volle Breite b der Sägespurbreite
zur Verfügung, welche
breiter ist als die eigentliche Sägeblattspurbreite d, so dass
der Durchmesser der Durchkontaktlöcher kleiner als b und größer als
d ausgeführt
wird. Der Sägespurbereich
wird auf dem Halbleiterwafer vollständig frei von aktiven oder
passiven elektronischen Bauteilen gehalten. Die große Breite
b von 70–120 μm für die Sägespurbereiche 17 ist
deshalb vorgesehen, um den aktiven Bereich eines Halbleiterchips
vor Mikrorissdefekten durch das Sägen zu schützen. Derartige Mikrorissdefekte
können
lineare oder zweidimensionale Kristalldefekte sein, die sich von
der Sägespurbreite
aus und damit vom Rand 5 des entstehenden und gesägten Halbleiterchips 1 aus
erstrecken.
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6 zeigt
eine schematische Draufsicht auf einen Halbleiterwafer 20 mit
Sägespurbereichen 17.
Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren
werden mit gleichen Bezugszeichen gekennzeichnet. Durch die Anordnung der
Halbleiterchips 1 in Zeilen 15 und Spalten 16 ergeben
sich rechtwinkelig zueinander angeordnete Sägespurbereiche 17,
die frei von aktiven und passiven elektronischen Bauelementen gehalten
werden. Die Spurbreite liegt zwischen 70–120 μm und reicht deshalb aus, um
in diesem Bereich Durchkontakte von 50–100 μm anzuordnen.
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7 zeigt
eine schematische Draufsicht auf einen Halbleiterchipbereich eines
Halbleiterwafers 20 mit umgebenden Sägespurbereichen 17. Komponenten
mit gleichen Funktionen wie in den vorhergehenden Figuren werden
mit gleichen Bezugszeichen gekennzeichnet. Der in 7 abgebildete
Halbleiterchipbereich hat eine rechteckige aktive Oberseite 2 mit
in Reihe angeordneten Kontaktflächen 3,
an denen interne Verdrahtungen der aktiven Bauelemente der aktiven
Oberseite 2 des Halbleiterchips 1 enden. In dem
Zustand des Halbleiterwafers der 7 sind noch
keine Durchkontaktlöcher
in den Sägespurbereichen 17 angeordnet.
Die Sägespurbreite
b der Sägespurbereiche 17 beträgt in dieser Ausführungsform
70–120 μm.
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8 zeigt
eine schematische Draufsicht auf einen Halbleiterchipbereich eines
Halbleiterwafers 20 mit eingebrachten Durchkontaktlöchern 18 im Sägespurbereich 17.
Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren
werden mit gleichen Bezugszeichen gekennzeichnet. Der Durchmesser
D der Durchkontaktlöcher 18 ist kleiner
als der Sägespurbereich 17,
jedoch größer als die
Sägeblattspur 22 und
liegt in dieser Ausführungsform
der 8 zwischen 50–70 μm. Die Durchkontaktlöcher 18 können mit
einer Haftvermittlungsschicht und einer lötbaren Oberflächenbeschichtung versehen
sein, um einem Lotbad zu ermöglichen,
die Durchkontaktlöcher
zu Durchkontakten aufzufüllen.
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Vor
einem Beschichten der Innenwandungen 11 der Durchkontaktlöcher 18 mit
den unterschiedlichen metallischen Beschichtungen wird der Halbleiterwafer 20 und
damit auch der Chipbereich beispielsweise durch das Aufbringen einer
Isolierschicht 14 geschützt.
Die Durchkontaktlöcher 18 selbst
können
durch Laserverdampfen oder Ionensputtern eingebracht sein. Beim
Ionensputtern werden reaktive oder Inertgasionen beschleunigt, so
dass sie in senkrechter Richtung auf die Waferoberfläche treffen
und die freiliegenden, von der Schutzschicht dicht bedeckten Bereiche
der künftigen
Durchkon taktöffnungen
bombardieren, so dass das Halbleitermaterial in senkrechter Richtung
durch den Wafer hindurch zerstäubt
wird. Mit dieser Technik lassen sich sehr präzise Durchkontaktlöcher in
einem Halbleiterwafer erzeugen.
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9 zeigt
eine schematische Draufsicht auf einen Halbleiterchipbereich eines
Halbleiterwafers 20 mit Kontaktflächen 3, Leiterbahnen 4 und Durchkontakten 6.
Komponenten mit gleichen Funktionen wie in den vorhergehenden Figuren
werden mit gleichen Bezugszeichen gekennzeichnet. Zusätzlich zu
den geöffneten
Durchkontaktlöchern
für die
Durchkontakte 6 werden in Vorbereitung der Umverdrahtung
die Kontaktflächen 3 in
der Schutzschicht freigelegt und anschließend mit einem selektiven Verfahren
die Umverdrahtungsleiterbahnen 4 aufgebracht. Ein derartiges
Aufbringen von Leiterbahnen 4 kann beispielsweise im Siebdruck
ausgeführt
werden, zumal die Dimensionen bereits in Größenördnungen vorliegen, die für den Siebdruck
geeignet sind.
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10 zeigt
einen schematischen perspektivischen Aufbau von Innenwandbeschichtungen 11, 12 und 13 eines
Durchkontaktloches 18 für
Durchkontakt 6. Komponenten mit gleichen Funktionen wie in
den vorhergehenden Figuren werden mit gleichen Bezugszeichen gekennzeichnet.
Auf die Innenwand 11 des Durchkontaktloches 18 wird
zunächst
eine Haftvermittlungsschicht 12, die in dieser Ausführungsform
aus Titan oder einer Titanlegierung besteht, aufgebracht. Die Haftvermittlungsschicht 12 ist in
dieser Ausführungsform
relativ dick im Vergleich zu den nächstfolgenden Schichten ausgeführt, um
Ausdehnungsunterschiede zwischen dem Halbleitermaterial und dem
nachfolgenden metallischen Material zu kompensieren. Die Titanschicht
ist dabei relativ porös
und kann deshalb thermisch bedingte Ausdehnungsspannungen abbauen.
Die Titanschicht kann aus der Gasphase physikalisch oder chemisch
abgeschieden werden und/oder aufgedampft werden. Ebenso ist eine
galvanische Abscheidung der Haftvermittlungsschicht denkbar. Eine
wenige Nanometer dicke Beschichtung der Oberfläche zur Verbesserung der Lötbarkeit
schließt
sich an die Haftvermittlungsschicht an. Diese lötbare Oberflächenbeschichtung 13 kann
aus Kupfer, Silber, Gold oder deren Legierungen bestehen. Die zentrale
Beschichtung 25 kann auch eine vollständige Auffüllung des Durchkontaktloches
durch ein Lot darstellen.
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11 zeigt
schematisch die Stapelung von Halbleiterwafern 20, 20A und 20B für gestapelte Halbleiterchips
eines elektronischen Bauteils. Komponenten mit gleichen Funktionen
wie in den vorhergehenden Figuren werden mit gleichen Bezugszeichen
gekennzeichnet. In der Ausführungsform
nach 11 sind drei Halbleiterwafer 20, 20A und 20B aufeinander
gestapelt. Zwischen den Wafern 20, 20A und 20B befinden
sich Umverdrahtungsebenen 9 und 10. Der oberste
Halbleiterwafer 20A ist ebenfalls mit einer Umverdrahtungsebene 24 bedeckt.
Ein derartiger Stapel 21 von Halbleiterwafern 20, 20A und 20B eignet
sich hervorragend zur Herstellung von einer Vielzahl von gestapelten
Halbleiterchips. Ein derartiger Stapel wird, nachdem die Halbleiterwafer 20, 20A und 20B aufeinander
ausgerichtet wurden, in einen Temperofen auf Löttemperatur aufgeheizt, so dass
sich das Lot jedes Durchkontaktes mit den Umverdrahtungsleitungen
des darunter oder darüber
befindlichen Halbleiterwafers verbindet. Auf diese Weise kann für eine Vielzahl
gestapelter Halbleiterchips in einem einzigen Temperschritt eine
kompakte Stapelung und mit entsprechenden elektrischen Verbindungen
erreicht werden. Dieses ist insbesondere vorteilhaft für Halbleiterwafer,
die Speicherbauteile aufweisen. Durch Dünnen der Halbleiterwafer kann zusätzlich die
Packungsdichte weiterhin um mehrere Größenordnungen erhöht werden,
so dass eine bisher nicht erreichte Volumenpackungsdichte mit dieser
Technologie möglich
wird.